JPH0482094A - Nonvolatile semiconductor memory - Google Patents

Abstract

PURPOSE:To realize the high efficiency of erasure operation by executing the erasure operation against a memory cell array in which nonerasure memory cell is detected when the memory cell in a nonerasure state is detected at the time of executing verification operation. CONSTITUTION:When the one word verification of respective memory cell arrays 1A and 1B is finished, an erasure verification control circuit 7' controls respective source line switches 9A and 9B when at least one of registers 60A and 60B is set based on the respective set/reset state of the registers 60A and 60B, and performs erasure pulse application operation to memory cell arrays 1 (1A, 1B) on a set register 60 side. Thus, the erasure operation can be efficiently performed without generating overerasure.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フラッシュＥＥＰＲＯＭ等の電気的に一括
消去が可能な不揮発性半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a nonvolatile semiconductor memory device such as a flash EEPROM that can be electrically erased all at once.

〔従来の技術〕[Conventional technology]

第３図はｌ５ＳＣＣダイジエスト・オブ・テクニカルペ
ーパーズ（１９９０）　ＰＰ、６０−６１に開示された
従来のフラッシュＥＥＰＲＯＭの基本構成を示すブロッ
ク図である。同図において、１はメモリセルアレイであ
り、フローティングゲートを有するメモリトランジスタ
からなるメモリセル（図示せず）がマトリクス状に配置
され、行単位にワード線（図示せず）、列単位にビット
線（図示せず）に接続されている。ワード線の選択はロ
ウデコーダ２、ビット線の選択はコラムデコーダ３によ
り行われる。ロウデコーダ２は、活性状態時に、アドレ
スバッファ４から取込んだ行アドレスＡｒに基づき、選
択ワード線を活性化し、他のワード線をフローティング
にする。一方、非活性状態時には全ワード線をフローテ
ィングにする。また、コラムデコーダ３は、活性状態時
にアドレスバッファ４から取込んだ列アドレスＡｃに基
づき、Ｙゲート５を選択的にオンさせ書込み回路６ある
いはセンスアンプ８と１本のビット線の一端を電気的に
接続する。ソース線スイッチ９は消去制御回路７の指示
に従い図示しないソース線の電位設定を行う。そして、
ロウデコーダ２、アドレスバッファ４、書き込み回路６
及びセンスアンプ８は、消去制御回路７により制御され
る。FIG. 3 is a block diagram showing the basic configuration of a conventional flash EEPROM disclosed in I5SCC Digest of Technical Papers (1990) PP, 60-61. In the figure, reference numeral 1 denotes a memory cell array, in which memory cells (not shown) consisting of memory transistors having floating gates are arranged in a matrix, word lines (not shown) are arranged in rows, and bit lines (not shown) are arranged in columns. (not shown). Word line selection is performed by a row decoder 2, and bit line selection is performed by a column decoder 3. When in the active state, the row decoder 2 activates the selected word line based on the row address Ar taken in from the address buffer 4, and makes the other word lines floating. On the other hand, in the inactive state, all word lines are made floating. Further, the column decoder 3 selectively turns on the Y gate 5 based on the column address Ac taken in from the address buffer 4 when in the active state, and electrically connects the write circuit 6 or the sense amplifier 8 to one end of one bit line. Connect to. The source line switch 9 sets the potential of a source line (not shown) according to instructions from the erase control circuit 7. and,
Row decoder 2, address buffer 4, write circuit 6
and sense amplifier 8 are controlled by erase control circuit 7.

アドレスバッファ４は消去制御回路７の制御信号に基づ
き、外部アドレス信号ＡＯ〜Ａｋを取込み、行アドレス
Ａ「及び列アドレスＡｃをそれぞれロウデコーダ２及び
コラムデコーダ３に出力する。センスアンプ８は活性状
態時に、Ｙゲート５を介して得られたメモリセルアレイ
１中のメモリセル（メモリトランジスタ）の記憶データ
を検出してそのセンス出力を人出カバッファ１０に与え
ている。人出力バッファ１０は、外部より得られる１ハ
イドの入（出）カデータＩ　／　ＯＯ〜ｌ１０７を書込
みデータとして書込み回路６に与えたり、センスアンプ
８から読出したデータを１バイトの（人）出力データｌ
１００〜Ｔ　／　０７として外部に出力している。また
、センスアンプ８のセンス出力は消去制御回路７にも与
えられる。Address buffer 4 takes in external address signals AO to Ak based on the control signal of erase control circuit 7, and outputs row address A' and column address Ac to row decoder 2 and column decoder 3, respectively. Sense amplifier 8 is in an active state. At times, the stored data of the memory cells (memory transistors) in the memory cell array 1 obtained through the Y gate 5 is detected and its sense output is provided to the people output buffer 10.The people output buffer 10 receives data from the outside. The obtained 1-byte input (output) data I/OO~l107 is given to the write circuit 6 as write data, or the data read from the sense amplifier 8 is used as 1-byte (human) output data l.
It is output to the outside as 100~T/07. Further, the sense output of the sense amplifier 8 is also given to the erase control circuit 7.

消去制御回路７はモード制御回路１１の指示に従い、各
構成部２．４．６及び８に指示を与え、後述する消去前
書き込み動作と消去動作の制御を行う。モード制御回路
１］はイレースイネーブル信号ＥＥ、チップイネーブル
信号ＣＥ、アウトプットイネーブル信号ＯＥ及びプログ
ラム信号ＰＧＭからなる種々の制御信号に基づき、消去
制御回路７に指示を与える。The erase control circuit 7 gives instructions to each component 2, 4, 6, and 8 in accordance with instructions from the mode control circuit 11, and controls the pre-erase write operation and erase operation, which will be described later. The mode control circuit 1 gives instructions to the erase control circuit 7 based on various control signals including an erase enable signal EE, a chip enable signal CE, an output enable signal OE, and a program signal PGM.

第４図は消去制御回路７の詳細を示したフラッシュＥＥ
ＦＲＯＭの基本構成を示すブロック図である。同図に示
すように、消去制御回路７はコマンド信号ラッチ７１、
シーケンス制御回路７０（デコーダ制御回路７２、消去
パルス発生器７３、消去／ベリファイ制御回路７４、ア
ドレスカウンタ７５）、ベリファイ電圧発生器７６及び
電圧スイッチ７７から構成されている。コマンド信号ラ
ッチ７１はモード制御回路１１からの指令コマンドをラ
ッチする。このコマンド信号ラッチ７１のラッチ内容は
消去／ベリファイ制御回路７４とアドレスカウンタ７５
に転送される。FIG. 4 shows the details of the erase control circuit 7 of the flash EE.
FIG. 2 is a block diagram showing the basic configuration of FROM. As shown in the figure, the erase control circuit 7 includes a command signal latch 71,
It is composed of a sequence control circuit 70 (decoder control circuit 72, erase pulse generator 73, erase/verify control circuit 74, address counter 75), a verify voltage generator 76, and a voltage switch 77. The command signal latch 71 latches a command from the mode control circuit 11. The latched contents of this command signal latch 71 are transmitted to the erase/verify control circuit 74 and the address counter 75.
will be forwarded to.

消去／ベリファイ制御回路７４はコマンド信号ラッチ７
１のラッチ内容が消去を指示するコマンドの場合、活性
状態となりコマンド信号ラッチ７１、デコーダ制御回路
７２、消去パルス発生器７３、アドレスカウンタ７５及
びへリファイ電圧発生器７６をそれぞれ制御する。また
、ベリファイ時にセンスアンプ８のセンス出力を取り込
み、選択されたメモリトランジスタが消去状態か否かを
検出する。アドレスカウンタ７５はコマンド信号ラッチ
７１のラッチ内容か消去を指示するコマンドの場合、活
性状態となり消去／ベリファイ制御回路７４の指示に従
い、アドレス値を順次インクリメントしてアドレスバッ
ファ４に出力する。The erase/verify control circuit 74 is a command signal latch 7
If the content of the latch 1 is a command instructing erasure, it becomes active and controls the command signal latch 71, decoder control circuit 72, erase pulse generator 73, address counter 75, and helify voltage generator 76, respectively. Furthermore, during verification, the sense output of the sense amplifier 8 is taken in to detect whether the selected memory transistor is in the erased state or not. In the case of a command instructing erasure of the latched contents of the command signal latch 71, the address counter 75 becomes active and in accordance with instructions from the erase/verify control circuit 74, sequentially increments the address value and outputs the incremented address value to the address buffer 4.

消去パルス発生器７３は消去／ベリファイ制御回路７４
の指示に従い消去パルスをソース線スイッチ９に付与す
る。デコーダ制御回路７２は消去／ベリファイ制御回路
７４の指示に従いロウデコーダ２の活性化、選択ワード
線の電位レベル等の指示をロウデコーダ２に与える。ベ
リファイ電圧発生器７６はヘリファイ時におけるＨレベ
ル電圧である基準電圧ＶＲ（電源ＶＣｏより低めの電圧
）を電圧スイッチ７７に出力する。電圧スイッチ７７は
ベリファイ電圧発生器７６の基準電圧ＶＲを選択的にセ
ンスアンプ８、ロウデコーダ２に与える。以上が消去制
御回路７の詳細である。Erase pulse generator 73 is erase/verify control circuit 74
An erase pulse is applied to the source line switch 9 according to the instruction. The decoder control circuit 72 gives instructions to the row decoder 2, such as activation of the row decoder 2 and the potential level of the selected word line, in accordance with instructions from the erase/verify control circuit 74. The verify voltage generator 76 outputs a reference voltage VR (lower voltage than the power supply VCo), which is an H level voltage at the time of verification, to the voltage switch 77. The voltage switch 77 selectively applies the reference voltage VR of the verify voltage generator 76 to the sense amplifier 8 and the row decoder 2. The details of the erase control circuit 7 have been described above.

第５図は第３図及び第４図で示したフラッシュＥＥＰＲ
ＯＭのメモリセルアレイ１周辺を示す回路構成図である
。同図に示すように、メモリセルアレイ１中にマトリク
ス状に配置されたメモリトランジスタ３０（図中９個（
３Ｘ３）表示）のトレインは列単位に共通にビット線Ｂ
ＬＩ〜ＢＬ３に、コントロールゲートは行単位で共通に
７−ト線ＷＬ１〜ＷＬ３にそれぞれ接続され、ソースは
全てソース線ＳＬに接続されている。ビット線ＢＬ１〜
ＢＬ３それぞれの一端はＹゲートＹＧＩ〜ＹＧ３に接続
され、ワード線ＷＬＩ〜ＷＬ、３それぞれの一端はロウ
デコーダ２に接続されており、ソース線ＳＬはソース線
スイッチ９に接続されている。ＹゲートＹＧＩ〜ＹＧ３
はそれぞれコラムデコーダ３の出力によりオン／オフか
制御され、ワード線ＷＬＩ〜ＷＬ３はそれぞれ書込み及
び読出し時にロウデコーダ２により活性／非活性か制御
される。また、ＹケートＹＧＩ〜ＹＧ３は共通にＩ１０
線ＩＯＬを介してセンスアンプ８及び書き込み回路６に
接続される。なお、第５図てワド線ＷＬとビット線ＢＬ
とを活性化することにより選択されるメモリトランジス
タ３０は１個であるが、実際には同様な構成のメモリセ
ルアレイを他に設けて、人出カバソファのデータ転送ビ
ット数である８ビット分に相当する８個（１バイト）の
メモリトランジスタ３０が同時に選択されるように構成
されている。Figure 5 shows the flash EEPR shown in Figures 3 and 4.
2 is a circuit configuration diagram showing the periphery of a memory cell array 1 of an OM. FIG. As shown in the figure, memory transistors 30 (nine in the figure) are arranged in a matrix in the memory cell array 1.
3
In LI to BL3, the control gates are commonly connected to the 7-t lines WL1 to WL3 in row units, respectively, and the sources are all connected to the source line SL. Bit line BL1~
One end of each of BL3 is connected to Y gates YGI-YG3, one end of each of word lines WLI-WL, 3 is connected to row decoder 2, and source line SL is connected to source line switch 9. Y gate YGI~YG3
are controlled to be on/off by the output of the column decoder 3, and word lines WLI to WL3 are controlled to be active/inactive by the row decoder 2 during writing and reading, respectively. In addition, Y Kate YGI to YG3 have I10 in common.
It is connected to a sense amplifier 8 and a write circuit 6 via a line IOL. In addition, in FIG. 5, the word line WL and the bit line BL
Although only one memory transistor 30 is selected by activating the The configuration is such that eight (1 byte) memory transistors 30 are selected at the same time.

第６図は第５図で示したメモリトランジスタ３０の構造
を示す断面図である。同図において、３１はＰ型半導体
基板であり、３２はＮ型のドレイン拡散領域、３３はＮ
型のソース拡散領域である。FIG. 6 is a cross-sectional view showing the structure of the memory transistor 30 shown in FIG. In the figure, 31 is a P-type semiconductor substrate, 32 is an N-type drain diffusion region, and 33 is an N-type semiconductor substrate.
type source diffusion region.

これらドレイン拡散領域３２．ソース拡散領域３３間の
Ｐ型半導体基板３１の表面部がチャネル領域３８として
規定される。また、３４はフローティングケートであり
、ドレイン拡散領域３２の一部上からソース拡散領域３
３の一部上にかけて、トンネリンク可能な１００八程度
の膜厚のゲート酸化膜３５を介して形成されている。さ
らにコントロールゲート３６かゲート酸化膜３７を介し
てフローティングゲート３４上に形成されている。These drain diffusion regions 32. The surface portion of the P-type semiconductor substrate 31 between the source diffusion regions 33 is defined as a channel region 38 . Further, 34 is a floating cage, which connects the source diffusion region 3 from above a part of the drain diffusion region 32.
A gate oxide film 35 having a thickness of approximately 100.8 cm is formed over a portion of the gate 3 through which tunnel linking is possible. Further, a control gate 36 is formed on the floating gate 34 with a gate oxide film 37 interposed therebetween.

以下、上記構成のフラッシュＥＥＦＲＯＭの動作につい
て主に第５図を参照して説明する。なお、説明の都合上
メモリセルアレイ１のマトリクス構成が第５図に示すよ
うに３×３であるとする。The operation of the flash EEFROM having the above configuration will be explained below mainly with reference to FIG. For convenience of explanation, it is assumed that the matrix configuration of the memory cell array 1 is 3×3 as shown in FIG.

まず、書き込み動作について、第５図の点線で囲まれた
選択メモリトランジスタ３０への書き込みを例に挙げて
説明する。First, a write operation will be described using as an example a write to the selected memory transistor 30 surrounded by a dotted line in FIG. 5.

書き込み時に図示しない書き込み制御手段の制御下で、
書き込み回路６を活性化させて、Ｉ１０線ＩＯＬに高電
圧Ｖ、Ｐを印加する。そして、コラムデコーダ２により
ＹケートＹ０１のゲートのみを高電圧ＶＰＰに昇圧し、
他のＹゲート酸化膜、ＹＯ２のケートはＬに設定する。During writing, under the control of a writing control means (not shown),
The write circuit 6 is activated and high voltages V and P are applied to the I10 line IOL. Then, the column decoder 2 boosts only the gate of Y gate Y01 to high voltage VPP,
The gate of the other Y gate oxide film, YO2, is set to L.

また、ロウデコーダ３により、ワード線ＷＬＩのみを高
電圧Ｖ１．に昇圧する。そして、ソース線スイッチ９に
よりソース線ＳＬをＬに設定する（接地する）。Further, the row decoder 3 connects only the word line WLI to the high voltage V1. Pressure increases to Then, the source line SL is set to L (grounded) by the source line switch 9.

このように設定すると、選択メモリトランジスタ３０の
ドレイン及びコントロールゲートに高電圧ＶＰＰが印加
され、ソースが接地される。従って、メモリトランジス
タ３０のチャネル領域３８を流れる電子がドレイン拡散
領域３２近傍のピンチオフ領域においてドレイン−ソー
ス間の電圧で加速され、アバランシェ崩壊によりホット
エレクトロンとなりコントロールゲート３６による電界
によりゲート酸化膜３５のエネルギーギャップを越えて
フローティングゲート３４に注入されることにより、選
択メモリトランジスタ３０の閾値が高くなる（７Ｖ以上
）。この状態を“０”書き込み状態とする。With this setting, the high voltage VPP is applied to the drain and control gate of the selected memory transistor 30, and the source is grounded. Therefore, electrons flowing through the channel region 38 of the memory transistor 30 are accelerated by the drain-source voltage in the pinch-off region near the drain diffusion region 32, and become hot electrons due to avalanche collapse. The injection across the gap into floating gate 34 increases the threshold of selected memory transistor 30 (7V or higher). This state is defined as a "0" write state.

次に、消去動作について説明する。消去動作は全メモリ
トランジスタ３０に対し一括して行われ、消去制御手段
７の制御下で、ソース線スイッチ９によりソース線ＳＬ
を高電圧ＶＰＰに昇圧し、コラムデコーダ２により全て
のＹゲートＹＧ１〜ＹＧ３のゲートにＬを与え、ロウデ
コーダ３により、全てのワード線ＷＬ１〜ＷＬ３をＬに
設定する。Next, the erase operation will be explained. The erase operation is performed on all memory transistors 30 at once, and under the control of the erase control means 7, the source line switch 9 switches the source line SL
is boosted to high voltage VPP, column decoder 2 applies L to the gates of all Y gates YG1 to YG3, and row decoder 3 sets all word lines WL1 to WL3 to L.

このように設定すると、全てのメモリトランジスタ３０
のドレインがフローティング状態に、コントロールゲー
トか接地され、ソースに高電圧Ｖ１．が印加される。従
って、ゲート酸化膜３５に高電界がかかり、トンネル現
象によりフローティングゲート３４に蓄積されていた電
子がソース拡散領域３３に引抜かれることにより、メモ
リトランジスタの閾値か低くなる（１−Ｖ程度）。すな
わち、ＥＦＲＯＭにおいて、紫外線消去した状態と同し
になる。この状態を“１”書き込み状態とする。With this setting, all memory transistors 30
The drain of V1. is floating, the control gate is grounded, and the source is connected to a high voltage V1. is applied. Therefore, a high electric field is applied to the gate oxide film 35, and electrons accumulated in the floating gate 34 are extracted to the source diffusion region 33 due to a tunneling phenomenon, thereby lowering the threshold value of the memory transistor (about 1-V). In other words, the state is the same as that of an EFROM erased by ultraviolet rays. This state is defined as a "1" writing state.

なお、この動作は消去動作の一つである消去パルス印加
動作にすぎず、実際には、後述する消去前書き込み動作
とベリファイ動作とを併せて、消去動作となる。Note that this operation is just an erase pulse application operation that is one of the erase operations, and in reality, the erase operation is a combination of the pre-erase write operation and the verify operation, which will be described later.

次に読み出し動作について、第５図の点線で囲んだ選択
メモリトランジスタ３０の記憶データの読み出しを例に
挙げて説明する。Next, the read operation will be described using as an example reading of the data stored in the selected memory transistor 30 surrounded by the dotted line in FIG.

図示しない読み出し制御手段の制御下で、コラムデコー
ダ２によりＹケートＹＧ１のゲートのみにＨ（電源Ｖ　
・５ｖ程度）を与え、他のＹケーＣＣ。Under the control of a readout control means (not shown), the column decoder 2 sets only the gate of the Y gate YG1 to H (power supply V
・approximately 5v) and other YK CC.

トＹＧ２、ＹＧ３のケートはＬに設定する。また、ロウ
デコーダ３により、ワード線ＷＬＩのみをＨに設定し、
他のワード線ＷＬ２．ＷＬ３をＬに設定する。そして、
ソース線スイッチ９によりソース線ＳＬを接地する。The gates of YG2 and YG3 are set to L. In addition, the row decoder 3 sets only the word line WLI to H,
Another word line WL2. Set WL3 to L. and,
The source line switch 9 grounds the source line SL.

このように設定すると、選択メモリトランジスタ３０の
コントロールゲートにＨが付与され、ソースが接地され
る。従って、選択メモリトランジスタ１に“０”が記憶
されている場合、選択メモリトランジスタ３０はオフ状
態を維持するため、ビット線ＢＬＩを介してＩ１０線１
０Ｌからソース線ＳＬにかけて電流が流れず、選択メモ
リトランジスタ３０に“１“が記憶されている場合、選
択メモリトランジスタ３０はオンするため、ビット線Ｂ
ＬＩを介してＩ１０線１０Ｌからソース線ＳＬにかけて
電流か流れる。この電流の流れの有無をセンスアンプ８
により検出することにより、選択メモリトランジスタ３
０に記憶されたデータの読み出しが行える。With this setting, H is applied to the control gate of the selected memory transistor 30, and the source is grounded. Therefore, when "0" is stored in the selected memory transistor 1, the selected memory transistor 30 maintains the OFF state, so the selected memory transistor 30 is connected to the I10 line 1 via the bit line BLI.
If no current flows from 0L to the source line SL and "1" is stored in the selected memory transistor 30, the selected memory transistor 30 is turned on, so the bit line B
A current flows from the I10 line 10L to the source line SL via LI. The sense amplifier 8 detects the presence or absence of this current flow.
By detecting the selected memory transistor 3
Data stored in 0 can be read.

ところで、ＥＦＲＯＭにおける紫外線消去のように、紫
外線によりフローティングゲートに蓄積された電子を励
起し、フローティングゲートから除去する場合は、フロ
ーティングゲートか電気的に中性になれば電子の放出は
終了する。一方、上記したフラッシュＥ　Ｅ　Ｐ　ＲＯ
Ｍのように、消去動作にトンネル現象を利用した場合は
、消去時間か長いとフローティングゲート３４中に蓄積
された電子が過剰に引き抜かれフローティングゲート３
４が正に帯電する可能性がある。フローティングゲート
３４が正に帯電すると、メモリトランジスタ３０の閾値
電圧は負になってしまう。このよつな過消去メモリトラ
ンジスタは常時オン状態となり、この過消去メモリトラ
ンジスタを介してリーク電流か流れるため、過消去メモ
リトランジスタとビット線ＢＬを共用するメモリトラン
ジスタの読み出しが不可能になってしまう。また、書き
込み時においても、過消去されたメモリトランジスタを
介してリーク電流が流れるため書き込み特性が劣化し、
最悪の場合書き込み不能となってしまう。By the way, when the electrons accumulated in the floating gate are excited by ultraviolet rays and removed from the floating gate, as in ultraviolet erasing in EFROM, the emission of electrons ends when the floating gate becomes electrically neutral. On the other hand, the above-mentioned flash EEPRO
When the tunneling phenomenon is used for the erase operation as in M, if the erase time is long, the electrons accumulated in the floating gate 34 are extracted excessively and the floating gate 3
4 may become positively charged. When floating gate 34 becomes positively charged, the threshold voltage of memory transistor 30 becomes negative. This kind of over-erased memory transistor is always on, and leakage current flows through this over-erased memory transistor, making it impossible to read out the memory transistor that shares the bit line BL with the over-erased memory transistor. . Furthermore, even during writing, leakage current flows through over-erased memory transistors, which deteriorates the writing characteristics.
In the worst case, it becomes impossible to write.

そこで、前述した消去パルス印加動作時において、ソー
ス拡散領域３３に高電圧ｖ１．を印加する消去パルスの
幅を短くして、１回消去パルスを印加する度に全メモリ
トランジスタ３０の記憶データを読出し、全メモリトラ
ンジスタ３０が消去（“１”書き込み）状態にされたか
否かを確認するベリファイ動作を並行して実行する。以
下、消去パルス印加動作とベリファイ動作を繰返し、ベ
リファイ動作により全メモリトランジスタ１の消去状態
を確認すると、直ちに消去動作を終了する。Therefore, during the erase pulse application operation described above, the high voltage v1. The width of the erase pulse to be applied is shortened, and each time the erase pulse is applied, the data stored in all the memory transistors 30 is read out, and it is determined whether all the memory transistors 30 are in the erased (“1” written) state. Execute the verify operation to be confirmed in parallel. Thereafter, the erase pulse application operation and the verify operation are repeated, and once the erased state of all memory transistors 1 is confirmed by the verify operation, the erase operation is immediately terminated.

このように、短い消去パルスで行う消去パルス印加動作
に加えてベリファイ動作を実行することにより、過消去
メモリトランジスタか生成されるのを防止している。こ
のような消去パルス印加動作とベリファイ動作（以下、
「消去／ベリファイ動作」と略す場合がある）からなる
自動消去機能を備えた消去動作がフラッシュＥＥＦＲＯ
Ｍの消去時に実行されるのか一般的である。In this manner, by performing the verify operation in addition to the erase pulse application operation performed using a short erase pulse, generation of over-erased memory transistors is prevented. Such erase pulse application operation and verify operation (hereinafter referred to as
The erase operation with an automatic erase function consisting of the "erase/verify operation"
This is generally executed when erasing M.

さらに、自動消去機能について詳述する。１０ｍ５のパ
ルス幅の高電圧”ＰＰをソース線スイッチ９から発生さ
せて、消去パルス印加動作を実行した後、ベリファイ動
作が実行される。ベリファイ動作は、消去制御回路７内
のアドレスカウンタ７５により発生したアドレス信号に
より選択されたアドレス信号に基づき、ロウデコーダ２
及びコラムデコーダ３により選択されたメモリトランジ
スタの記憶内容を読み出して、消去ベリファイを１バイ
ト単位で行う。Furthermore, the automatic deletion function will be explained in detail. After a high voltage "PP" with a pulse width of 10 m5 is generated from the source line switch 9 and an erase pulse application operation is executed, a verify operation is executed.The verify operation is generated by the address counter 75 in the erase control circuit 7. Based on the address signal selected by the selected address signal, the row decoder 2
Then, the memory contents of the memory transistor selected by the column decoder 3 are read out, and erase verification is performed in units of bytes.

ベリファイ動作は全メモリトランジスタを対象として行
われるが、閾値の高い、つまり、未消去状態のメモリト
ランジスタの存在を検出すると、そのメモリトランジス
タのアドレスを記憶後、直ちに終了し、再び消去パルス
印加動作を行った後、前回記憶したアドレスからベリフ
ァイ動作を再び実行する。これは、ベリファイ動作を効
率的に行い、消去時間の短縮をはかるためである。The verify operation is performed on all memory transistors, but if it detects the existence of a memory transistor with a high threshold, that is, an unerased memory transistor, the address of that memory transistor is memorized, the verify operation is performed immediately, and the erase pulse application operation is started again. After that, the verify operation is executed again from the previously stored address. This is to perform the verify operation efficiently and shorten the erasing time.

そして、消去／ベリファイ動作は、ベリファイ時に全て
のメモリトランジスタの閾値が低くなった、つまり、消
去されたと判定されるまで続行され、全メモリトランジ
スタの正常消去か確認されると、消去／ベリファイ制御
回路７４のリセット指示によりコマンド信号ラッチ７１
からステータス信号ＳＳとしてＨが出力されることによ
り終了する。Then, the erase/verify operation continues until the threshold values of all memory transistors have become low during the verify, that is, it is determined that they have been erased. When it is confirmed that all memory transistors have been erased normally, the erase/verify control circuit The command signal latch 71 is activated by the reset instruction of 74.
The process ends when H is output as the status signal SS.

また、消去／ベリファイ動作実行前に、消去前書き込み
動作が実行される。この消去前書き込み動作により、全
メモリトランジスタに対し“０“書き込みがなされ閾値
が高められる。この消去前書き込み動作により、閾値か
低いメモリトランジスタを消去して過消去を状態にして
しまうのを予め回避することかできる。この消去前書き
込み動作は、消去制御回路７内のアドレスカウンタ７５
から順次アドレス信号がアドレスバッファ４に送られ、
消去／ヘリファイ制御回路７４により、ロウデコーダ２
、コラムデコーダ３及び書き込み回路６を適宜制御する
ことにより前述した書き込み動作と同様にして行われる
。Furthermore, before performing the erase/verify operation, a pre-erase write operation is performed. By this pre-erase write operation, "0" is written to all memory transistors and the threshold value is increased. By performing this pre-erase write operation, it is possible to avoid erasing a memory transistor with a low threshold value and causing over-erasing. This pre-erase write operation is performed by the address counter 75 in the erase control circuit 7.
The address signals are sequentially sent to the address buffer 4 from
The erase/herify control circuit 74 controls the row decoder 2.
, by appropriately controlling the column decoder 3 and the write circuit 6, the write operation is performed in the same manner as the write operation described above.

この消去前書き込み動作と前述した消去／ヘリファイ動
作により全消去動作が実行されることになる。A full erase operation is executed by this pre-erase write operation and the erase/herify operation described above.

〔発明か解決しようとする課題〕[Invention or problem to be solved]

フラッシュＥＥＰＲＯＭ等のように、消去へリファイ機
能を有する消去動作を実行する必要のある従来の不揮発
性半導体記憶装置は以上のように構成されており、消去
前書き込み動作と消去／ベリファイ動作からなる消去動
作を行っていた。Conventional non-volatile semiconductor memory devices, such as flash EEPROMs, that require an erase operation with an erase-to-reify function are configured as described above, and the erase operation consists of a pre-erase write operation and an erase/verify operation. was going through the motions.

ところで、同一チップ内のフラッシュＥＥＰＲＯＭのメ
モリトランジスタ間においても消去に必要なパルス幅（
高電圧ＶＰＰ印加時間）にばらつきが生じる等、その消
去特性にばらつきがある。このため、最も消去が困難で
あったメモリトランジスタの消去完了時には、最も消去
が簡単に行われたメモリトランジスタか過消去されてし
まうという問題点があった。By the way, the pulse width required for erasing (
There are variations in the erase characteristics, such as variations in the high voltage VPP application time. Therefore, when the erasure of the memory transistor that was the most difficult to erase is completed, the memory transistor that was the easiest to erase ends up being over-erased.

この問題点を緩和すべく、１チツプ内のメモリセルアレ
イを複数のブロックに分割し、各ブロック毎に独立して
消去パルス印加動作を実行可能にし、メモリトランジス
タか過消去状態になる可能性を極力防く方法が考えられ
る。この場合、ヘリファイ動作は各ブロックごとに１バ
イト単位で並列して行い、消去ベリファイ時間の短縮を
図っている。In order to alleviate this problem, the memory cell array within one chip is divided into multiple blocks, and the erase pulse application operation can be executed independently for each block, thereby minimizing the possibility that the memory transistors will become over-erased. There are ways to prevent this. In this case, the heli-verify operation is performed in parallel in units of one byte for each block in order to shorten the erase verify time.

ブロック分割した場合、各ブロックのメモリトランジス
タのベリファイを１バイト単位で並列して行い、未消去
メモリトランジスタか検出されると、その未消去メモリ
トランジスタのあるブロックのメモリセルアレイのみ消
去パルス印加動作か実行されることになる。When divided into blocks, the memory transistors in each block are verified in parallel in 1-byte units, and if an unerased memory transistor is detected, an erase pulse is applied or applied only to the memory cell array of the block where the unerased memory transistor is located. will be done.

しかしながら、このようにブロック単位で独立して消去
パルス動作を印加すると、１回の消去パルス印加動作に
おいて消去対象のメモリトランジスタ数が減少すること
になるため、当然のことなから、従来より消去パルス印
加回数（時間）が増加する。例えば、メモリセルアレイ
ＡとメモリセルアレイＢとにそれぞれ未消去メモリトラ
ンジスタが存在し、これらのメモリトランジスタのアド
レスの違いにより、１バイト単位で行うベリファイ動作
にメモリセルアレイＡのメモリトランジスタの未消去の
みが先に検出されると、これに続いて実行される消去パ
ルス印加動作により消去されるのはメモリセルアレイＡ
のみとなり、メモリセルアレイＢの消去動作は実行され
ない。そして、メモリセルアレイＢの消去動作は、しが
る後のベリファイ動作時に、メモリセルアレイＢの未消
去メモリトランジスタが検出された時にはしめて行われ
ることになる。However, if the erase pulse operation is applied independently for each block in this way, the number of memory transistors to be erased in one erase pulse application operation will be reduced. The number of applications (time) increases. For example, there are unerased memory transistors in memory cell array A and memory cell array B, and due to the difference in the addresses of these memory transistors, only the unerased memory transistors in memory cell array A are processed first in the verify operation performed in 1-byte units. When detected, the memory cell array A is erased by the erase pulse application operation that is executed subsequently.
Therefore, the erase operation of memory cell array B is not performed. Then, the erasing operation of the memory cell array B is finally performed when an unerased memory transistor of the memory cell array B is detected during the subsequent verify operation.

このように、過消去を回避すべく、メモリセルアレイを
複数ブロックに分割した場合、消去パルス印加時間、ひ
いては消去時間が長期化するという問題点があった。As described above, when a memory cell array is divided into a plurality of blocks in order to avoid over-erasing, there is a problem in that the erasing pulse application time and, by extension, the erasing time become longer.

この発明は上記のような問題点を解決するためになされ
たもので、過消去を生じさせることなく、効率的に消去
動作を行うことができる不揮発性半導体記憶装置を得る
ことを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a nonvolatile semiconductor memory device that can efficiently perform erasing operations without overerasing.

〔課題を解決するための手段〕[Means to solve the problem]

この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有し、電気的書き込み消去可能なメモリ
トランジスタからなる複数のメモリセルを備え、該複数
のメモリセルかブロック単位に分割されることにより複
数のメモリセルアレイが構成され、所定のビット数単位
で外部と読み出し及び書き込みを行っており、消去時に
、全ての前記複数のメモリセルアレイにおけるメモリセ
ルの記憶内容を消去する消去動作を実行する消去手段と
、前記消去動作後、前記メモリセルアレイそれぞれのメ
モリセルが消去されたか否かを前記所定のビット数を越
えたビット数単位で検証するベリファイ動作を実行し、
該ヘリファイ動作により未消去状態のメモリセルを検出
すると、該未消去メモリセルの検出されたメモリセルア
レイに対してのみ消去動作を実行する消去ベリファイ手
段とを備えて構成されている。A nonvolatile semiconductor memory device according to the present invention includes a plurality of memory cells each having a floating gate and consisting of an electrically writable and erasable memory transistor, and the plurality of memory cells are divided into blocks to form a plurality of memory cells. A memory cell array is configured and reads and writes to and from the outside in units of a predetermined number of bits, and erasing means executes an erasing operation to erase the memory contents of memory cells in all of the plurality of memory cell arrays at the time of erasing; After the erase operation, performing a verify operation to verify whether the memory cells of each of the memory cell arrays have been erased in units of a number of bits exceeding the predetermined number of bits;
When an unerased memory cell is detected by the heli-fi operation, the erase verify means executes an erase operation only for the memory cell array in which the unerased memory cell is detected.

〔作用〕[Effect]

この発明における消去ベリファイ手段は、消去動作後、
メモリセルアレイそれぞれのメモリセルか消去されたか
否かを、読み出し及び書き込み時の入出力データのビッ
ト長である所定のビット数を越えたビット数単位で検証
するヘリファイ動作を実行し、該ヘリファイ動作により
未消去状態のメモリセルを検出すると、該未消去メモリ
セルの検出されたメモリセルアレイに対してのみ消去動
作を実行するため、メモリセルアレイに未消去メモリト
ランジスタが存在する場合、１回のベリファイ動作によ
り未消去メモリトランジスタか検出される確率が、前記
所定のビット数単位で行うよりも高くなる。The erase verifying means in this invention performs the following operations after the erase operation:
A heliify operation is performed to verify whether or not each memory cell in the memory cell array has been erased in units of bits exceeding a predetermined number of bits, which is the bit length of input/output data during reading and writing. When an unerased memory cell is detected, the erase operation is performed only on the memory cell array in which the unerased memory cell is detected. Therefore, if there is an unerased memory transistor in the memory cell array, a single verify operation The probability of detecting an unerased memory transistor is higher than that in the unit of the predetermined number of bits.

〔実施例〕 第１図はこの発明の一実施例であるフラツシユＥＥＰＲ
ＯＭの基本構成を示すブロック図である。[Embodiment] Fig. 1 shows a flash EEPR which is an embodiment of this invention.
FIG. 2 is a block diagram showing the basic configuration of OM.

同図に示すように、２分割されたメモリセルアレイＩＡ
及びＩＢかそれぞれ独立して存在している。As shown in the figure, the memory cell array IA is divided into two parts.
and IB exist independently.

各メモリセルアレイＩＡ及びＩＢ内には、フローティン
グゲートを有するメモリトランジスタからなるメモリセ
ル（図示せず）がマトリクス状に配置され、行単位にワ
ード線（図示せず）、列単位にビット線（図示せず）に
接続されている。ワード線の選択はロウデコーダ２Ａ、
２Ｂ、ビット線の選択はコラムデコーダ３Ａ、３Ｂによ
りそれぞれ選択的にＹゲー）５Ａ、５Ｂをオンさせるこ
とにより行われる。ロウデコーダ２Ａ、２Ｂは、活性状
態時に、アドレスバッファ５２から取込んた行アドレス
Ａ「に基づき、選択的にワード線を活性状態にする。一
方、非活性状態時には全ワード線をフローティングにす
る。コラムデコーダ３Ａ。In each memory cell array IA and IB, memory cells (not shown) consisting of memory transistors having floating gates are arranged in a matrix, with word lines (not shown) in rows and bit lines (not shown) in columns. (not shown). Word line selection is done by row decoder 2A,
Selection of bit lines 2B and 2B is performed by selectively turning on Y-gates 5A and 5B by column decoders 3A and 3B, respectively. When row decoders 2A and 2B are in an active state, they selectively activate word lines based on the row address A' fetched from the address buffer 52. On the other hand, when in an inactive state, all word lines are made floating. Column decoder 3A.

３Ｂは活性状態時に、アドレスバッファ５１から取込ん
だ列アドレスＡｒに基づき、選択的にＹゲート５Ａ、５
Ｂをオン、オフさせる。3B selectively controls the Y gates 5A and 5 based on the column address Ar fetched from the address buffer 51 in the active state.
Turn B on and off.

アドレスバッファ５１は外部列アドレス信号ＡＣと共に
アドレスカウンタ５３からの内部列アドレス信号ａｃと
を受け、消去制御回路７′の指示に従い、消去時には内
部列アドレス信号ａ・Ｃを、それ以外の場合には外部行
アドレス信号ＡＣを列アドレス信号Ａｃとしてコラムデ
コーダ３Ａ、３Ｂに出力する。一方、アドレスカウンタ
５２は外部行アドレス信号ＡＲと共にアドレスカウンタ
５４からの内部行アドレス信号ａｒとを受け、消去制御
回路７′の指示に従い、消去時には内部行アドレス信号
ａｒを、それ以外の場合には外部行アドレス信号ＡＲを
行アドレス信号Ａｒとしてロウデコーダ２Ａ、２Ｂに出
力する。Address buffer 51 receives external column address signal AC as well as internal column address signal ac from address counter 53, and according to instructions from erase control circuit 7', internal column address signals a and C are sent during erasing, and internal column address signals a and C are sent at other times. External row address signal AC is output as column address signal Ac to column decoders 3A and 3B. On the other hand, the address counter 52 receives the external row address signal AR as well as the internal row address signal ar from the address counter 54, and according to instructions from the erase control circuit 7', the internal row address signal ar is sent during erasing and the internal row address signal ar is sent at other times. External row address signal AR is output to row decoders 2A and 2B as row address signal Ar.

また、アドレスバッファ５１から取込んだ列アドレスＡ
ｃに基づき、コラムデコーダ３Ａ、３ＢはそれぞれＹゲ
ート５Ａ、５Ｂを選択的にオンさせることにより、書込
み回路６Ａ、６Ｂあるいはセンスアンプ８Ａ、８Ｂとメ
モリセルアレイＩＡ。In addition, the column address A fetched from the address buffer 51
Based on c, column decoders 3A and 3B selectively turn on Y gates 5A and 5B, respectively, to write circuits 6A and 6B or sense amplifiers 8A and 8B and memory cell array IA.

ＩＢのそれぞれのビット線の一端を電気的に接続する。One end of each bit line of IB is electrically connected.

ソース線スイッチ９Ａ、９Ｂは消去制御回路７′の指示
に従い図示しないソース線の電位設定を行う。Source line switches 9A and 9B set potentials of source lines (not shown) according to instructions from erase control circuit 7'.

センスアンプ８Ａ、８Ｂはそれぞれ、読み出し時に、Ｙ
ゲート５Ａ、Ｂそれぞれを介して得られたメモリセルア
レイＩＡ、ＩＢ中のメモリセル（メモリトランジスタ）
の記憶データを検出して、センス出力としてレジスタ６
０Ａ、６０Ｂにそれぞれ与えるとともに、マルチプレク
サ６１を介して人出力バッファ６２にも与える。また、
書き込み回路６Ａ、６Ｂもそれぞれマルチプレクサ６１
を介して人出力バッファ６２に接続される。マルチプレ
クサ６１は、読み出し時に、人出力バッファ６２とセン
スアンプ８Ａ、８Ｂの一方との接続、書き込み時に人出
力バッファ６２と書き込み回路６Ａ　　６Ｂの一方との
接続を選択的に行うために設けられている。なお、消去
制御回路７′は、第３図及び第４図の従来例で示した消
去制御回路７からアドレスカウンタ７５を除いた構成と
ほぼ等価である。Sense amplifiers 8A and 8B each output Y at the time of reading.
Memory cells (memory transistors) in memory cell arrays IA and IB obtained through gates 5A and 5B, respectively
Detects the stored data in register 6 as a sense output.
0A and 60B, respectively, and also to the human output buffer 62 via the multiplexer 61. Also,
The write circuits 6A and 6B also each have a multiplexer 61.
is connected to the human output buffer 62 via. The multiplexer 61 is provided to selectively connect the human output buffer 62 and one of the sense amplifiers 8A and 8B during reading, and to selectively connect the human output buffer 62 and one of the write circuits 6A and 6B during writing. . The erase control circuit 7' is substantially equivalent to the erase control circuit 7 shown in the conventional example shown in FIGS. 3 and 4 except that the address counter 75 is removed.

このような構成において、書き込み動作はほぼ従来同様
に行われる。すなわち、マルチプレクサ６１−により選
択されたメモリセルアレイＩＡ、ＩＢのいずれかのロウ
デコーダ２Ａあるいは２Ｂ及びコラムデコーダ３Ａある
いは３Ｂによって選択されたメモリトランジスタのフロ
ーテインクケトにアバランシェ降伏で発生したホットエ
レクトロンか注入され、“０”か書き込まれ閾値電圧が
高くなる。In such a configuration, the write operation is performed almost in the same manner as in the conventional case. That is, hot electrons generated by avalanche breakdown are injected into the floating ink of the memory transistor selected by the row decoder 2A or 2B and the column decoder 3A or 3B of either the memory cell array IA or IB selected by the multiplexer 61-. , "0" is written and the threshold voltage becomes high.

次に消去動作について説明する。Next, the erase operation will be explained.

まず、消去前書き込み動作が実行され、従来同様、全メ
モリトランジスタの閾値か高く設定される。First, a pre-erase write operation is performed, and the threshold values of all memory transistors are set high as in the conventional case.

そして、消去パルス印加動作か実行される。Then, an erase pulse application operation is executed.

消去パルス印加動作は、従来同様、消去パルスをソース
線スイッチ９Ａ、９Ｂを介してメモリセルアレイＩＡ　
　ＩＢそれぞれの全メモリトランジスタのソースに高電
圧ＶＰＰを印加することにより行われる。The erase pulse application operation is similar to the conventional one, in which the erase pulse is applied to the memory cell array IA via the source line switches 9A and 9B.
This is done by applying a high voltage VPP to the sources of all memory transistors of each IB.

そして、消去制御回路７′の制御下で消去／ベリファイ
動作が実行される。ます、消去制御回路７′により（コ
ラム）アドレスカウンタ５３を活性化し、内部列アドレ
スａＣをアドレスバッファ５１に出力させる。そして、
アドレスバッファ５１の出力がメモリセルアレイＩＡ、
ＩＢそれぞれのコラムデコーダ３Ａ　　３Ｂに与えられ
、Ｙゲート５Ａ　　５Ｂが選択的にオン・オフされるこ
とにより、各メモリセルアレイＩＡ、ＩＢのメモリトラ
ンジスタの列選択がなされる。同時に、ロウアドレスカ
ウンタ５４も消去制御回路７′により活性化され、内部
行アドレスａｒをアドレスバッファ５２に出力する。そ
して、アドレスバッファ５２の出力かメモリセルアレイ
ＩＡ、１Ｂのロウデコーダ２Ａ、２Ｂに与えられること
により、各メモリセルアレイＩＡ、ＩＢのメモリトラン
ジスタの行選択がなされる。このとき、アドレスバッフ
ァ５１．．５２に外部より入力される外部行及び列アド
レス信号ＡＲ，ＡＣは無視される。Then, the erase/verify operation is executed under the control of the erase control circuit 7'. First, the erase control circuit 7' activates the (column) address counter 53 and outputs the internal column address aC to the address buffer 51. and,
The output of the address buffer 51 is the memory cell array IA,
The Y gates 5A and 5B are selectively turned on and off to select a column of memory transistors in each memory cell array IA and IB. At the same time, the row address counter 54 is also activated by the erase control circuit 7' and outputs the internal row address ar to the address buffer 52. Then, by applying the output of the address buffer 52 to the row decoders 2A, 2B of the memory cell arrays IA, 1B, a row of memory transistors in each memory cell array IA, IB is selected. At this time, address buffer 51. ．． External row and column address signals AR, AC input externally to 52 are ignored.

その結果、各メモリセルアレイＩＡ、ＩＢそれぞれにお
いて、１つのメモリトランジスタが選択されることにな
り、この選択メモリトランジスタの記憶内容がセンスア
ンプ８Ａ、８Ｂにより検出される。その後、アドレスカ
ウンタ５４から出力される行アドレスａｒの値を固定し
て、列アドレスカウンタ５３から出力される列アドレス
ａＣを順次インクリメントし、各メモリセルアレイＩＡ
。As a result, one memory transistor is selected in each memory cell array IA, IB, and the storage contents of this selected memory transistor are detected by sense amplifiers 8A, 8B. Thereafter, the value of the row address ar output from the address counter 54 is fixed, and the column address aC output from the column address counter 53 is sequentially incremented, and each memory cell array IA
.

１Ｂそれぞれにおいて並列処理を行い、同一行（１本の
ワード線に接続された）のメモリトランジスタの記憶内
容がセンスアップ８Ａ、８Ｂにより順次検出される。以
下、これを１ワ一ドベリフアイ動作という。Parallel processing is performed in each of 1B, and the stored contents of the memory transistors in the same row (connected to one word line) are sequentially detected by sense-up circuits 8A and 8B. Hereinafter, this will be referred to as one-wide verify eye operation.

この期間中、各センスアンプ８Ａ、８Ｂより出力される
センス出力がレジスタ６０Ａ、６０Ｂに順次与えられる
。レジスタ６０Ａ、６０Ｂは初期状態はリセット状態で
あり、１行単位のセンス出力か１つでも“０”記憶（未
消去）を指示した場合、セットされる。During this period, sense outputs from each sense amplifier 8A, 8B are sequentially applied to registers 60A, 60B. The initial state of the registers 60A and 60B is a reset state, and they are set when at least one row-by-row sense output instructs to store "0" (unerased).

その後、メモリセルアレイＩＡ、ＩＢそれぞれの１ワー
ドベリフアイか終了すると、消去ベリファイ制御回路７
′はレジスタ６０Ａ、６０Ｂそれぞれのセット／リセッ
ト状態に基づき、少なくとも１つのレジスタ６０Ａ、６
０Ｂがセットされていれば、ソース線スイッチ９Ａ、９
Ｂそれぞれを制御して、セットされたレジスタ６０側の
メモリセルアレイ１　（ＩＡ、ＩＢ）に対してのみ、消
去パルス印加動作を行う。例えば、レジスタ６０Ａ。After that, when one word verification of each of memory cell arrays IA and IB is completed, erase verification control circuit 7
' is based on the set/reset status of registers 60A and 60B, respectively, and
If 0B is set, source line switches 9A, 9
The erase pulse application operation is performed only to the memory cell array 1 (IA, IB) on the set register 60 side by controlling each of B. For example, register 60A.

６０Ｂのうち、レジスタ６０Ａかりセット状態（すなわ
ち、読み出した１行のメモリトランジスタは全て消去状
態である）で、レジスタ６０Ｂがセット状態（すなわち
、読み出した１行のメモリトランジスタのうち少なくと
も１つが未消去である）である場合、ソース線スイッチ
９Ｂのみか活性化され、ソース線スイッチ９Ａか非活性
となった状態で消去パルス印加動作か実行される。そし
て、消去パルス印加動作が終わると、前回と同しワード
線における１ワ一ドベリフアイ動作を行う。Of 60B, the register 60A is in the set state (that is, all of the read memory transistors in one row are in the erased state), and the register 60B is in the set state (that is, at least one of the read memory transistors in one row is in the unerased state). ), the erase pulse application operation is performed with only the source line switch 9B activated and the source line switch 9A inactivated. Then, when the erase pulse application operation is finished, a one-word verify operation is performed on the word line as in the previous time.

一方、レジスタ６０Ａ、６０Ｂ双方がリセットされてい
れば、消去ベリファイ制御回路７′の指示により、アド
レスカウンタ５４は行アドレスａｒを１インクリメント
し、インクリメントした行アドレスａｒて選択されたワ
ード線における１ワ一ドベリフアイ動作を実行する。On the other hand, if both the registers 60A and 60B have been reset, the address counter 54 increments the row address ar by 1 according to the instructions from the erase verify control circuit 7', and the incremented row address ar is used to generate one word in the selected word line. Execute a double-verify operation.

以降、１ワ一ドベリフアイ動作を行いなから、未消去メ
モリトランジスタを検出する度に、当該未消去メモリト
ランジスタが存在するメモリセルアレイ１に対してのみ
消去パルス印加動作を行う。Thereafter, since a one-word verify operation is not performed, each time an unerased memory transistor is detected, an erase pulse application operation is performed only to the memory cell array 1 in which the unerased memory transistor exists.

このようにして、最終の行アドレスａｒの１７−トベリ
フアイ動作が終了すると消去動作の全上程か終了する。In this way, when the 17-verify operation for the final row address ar is completed, the entire erase operation is completed.

このように、複数に分割された各メモリセルアレイそれ
ぞれの１回のヘリファイ動作を、従来の１バイト単位か
ら、１ワード線につなかるメモリトランジスタ単位で行
うため、１回のへリファイ動作での、未消去メモリトラ
ンジスタの検出篩・ｒが極めて高くなり、その結果、各
ブロックのメモリセルアレイに対し効率よく消去パルス
印加動作を行える。例えば、メモリセルアレイＩＡとメ
モリセルアレイＩＢとにそれぞれ未消去メモリトランジ
スタが存在した場合、これらのメモリトランジスタのア
ドレスか違っていても、同一行のメモリトランジスタで
あれば、同しベリファイ動作によりメモリセルアレイＩ
Ａ及びＩＢのメモリトランジスタの未消去か検出され、
続いて行われる消去パルス印加動作はメモリセルアレイ
ＩＡ及びＩＢ双方に行える。In this way, one helify operation for each memory cell array divided into multiple parts is performed for each memory transistor connected to one word line, instead of the conventional one-byte unit. , the detection sieve r of unerased memory transistors becomes extremely high, and as a result, the erase pulse can be applied efficiently to the memory cell array of each block. For example, if there are unerased memory transistors in each of memory cell array IA and memory cell array IB, even if the addresses of these memory transistors are different, if the memory transistors are in the same row, the memory cell array IA will be erased by the same verify operation.
It is detected whether the memory transistors A and IB are unerased,
The subsequent erase pulse application operation can be applied to both memory cell arrays IA and IB.

ところで、１回のへリファイ動作を１ワードにつながる
メモリトランジスタ単位で行うと、当然、１回のベリフ
ァイ動作に要する時間がかかるため、その分、限られた
時間内で実行可能な消去パルス印加動作実行回数が減少
することか想定される。By the way, if one verify operation is performed in units of memory transistors connected to one word, it naturally takes time for one verify operation, so the erase pulse application operation that can be executed within a limited time takes that amount of time. It is assumed that the number of executions will decrease.

第２図は１回のへリファイ動作に同時にヘリファイされ
るメモリトランジスタが接続されたワード線の本数（以
下、「へりファイワード線」という。FIG. 2 shows the number of word lines connected to memory transistors that are simultaneously helified in one helifi operation (hereinafter referred to as "helifi word lines").

）Ｘに対する、最大消去パルス印加（動作実行可能）回
数Ｙを示したグラフである。) is a graph showing the maximum number of times Y of erasing pulse application (operation executable) with respect to X.

同図において、各ブロックのメモリセルアレイは列アド
レスは２５６アドレス、行アドレスは１０２４アドレス
であり、１バイトのメモリトランジスタの読み出しに要
する時間は２００ｎｓ、１回の消去パルス印加時間は１
０ｍ５とした場合、１秒以内に消去／ベリファイ動作を
実行するという制限に基づき、次の（１）式から算出さ
れたグラフである。In the figure, the memory cell array of each block has 256 column addresses and 1024 row addresses, the time required to read 1 byte of memory transistor is 200 ns, and the time to apply one erase pulse is 1.
This is a graph calculated from the following equation (1) based on the restriction that the erase/verify operation is executed within 1 second when the distance is 0 m5.

１（ｓｅｅ）＝ｌＯ（ｍｓ）＊Ｙ＋２５６＊２００（ｎ
ｓ）＊１０２４＋２５８＊２００（ｎｓ）＊Ｘ＊（Ｙ−
１）　＝１１）（１）式において、左辺は全消去動作時
間、右辺第１項は消去パルス印加動作時間、右辺第２項
は初回のベリファイ動作時間、右辺第３項は再消去後に
行われる２回目以降のへリファイ動作時間である。1(see)=lO(ms)*Y+256*200(n
s)*1024+258*200(ns)*X*(Y-
1) =11) In equation (1), the left side is the total erase operation time, the first term on the right side is the erase pulse application operation time, the second term on the right side is the initial verify operation time, and the third term on the right side is the period after re-erasing. This is the time for the second and subsequent Herifi operations.

第２図に示すように、ベリファイワード線数Ｘの増加に
伴い最大消去パルス印加回数Ｙは減少するが、Ｘ−１６
まではその減少率は低く、Ｘ＝１６てＹ−９０であり、
従来の１ハイド単位での最大消去パルス印加同数Ｙがお
よそ１００からであることを考えると、それほと減少し
ていない。従って、ベリファイワード線数Ｘを増やして
も、１６本程度までなら、最大消去パルス印加回数Ｙか
減少するというデメリットはほとんど無視てきるレベル
にとどめることができる。一方、１回のベリファイ動作
での未消去メモリトランジスタの検出確率か高まる分、
消去パルス印加動作が効率的に行えることになり、ひい
ては全消去動作の効率化につながる。As shown in FIG. 2, as the number of verify word lines X increases, the maximum number of erase pulse applications Y decreases;
The rate of decrease is low until X = 16 and Y - 90,
Considering that the conventional maximum erase pulse application number Y per one hide unit is approximately 100, this has not decreased much. Therefore, even if the number of verify word lines X is increased up to about 16 lines, the disadvantage that the maximum number of erase pulse applications Y decreases can be kept to an almost negligible level. On the other hand, as the probability of detecting an unerased memory transistor in one verify operation increases,
The erasing pulse application operation can be performed efficiently, which in turn leads to increased efficiency of the entire erasing operation.

なお、この実施例では、１回のベリファイ動作をワード
線単位で行ったが、ワード線単位ではなく、１本のワー
ド線を細分化し、その細分化された部分ワードに接続さ
れたメモリトランジスタの数等の複数バイト単位でヘリ
ファイ動作を行ってもよい。In this embodiment, one verify operation was performed for each word line, but instead of each word line, one word line is subdivided and the memory transistors connected to the subdivided partial words are The helifi operation may be performed in units of multiple bytes such as numbers.

また、この実施例では各ブロックのメモリトランジスタ
のベリファイ動作を並列に行ったか、各ブロックことに
順次行い、順次対応のレジスタにヘリファイ結果を記憶
させた後、再消去を行うか否かの判定を行うようにして
もよい。In addition, in this embodiment, the verification operation of the memory transistors of each block is performed in parallel or sequentially for each block, and after storing the verification results in the corresponding registers, it is determined whether or not to perform re-erasing. You may also do so.

また、この実施例では１回のベリファイ動作をワード線
単位（行単位）で行ったが、ビット線単位（列単位）で
行うように構成することも考えられる。Further, in this embodiment, one verify operation is performed in units of word lines (in units of rows), but it may also be configured to be performed in units of bit lines (in units of columns).

なお、この実施例では不揮発性半導体記憶装置としてフ
ラッシュＥＰＲＯＭを示したが、これに限定されず、消
去後にヘリファイ動作を必要とする全ての不揮発性半導
体記憶装置に適用可能である。Although a flash EPROM is shown as the nonvolatile semiconductor memory device in this embodiment, the present invention is not limited to this, and can be applied to all nonvolatile semiconductor memory devices that require a heli-fi operation after erasing.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、この発明によれば、消去ベリファ
イ手段により、消去動作後、メモリセルアレイそれぞれ
のメモリセルが消去されたか否かを、読み出し及び書き
込み時の入出力データのビット長である所定のビット数
を越えたビット数単位で検証するベリファイ動作を実行
し、該ベリファイ動作実行時に未消去状態のメモリセル
を検出すると、該未消去メモリセルの検出されたメモリ
セルアレイに対してのみ消去動作を実行する。As described above, according to the present invention, after the erase operation, the erase verify means determines whether or not each memory cell in the memory cell array has been erased using a predetermined bit length of input/output data during reading and writing. If a verify operation is performed to verify the number of bits exceeding the number of bits, and an unerased memory cell is detected during the verify operation, the erase operation is performed only on the memory cell array in which the unerased memory cell was detected. Execute.

従って、メモリセルアレイに未消去メモリトランジスタ
が存在する場合、１回のベリファイ動作時に未消去メモ
リトランジスタが検出される確率か、前記所定のビット
数単位で行うよりも高くなるため、効率的に消去動作を
行うことができる。Therefore, if there is an unerased memory transistor in the memory cell array, the probability of detecting an unerased memory transistor during one verify operation is higher than when performing the verification operation in units of the predetermined number of bits, so that the erase operation can be performed efficiently. It can be performed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例であるフラッシュＥＦＲＯ
Ｍの基本構成を示すブロック図、第２図はべりファイワ
ード線数と最大消去パルス印加回数との関係を示すグラ
フ、第３図は従来のフラッシュＥＰＲＯＭの基本構成を
示すブロック図、第４図は第３図で示した消去制御回路
の詳細を示すブロック図、第５図は第３図及び第４図で
示したメモリセルアレイの詳細を示す回路図、第６図は
第５図で示したメモリトランジスタの構造を示す断面図
である。 図において、ＬＡ、ＩＢはメモリセルアレイ、２Ａ　　
２Ｂはロウデコーダ、３Ａ、３Ｂはコラムデコーダ、７
′は消去制御回路、８Ａ、８Ｂはセンスアンプ、９Ａ、
９Ｂはソース線スイッチ、５１．５２はアドレスバッフ
ァ、５３．５４はアドレスカウンタ、６０Ａ、６０Ｂレ
ジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第２図Figure 1 shows a flash EFRO which is an embodiment of this invention.
FIG. 2 is a graph showing the relationship between the number of vertical lines and the maximum number of erase pulses applied. FIG. 3 is a block diagram showing the basic configuration of a conventional flash EPROM. FIG. 3 is a block diagram showing the details of the erase control circuit shown in FIG. 3, FIG. 5 is a circuit diagram showing the details of the memory cell array shown in FIGS. 3 and 4, and FIG. 6 is the memory cell array shown in FIG. 5. FIG. 2 is a cross-sectional view showing the structure of a transistor. In the figure, LA and IB are memory cell arrays, 2A
2B is a row decoder, 3A and 3B are column decoders, 7
' is an erase control circuit, 8A, 8B are sense amplifiers, 9A,
9B is a source line switch, 51.52 is an address buffer, 53.54 is an address counter, and 60A and 60B registers. Note that the same reference numerals in each figure indicate the same or corresponding parts. Figure 2

Claims (1)

【特許請求の範囲】[Claims] （１）フローティングゲートを有し、電気的書き込み消
去可能なメモリトランジスタからなる複数のメモリセル
を備え、該複数のメモリセルがブロック単位に分割され
ることにより複数のメモリセルアレイが構成され、所定
のビット数単位で外部と読み出し及び書き込みを行う不
揮発性半導体記憶装置であって、 消去時に、全ての前記複数のメモリセルアレイにおける
メモリセルの記憶内容を消去する消去動作を実行する消
去手段と、 前記消去動作後、前記メモリセルアレイそれぞれのメモ
リセルが消去されたか否かを前記所定のビット数を越え
たビット数単位で検証するベリファイ動作を実行し、該
ベリファイ動作により未消去状態のメモリセルを検出す
ると、該未消去メモリセルの検出されたメモリセルアレ
イに対してのみ消去動作を実行する消去ベリファイ手段
とを備えた不揮発性半導体記憶装置。(1) A plurality of memory cells each having a floating gate and consisting of an electrically programmable and erasable memory transistor are provided, and the plurality of memory cells are divided into blocks to form a plurality of memory cell arrays, and a predetermined A non-volatile semiconductor memory device that performs external read and write operations in units of bits, comprising an erase unit that executes an erase operation to erase the memory contents of memory cells in all of the plurality of memory cell arrays during erasing; After the operation, a verify operation is performed to verify whether or not the memory cells of each of the memory cell arrays have been erased in units of a number of bits exceeding the predetermined number of bits, and when an unerased memory cell is detected by the verify operation. , and erase verification means for performing an erase operation only on the memory cell array in which the unerased memory cell is detected.