JPH0481820A - アクティブマトリクス基板及びこれを用いた液晶表示素子 - Google Patents
アクティブマトリクス基板及びこれを用いた液晶表示素子Info
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- JPH0481820A JPH0481820A JP2194888A JP19488890A JPH0481820A JP H0481820 A JPH0481820 A JP H0481820A JP 2194888 A JP2194888 A JP 2194888A JP 19488890 A JP19488890 A JP 19488890A JP H0481820 A JPH0481820 A JP H0481820A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマトリクス状に配置した複数のスイッチング素
子と、これら素子の各電極に接続する配線及び画素電極
からなるアクティブマトリクス基板及び該アクティブマ
トリクス基板を用いた液晶表示素子に関する。
子と、これら素子の各電極に接続する配線及び画素電極
からなるアクティブマトリクス基板及び該アクティブマ
トリクス基板を用いた液晶表示素子に関する。
液晶表示装置用アクティブマトリクス基板の例として+
JaPan Display’ 89p510−5
13に示されるようなものがあり、一画素分の平面図を
第2図に、その薄膜トランジスタ部の断面図を第3図に
、その製造工程を第4図に示す。
JaPan Display’ 89p510−5
13に示されるようなものがあり、一画素分の平面図を
第2図に、その薄膜トランジスタ部の断面図を第3図に
、その製造工程を第4図に示す。
図において、ガラス基板等の絶縁性基板1上に、クロム
(Cr)等の金属膜からなるゲート電極2とシリコン窒
化膜等からなるゲート絶縁膜3と、非晶質シリコン膜等
からなる半導体膜4と、クロム(Cr)やアルミニウム
(Al)等の金属膜からなるドレイン電極5及びソース
電極6と、透明導電膜からなる画素電極7と、シリコン
窒化膜等からなる保護膜8が順次形成されている。アク
ティブマトリクス基板では、ゲート電極2は走査線9に
、ドレイン電極5は信号線10に、ソース電極6は液晶
セルの一方の電極となる画素電極7に、それぞれ接続さ
れている。
(Cr)等の金属膜からなるゲート電極2とシリコン窒
化膜等からなるゲート絶縁膜3と、非晶質シリコン膜等
からなる半導体膜4と、クロム(Cr)やアルミニウム
(Al)等の金属膜からなるドレイン電極5及びソース
電極6と、透明導電膜からなる画素電極7と、シリコン
窒化膜等からなる保護膜8が順次形成されている。アク
ティブマトリクス基板では、ゲート電極2は走査線9に
、ドレイン電極5は信号線10に、ソース電極6は液晶
セルの一方の電極となる画素電極7に、それぞれ接続さ
れている。
このような従来のアクティブマトリクス基板の画素電極
に用いる透明導電膜には、フラットパネルデイスプレィ
’ 90p257−263に示されるように、スパッタ
法によって形成した酸化インジウム・スズ(ITO)透
明導電膜が用いられている。
に用いる透明導電膜には、フラットパネルデイスプレィ
’ 90p257−263に示されるように、スパッタ
法によって形成した酸化インジウム・スズ(ITO)透
明導電膜が用いられている。
上記の従来技術においては画素電極用のIT○透明導電
膜をスパッタ法で形成するためスパッタ電力、基板温度
等の成膜条件の変動によって、得られるIT○透明導電
膜の結晶性が変動し易い。
膜をスパッタ法で形成するためスパッタ電力、基板温度
等の成膜条件の変動によって、得られるIT○透明導電
膜の結晶性が変動し易い。
このIT○透明導電膜の結晶性の変動によって■To透
明導電膜のエツチング性が変動し、基板内でエツチング
残りが生じやすい。そしてエツチング残りはデータ配線
と画素電極との間での短絡を生じさせ、スイッチング素
子の状態にかかわらずデータ配線の信号が画素電極に伝
わり、液晶表示素子として点欠陥となり、ショート欠陥
が生じるという問題があった。また、画素電極用のIT
○透明導電膜をスパッタ法で形成すると、急峻な段差部
でのIT○透明導電膜のつきまわり性が悪く。
明導電膜のエツチング性が変動し、基板内でエツチング
残りが生じやすい。そしてエツチング残りはデータ配線
と画素電極との間での短絡を生じさせ、スイッチング素
子の状態にかかわらずデータ配線の信号が画素電極に伝
わり、液晶表示素子として点欠陥となり、ショート欠陥
が生じるという問題があった。また、画素電極用のIT
○透明導電膜をスパッタ法で形成すると、急峻な段差部
でのIT○透明導電膜のつきまわり性が悪く。
ソース電極の段差部においてITO透明導電膜が段切れ
し、アクティブマトリクス基板において画素電極とソー
ス電の電気的接続に不良が生しるという問題があった。
し、アクティブマトリクス基板において画素電極とソー
ス電の電気的接続に不良が生しるという問題があった。
本発明の目的は、画素電極と信号線とのショート欠陥が
なくてかつ画素電極とソース電極との電気的接続性に優
れたアクティブマトリクス基板及び該アクティブマトリ
クス基板を用いた欠陥のない液晶表示素子を提供するこ
とにある。
なくてかつ画素電極とソース電極との電気的接続性に優
れたアクティブマトリクス基板及び該アクティブマトリ
クス基板を用いた欠陥のない液晶表示素子を提供するこ
とにある。
上記目的を達成するために、アクティブマトリクス基板
の画素電極の形成において、導電性粒子を樹脂中に含有
したものをパターン印刷あるいは塗布、加熱硬化後、パ
ターン状に加工する方法で形成し、その膜厚を0.1〜
3μmとなるようにした。
の画素電極の形成において、導電性粒子を樹脂中に含有
したものをパターン印刷あるいは塗布、加熱硬化後、パ
ターン状に加工する方法で形成し、その膜厚を0.1〜
3μmとなるようにした。
本発明では、画素電極の形成に導電性粒子と樹脂からな
る液体状の材料を印刷法やスピンナー法等を用いて塗布
するため、塗膜は流動して平坦化し易く、ソース電極の
段差部に対してもカバレージ性が良く、ソース電極と良
好な電極的接続が得られる6なお、硬化後の膜厚が0.
1μmより薄くなるとソース電極との接続抵抗が高くな
る傾向があり、また、3μmより厚くしすぎると、液晶
表示素子とするための液晶配向膜の印刷精度が低下し、
表示素子の画質の低下を招く。
る液体状の材料を印刷法やスピンナー法等を用いて塗布
するため、塗膜は流動して平坦化し易く、ソース電極の
段差部に対してもカバレージ性が良く、ソース電極と良
好な電極的接続が得られる6なお、硬化後の膜厚が0.
1μmより薄くなるとソース電極との接続抵抗が高くな
る傾向があり、また、3μmより厚くしすぎると、液晶
表示素子とするための液晶配向膜の印刷精度が低下し、
表示素子の画質の低下を招く。
このため、膜厚は0.1μm〜3μmであることが好ま
しい。
しい。
また、本発明では導電性粒子と樹脂からなる塗膜は印刷
法でパターン状に形成したり、樹脂を感光性のものとし
、塗布後に露光、現像でパターン化することができるた
め、ITO膜の加工で生じるようなエツチング残りが生
じにくく、画素電極と信号線とのショートが発生しにく
い。
法でパターン状に形成したり、樹脂を感光性のものとし
、塗布後に露光、現像でパターン化することができるた
め、ITO膜の加工で生じるようなエツチング残りが生
じにくく、画素電極と信号線とのショートが発生しにく
い。
更に、本発明で用いる導電性粒子としては、スズを含有
する酸化インジウム、アンチモンを含む酸化スズ等があ
るが、スズを含有する酸化インジウムが最も抵抗値の低
い塗膜が得られることから適している。なお、その粒径
は50nm以下とするとソース電極と画素電極の接続抵
抗、塗膜のシート抵抗が低くなり好ましい。
する酸化インジウム、アンチモンを含む酸化スズ等があ
るが、スズを含有する酸化インジウムが最も抵抗値の低
い塗膜が得られることから適している。なお、その粒径
は50nm以下とするとソース電極と画素電極の接続抵
抗、塗膜のシート抵抗が低くなり好ましい。
〔実施例1〕
本発明の実施例を第1図により説明する。第1図は、本
発明を実施したアクティブマトリクス基板の薄膜トラン
ジスタ部の断面構造を製造工程順に示したもので、次の
(1)〜(7)のプロセスによって形成した。
発明を実施したアクティブマトリクス基板の薄膜トラン
ジスタ部の断面構造を製造工程順に示したもので、次の
(1)〜(7)のプロセスによって形成した。
(1)透明ガラス基板等の絶縁性基板1上に、クロム(
Cr)等の金属膜をスパッタリング法により成膜する。
Cr)等の金属膜をスパッタリング法により成膜する。
次いで、通常のホトエツチング工程によりゲート電極2
のパターンを形成する(第1図(a))。
のパターンを形成する(第1図(a))。
(2)プラズマCVD法により、ゲート絶縁膜や層間絶
縁膜として用いるシリコン窒化膜(SiliconNi
tride)からなるゲート絶縁膜3と、半導体膜及び
眉間絶縁膜として用いる非晶質シリコン膜4 ’ (a
morphous 5ilicon、以下a−5i膜と
呼ぶ)と、電極部コンタクトとして用いるリン(P)を
ドーピングしたa−3i膜(n−type a−5i膜
、以下n+BSx膜と呼ぶ、図示せず)とを反応室の真
空を破ることなく順次連続成膜する(第1図(b))。
縁膜として用いるシリコン窒化膜(SiliconNi
tride)からなるゲート絶縁膜3と、半導体膜及び
眉間絶縁膜として用いる非晶質シリコン膜4 ’ (a
morphous 5ilicon、以下a−5i膜と
呼ぶ)と、電極部コンタクトとして用いるリン(P)を
ドーピングしたa−3i膜(n−type a−5i膜
、以下n+BSx膜と呼ぶ、図示せず)とを反応室の真
空を破ることなく順次連続成膜する(第1図(b))。
(3)通常のホトリソグラフィ工程とドライエツチング
により、a−5i膜を素子分離し、半導体膜4のアイラ
ンドを形成する(第1図(C))。
により、a−5i膜を素子分離し、半導体膜4のアイラ
ンドを形成する(第1図(C))。
(4)ドレイン電極、ソース電極及び信号線として用い
るCr膜21及びA1膜22をスパッタリング法により
順次成膜する(第1図(d))。
るCr膜21及びA1膜22をスパッタリング法により
順次成膜する(第1図(d))。
(5)通常のホトエツチング工程により、A1膜とCr
膜のエツチングを行い、薄膜トランジスタのドレイン電
極5とソース電極6及び信号線(図示せず)を形成する
。
膜のエツチングを行い、薄膜トランジスタのドレイン電
極5とソース電極6及び信号線(図示せず)を形成する
。
次いで、薄膜トランジスタのチャネル上のn+a−5i
膜をドライエツチング等で除去し、薄膜トランジスタを
得る(第1図(e))。
膜をドライエツチング等で除去し、薄膜トランジスタを
得る(第1図(e))。
(6)次に本発明と関連するアクティブマトリクス基板
の画素電極を形成する(第1図(f)、(g))。
の画素電極を形成する(第1図(f)、(g))。
(7)エポキシ樹脂等により薄膜トランジスタの保護膜
8を形成し、アクティブマトリクス基板が完成する(第
1図(h))。
8を形成し、アクティブマトリクス基板が完成する(第
1図(h))。
上記(6)の画素電極の形成の詳細な製造工程は次の方
法で行った。
法で行った。
形成材料として平均粒径が20nmで、5 at。
mic%のスズを含む酸化インジウム粒子40重量部、
ベンゾフェノン系増加剤2.5wt%を含むポリメタク
リル酸ポリマ30重量部をエチルセロソルブに分散、溶
解し、粘度を25cpsとしたものを用いた。
ベンゾフェノン系増加剤2.5wt%を含むポリメタク
リル酸ポリマ30重量部をエチルセロソルブに分散、溶
解し、粘度を25cpsとしたものを用いた。
この材料をスピンナ法で、(5)までの工程で得た基板
上に塗布した後(第1図(f−1))、100℃で15
分間乾燥した(第1図(f−2))。次に通常の方法で
画素電極パターン状に露光を行い、オルトケイ酸ソーダ
系現像液を用いて未露光部の塗膜を現像除去した後水洗
し、180℃で30分間熱処理することにより、画素電
極を形成した(第1図(g))。
上に塗布した後(第1図(f−1))、100℃で15
分間乾燥した(第1図(f−2))。次に通常の方法で
画素電極パターン状に露光を行い、オルトケイ酸ソーダ
系現像液を用いて未露光部の塗膜を現像除去した後水洗
し、180℃で30分間熱処理することにより、画素電
極を形成した(第1図(g))。
上記の方法で製造したアクティブマトリクス基板を調べ
た結果、画素電極と信号線とのショートの発生はなかっ
た。また、画素電極とソース電極との接続抵抗値を調べ
た結果、8〜10にΩであり、良好な結果となった。さ
らに、このアクティブマトリクス基板を用いて液晶表示
素子を作り、点灯試験を行って画質を調べた結果、各画
素の明るさは均一であった。
た結果、画素電極と信号線とのショートの発生はなかっ
た。また、画素電極とソース電極との接続抵抗値を調べ
た結果、8〜10にΩであり、良好な結果となった。さ
らに、このアクティブマトリクス基板を用いて液晶表示
素子を作り、点灯試験を行って画質を調べた結果、各画
素の明るさは均一であった。
〔実施例2〕
画素電極形成については次の方法とし、他は実施例1と
同一の方法でアクティブマトリクス基板及び液晶表示素
子を作成した。
同一の方法でアクティブマトリクス基板及び液晶表示素
子を作成した。
画素電極形成材料として、平均粒径がIonmで5 a
tomic%のスズを含む酸化インジウム粒子40重量
部、透明エポキシ樹脂30重量部をエチルセロソルブア
セテートに分散、溶解し、粘度を25cpsとしたもの
を用いた。この材料をスピンナ法で実施例1の(5)ま
での工程で得た基板上に塗布した後、150”Cで30
分間加熱した。次にこの塗膜上に市販のポジ型レジスト
を用い、通常の方法で画素電極パターン状にホトレジス
トを形成し、酸素プラズマによって露出部の透明エポキ
シ樹脂を分解した後、スプレー水洗によって残留するス
ズを含む酸化インジウム粒子を除去した。次にポジ型ホ
トレジストを通常の方法で剥離し、洗浄、乾燥して画素
電極を得た。
tomic%のスズを含む酸化インジウム粒子40重量
部、透明エポキシ樹脂30重量部をエチルセロソルブア
セテートに分散、溶解し、粘度を25cpsとしたもの
を用いた。この材料をスピンナ法で実施例1の(5)ま
での工程で得た基板上に塗布した後、150”Cで30
分間加熱した。次にこの塗膜上に市販のポジ型レジスト
を用い、通常の方法で画素電極パターン状にホトレジス
トを形成し、酸素プラズマによって露出部の透明エポキ
シ樹脂を分解した後、スプレー水洗によって残留するス
ズを含む酸化インジウム粒子を除去した。次にポジ型ホ
トレジストを通常の方法で剥離し、洗浄、乾燥して画素
電極を得た。
上記の方法で画素電極を形成したアクティブマトリクス
基板を調べた結果1画素電極と信号線とのショートの発
生はなかった。また、画素電極とソース電極との接続抵
抗値7〜IOKΩであり、良好な結果となった。さらに
、このアクティブマトリクス基板を用いて液晶表示素子
を作り、点灯試験を行って画質を調べた結果、各画素の
明るさは均一であった。
基板を調べた結果1画素電極と信号線とのショートの発
生はなかった。また、画素電極とソース電極との接続抵
抗値7〜IOKΩであり、良好な結果となった。さらに
、このアクティブマトリクス基板を用いて液晶表示素子
を作り、点灯試験を行って画質を調べた結果、各画素の
明るさは均一であった。
本発明によれば、画素電極と信号線とのショート欠陥が
なく、画素電極とソース電極との接続性に優れたアクテ
ィブマトリクス基板を歩留り良く製造することができ、
このアクティブマトリクス基板を用い、画質の良好な液
晶素子を得ることができる。
なく、画素電極とソース電極との接続性に優れたアクテ
ィブマトリクス基板を歩留り良く製造することができ、
このアクティブマトリクス基板を用い、画質の良好な液
晶素子を得ることができる。
第1図は、本発明によるアクティブマトリクス基板の実
施例の製造工程を示す工程図、第2図及び第3図は、従
来のアクティブマトリクス基板の一部分を示す平面及び
断面図、第4図は、従来のアクティブマトリクス基板の
製造工程である。 1・・・絶縁性基板、 2・・ゲート電極、3
・・・ゲート絶縁膜、 4・・・半導体膜、5・・
・ドレイン電極、 6・・・ソース電極、7・・
・画素電極、 8・・・保護膜、9・・走査
線、 10・・・信号線、21− Cr膜
、 21=Al膜。 70・・・透明導電膜。 第 3圀 +j) 透真月411.升シに覧 一一二 ブカー11に3月1テ[シh)鳴 −二一占q%===
施例の製造工程を示す工程図、第2図及び第3図は、従
来のアクティブマトリクス基板の一部分を示す平面及び
断面図、第4図は、従来のアクティブマトリクス基板の
製造工程である。 1・・・絶縁性基板、 2・・ゲート電極、3
・・・ゲート絶縁膜、 4・・・半導体膜、5・・
・ドレイン電極、 6・・・ソース電極、7・・
・画素電極、 8・・・保護膜、9・・走査
線、 10・・・信号線、21− Cr膜
、 21=Al膜。 70・・・透明導電膜。 第 3圀 +j) 透真月411.升シに覧 一一二 ブカー11に3月1テ[シh)鳴 −二一占q%===
Claims (1)
- 【特許請求の範囲】 1、マトリクス状に配置した複数のスイッチング素子と
これら素子の各電極に接続する配線及び画素電極からな
るアクティブマトリクス基板において、画素電極として
導電性粒子と樹脂からなる0.1〜3μm膜厚の透明導
電膜を用いたことを特徴とするアクティブマトリクス基
板。 2、前記導電性粒子が酸化インジウムに酸化スズを添加
したものであることを特徴とする請求項1記載のアクテ
ィブマトリクス基板。 3、請求項1又は2記載のアクティブマトリクス基板を
用いたことを特徴とする液晶表示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2194888A JPH0481820A (ja) | 1990-07-25 | 1990-07-25 | アクティブマトリクス基板及びこれを用いた液晶表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2194888A JPH0481820A (ja) | 1990-07-25 | 1990-07-25 | アクティブマトリクス基板及びこれを用いた液晶表示素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0481820A true JPH0481820A (ja) | 1992-03-16 |
Family
ID=16331997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2194888A Pending JPH0481820A (ja) | 1990-07-25 | 1990-07-25 | アクティブマトリクス基板及びこれを用いた液晶表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0481820A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950019865A (ko) * | 1993-03-07 | 1995-07-24 | 카나이 쯔또무 | 액정표시장치 및 그 제조방법 |
WO2000059040A1 (en) * | 1999-03-30 | 2000-10-05 | Seiko Epson Corporation | Method of manufacturing thin-film transistor |
WO2000059041A1 (en) * | 1999-03-30 | 2000-10-05 | Seiko Epson Corporation | Method of manufacturing thin-film transistor |
US7075614B2 (en) | 2000-06-02 | 2006-07-11 | Sharp Kabushiki Kaisha | Method of making active matrix substrate with pixel electrodes of photosensitive conductive material |
US8154699B2 (en) * | 2008-05-29 | 2012-04-10 | Hitachi Displays, Ltd. | Liquid crystal display device |
-
1990
- 1990-07-25 JP JP2194888A patent/JPH0481820A/ja active Pending
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US6514801B1 (en) | 1999-03-30 | 2003-02-04 | Seiko Epson Corporation | Method for manufacturing thin-film transistor |
US6767775B1 (en) | 1999-03-30 | 2004-07-27 | Seiko Epson Corporation | Method of manufacturing thin-film transistor |
US7075614B2 (en) | 2000-06-02 | 2006-07-11 | Sharp Kabushiki Kaisha | Method of making active matrix substrate with pixel electrodes of photosensitive conductive material |
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