JPH047824A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ３型若しくはバイポーラ型環半導体装置
の製造方法に係り、特に、電極若しくは配線部について
の加工精度の向上が図れてその動作スピードを高速化で
きる半導体装置の製造方法に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a method for manufacturing an MO3 type or bipolar type ring semiconductor device, and in particular, it is possible to improve the processing accuracy of electrodes or wiring parts and to increase the operation speed. The present invention relates to a method of manufacturing a semiconductor device that can increase the speed of processing.
この種の半導体装置としては、例えば、第３図に示すよ
うにｐ型のシリコン基板（ａ）と、このシリコン基板（
ａ）の表面にリン、ひ素等を注入して形成されたｎ＋領
領域ｂ）と、５ｉＯｚ等の電気絶縁膜（ｃ）を介して上
記シリコン基板（ａ）面上に形成されたソース電極（Ｓ
）、ゲート電極（Ｇ）、及びドレイン電極（Ｄ）等でそ
の主要部を構成するＭＯＳ型半導体装置や、第４図に示
すようにｐ型のシリコン基板（ａ）と、このシリコン基
板（ａ）にイオンを注入して形成されたＮ型領域（Ｎ）
・Ｐ型領域（Ｐ） ・Ｎ型領域（Ｎ）と、電気絶
縁膜（ｃ）を介してシリコン基板（ａ）上に形成された
、エミッタ電極（Ｅ）、ベース電極（Ｂ）、及びコレク
タ電極（Ｃ）等でその主要部を構成するバイポーラ型半
導体装置等が一般的に知られて要る。This type of semiconductor device includes, for example, a p-type silicon substrate (a) and a silicon substrate (a) as shown in FIG.
an n+ region b) formed by implanting phosphorus, arsenic, etc. into the surface of a), and a source electrode formed on the silicon substrate (a) through an electrical insulating film (c) of 5iOz or the like S
), a gate electrode (G), a drain electrode (D), and the like, as shown in FIG. ) N-type region (N) formed by implanting ions into
・P-type region (P) ・N-type region (N), emitter electrode (E), base electrode (B), and collector formed on the silicon substrate (a) via an electrical insulating film (c) Bipolar type semiconductor devices, etc. whose main parts are composed of electrodes (C) and the like are generally known and required.
ところで、これ等の半導体装置を製造する工程中におい
て、シリコン基板（ａ）内に導入されたイオンを熱拡散
させたり、多層の配線部間に介装された電気絶縁膜（ｃ
）を平坦化させる目的で上記シリコン基板（ａ）を９０
０℃前後の高温下に晒す工程が必要であった。By the way, during the process of manufacturing these semiconductor devices, ions introduced into the silicon substrate (a) are thermally diffused, and an electrical insulating film (c) interposed between multilayer interconnections is heated.
) for the purpose of planarizing the silicon substrate (a).
A step of exposing it to a high temperature of around 0°C was required.
このため、第５図〜第６図に示すように、シリコン基板
（ａ）上に配設される各種電極（ｇ）や多層の電気絶縁
膜（ｃ）間に介装される中間配線部（ｆ）については、
これを耐熱性の導電材料にて構成する必要があり、例え
ば、タングステン・シリサイド（ＷＳｉ２） 、モリブ
デン・シリサイド（ＭｏＳＬ ） 、チタン・シリサイ
ド（ＴｉＳｉ＋ ）等高融点金属シリサイド（ＭＳｉ、
）膜の単層体や、この高融点金属シリサイド（ＭＳｉ
、 ）膜とポリシリコン膜との積層体等が利用されてい
る。For this reason, as shown in FIGS. 5 and 6, intermediate wiring sections ( Regarding f),
This must be made of a heat-resistant conductive material, such as high melting point metal silicide (MSi) such as tungsten silicide (WSi2), molybdenum silicide (MoSL), titanium silicide (TiSi+), etc.
) film or this refractory metal silicide (MSi
, ) film and a polysilicon film, etc. are used.
以下、後者の高融点金属シリサイド（ＭＳｉ、 ）膜と
ポリシリコン膜の積層体が「ゲート電極」に適用された
ＭＯＳ型半導体装置における製造工程の一部について図
面を参照して説明すると、第７図（Ａ）に示すようにシ
リコン基板（ａ）上に電気絶縁膜としてのフィールド酸
化膜（ｉ）とゲート酸化膜（ｊ）をそれぞれ形成し、こ
の面上に第７図（Ｂ）に示すようにポリシリコン膜（ｍ
）と高融点金属シリサイド膜（ｎ）とを順次着膜した後
、この高融点金属シリサイド膜（ｎ）を多結晶化させる
ため第７図（Ｃ）に示すように高温雰囲気下に晒すポリ
サイド化アニール処理を施す。Hereinafter, a part of the manufacturing process of a MOS type semiconductor device in which a laminate of a high melting point metal silicide (MSi) film and a polysilicon film is applied to a "gate electrode" will be explained with reference to the drawings. As shown in Figure (A), a field oxide film (i) and a gate oxide film (j) as electrical insulating films are respectively formed on a silicon substrate (a), and on this surface, as shown in Figure 7 (B). Polysilicon film (m
) and a high melting point metal silicide film (n) are sequentially deposited, and then polycidation is performed by exposing the high melting point metal silicide film (n) to a high temperature atmosphere as shown in FIG. 7(C) in order to polycrystallize it. Perform annealing treatment.
次いで、上記ポリシリコン膜（ｍ）と高融点金属シリサ
イド膜（ｎ）との積層体（Ｓ）について通常のフォトリ
ゾグラフィー処理とエツチング処理を施すことにより（
第７図り及びＥ参照）、ゲート電極（Ｇ）を形成し、か
つ、全面を加熱酸化処理して表面にＳｉＯ□の絶縁性薄
膜（ｐ）を形成（第７図Ｆ参照）した後、この面上に層
間絶縁膜（ｑ）を成膜し、更に、ソース電極（Ｓ）
・ドレイン電極（Ｄ）を形成して第７図（Ｇ）に示すよ
うなＭＯＳ型半導体装置を求めるものであった。Next, the laminate (S) of the polysilicon film (m) and high melting point metal silicide film (n) is subjected to ordinary photolithography processing and etching processing to obtain (
After forming a gate electrode (G) and heating and oxidizing the entire surface to form an insulating thin film (p) of SiO□ on the surface (see FIG. 7F), An interlayer insulating film (q) is formed on the surface, and a source electrode (S) is formed on the surface.
- A MOS type semiconductor device as shown in FIG. 7(G) was sought by forming a drain electrode (D).
ところで、この半導体装置を製造するに際し、上記ポリ
シリコン膜（ｍ）上に高融点金属シリサイド膜（ｎ）を
着膜させる手段としては、通常、スパッタリング法やＣ
ＶＤ （化学的気相成長法）等が利用されている関係上
、上記ポリシリコン膜（ｍ）上の高融点金属シリサイド
膜（ｎ）は非晶質状態で着膜されていたり、あるいは、
結晶質状態にあってもその結晶粒が小さい状態で着膜さ
れているものであった。By the way, when manufacturing this semiconductor device, sputtering method or C
Due to the use of VD (chemical vapor deposition), etc., the high melting point metal silicide film (n) on the polysilicon film (m) is deposited in an amorphous state, or
Even in the crystalline state, the crystal grains were deposited in a small state.
そこで、上記ポリシリコン膜（ｍ）面上に高融点金属シ
リサイド膜（ｎ）を着膜させた後、この高融点金属シリ
サイド膜（ｎ）について上述したように１０００℃程度
の高温下において約数十分間加熱処理を施し、非晶質状
態若しくはその結晶粒が小さい結晶質状態にある高融点
金属シリサイド膜（ｎ）を結晶粒が大きい多結晶質状態
へ変化させてその導電率を上げるための「ポリサイド化
アニール工程Ａを必要としていた。Therefore, after depositing a high melting point metal silicide film (n) on the surface of the polysilicon film (m), the high melting point metal silicide film (n) is heated to a temperature of approximately 1000°C as described above. Heat treatment is performed for ten minutes to change the high melting point metal silicide film (n) which is in an amorphous state or a crystalline state with small crystal grains to a polycrystalline state with large crystal grains to increase its conductivity. ``Polycidation annealing process A was required.
しかしながら、この１ポリサイド化アニール工程１の際
に上記高融点金属シリサイド膜（ｎ）表面が酸化を受は
易く、第７図（Ｃ）に示すようにその表面に５ｉＯ７の
薄膜（ｐｏ）が形成されて高融点金属シリサイド膜（ｎ
）表面のシリコン原子が他の部位に較べ余分に消費され
てしまう欠点があった。However, during this polycidation annealing step 1, the surface of the high melting point metal silicide film (n) is easily oxidized, and a thin film of 5iO7 (po) is formed on the surface as shown in FIG. 7(C). A high melting point metal silicide film (n
) The drawback was that more silicon atoms on the surface were consumed than in other parts.
従って、上記ゲート電極（Ｇ）を形成した後全面を加熱
酸化処理してその表面に５ｉｆ２の絶縁性薄膜（ｐ）を
形成する際に、ゲート電極（Ｇ）の上面側とその側壁面
側とではシリコン原子の含有量が相違しゲート電極（Ｇ
）の側壁面が余分に酸化されてしまうため、第７図（Ｆ
）に示すようにこの側壁面を所望の形状に制御できなく
なる問題点があり、この結果、得られたＭＯＳ型半導体
装置のゲート電極（Ｇ）側壁部位に微小な空洞が形成さ
れて寄生容量を増大させたり、その導電率がばらついて
半導体装置の動作スピードの劣化を招く問題点があった
。Therefore, when forming an insulating thin film (p) of 5if2 on the entire surface by heating and oxidizing the entire surface after forming the gate electrode (G), the upper surface side of the gate electrode (G) and the side wall surface thereof are The content of silicon atoms is different in the gate electrode (G
) is excessively oxidized, resulting in excessive oxidation of the sidewall surface of
), there is a problem in that the sidewall surface cannot be controlled into a desired shape, and as a result, a minute cavity is formed in the sidewall portion of the gate electrode (G) of the obtained MOS type semiconductor device, increasing the parasitic capacitance. There is a problem in that the conductivity increases or the conductivity varies, leading to deterioration in the operating speed of the semiconductor device.
尚、高融点金属シリサイド膜を着膜する際の着膜条件に
ついて、上記高融点金属シリサイドの一方を構成するシ
リコン原子の含有量を他方のタングステン、モリブデン
、チタン等高融点金属より余分に含有させることで上記
欠点を解消する方法も考えられるが、係る方法を採った
場合、「ポリサイド化アニール処理１の際に過剰のシリ
コン原子（Ｓｉ）が高融点金属シリサイドの結晶粒界に
偏析し易く（第８図参照）、その部位の導電率を著しく
低下させてしまう新たな弊害が現れるため現実的な解決
策にはなり得なかった。Regarding the film deposition conditions when depositing the high melting point metal silicide film, the content of silicon atoms constituting one of the above high melting point metal silicides is set to be higher than that of the other high melting point metal such as tungsten, molybdenum, titanium, etc. However, if such a method is adopted, "excess silicon atoms (Si) are likely to segregate at the grain boundaries of the high melting point metal silicide during polycidation annealing treatment 1". (see FIG. 8), this could not be a practical solution because a new problem appeared in that the electrical conductivity of that part was significantly lowered.
本発明は以上の問題点に着目してなされたもので、その
課題とするところは、電極若しくは配線部についての加
工精度の向上が図れてその動作スピードを高速化できる
半導体装置の製造方法を提供することにある。The present invention has been made in view of the above problems, and its object is to provide a method for manufacturing a semiconductor device that can improve the processing accuracy of electrodes or wiring parts and increase the operating speed. It's about doing.
すなわち本発明は、半導体基板に形成された電気絶縁膜
上に、高融点金属シリサイド膜の単層体又は高融点金属
シリサイド膜とポリシリコン膜との積層体にて構成され
た電極若しくは配線部を備える半導体装置の製造方法を
前提とし、上記半導体基板の電気絶縁膜上に、高融点金
属シリサイド膜の単層体又は高融点金属シリサイド膜と
ポリシリコン膜との積層体を着膜する着膜工程と、
着膜された上記高融点金属シリサイド膜を多結晶化する
ためこの高融点金属シリサイド膜を高温雰囲気下に晒す
ポリサイド化アニール工程と、この多結晶化された高融
点金属シリサイド膜中にシリコンイオンを導入するシリ
コンイオン導入工程と、
このシリコンイオン導入工程を経た高融点金属シリサイ
ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
ン膜との積層体について電極若しくは配線部に対応した
パターン形状に加工するエツチング工程、
とを具備することを特徴とするものである。That is, the present invention provides an electrode or a wiring portion formed of a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film on an electrical insulating film formed on a semiconductor substrate. A film deposition step of depositing a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film on the electrical insulating film of the semiconductor substrate, based on a method for manufacturing a semiconductor device comprising: , a polycidation annealing step in which the deposited high melting point metal silicide film is exposed to a high temperature atmosphere in order to polycrystallize it, and silicon is added to the polycrystalline high melting point metal silicide film. A silicon ion introduction step for introducing ions, and a pattern shape corresponding to an electrode or wiring portion of a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film after this silicon ion introduction step. The method is characterized by comprising an etching step for processing the method.
この様な技術的手段において、適用できる高融点金属シ
リサイド（ＭＳｉ、 ）としては、例えば、タングステ
ン・シリサイド（ＷＳｉ２）、モリブデン・シリサイド
（ＭｏＳｉ２）、チタン・シリサイド（ＴｉＳｉ２）
、タンタル・シリサイド（ＴａＳｉｚ ）、コバルト・
シリサイド（ＣｏＳｉ２）等があり、また、その着膜手
段としては、従来同様、スパッタリング法、ＣＶＤ法、
真空蒸着法等が利用できる。In such technical means, applicable high melting point metal silicides (MSi) include, for example, tungsten silicide (WSi2), molybdenum silicide (MoSi2), and titanium silicide (TiSi2).
, tantalum silicide (TaSiz), cobalt
There are silicides (CoSi2), etc., and the film deposition methods are the same as before, such as sputtering method, CVD method,
Vacuum deposition method etc. can be used.
尚、ポリシリコン膜との積層体を適用する場合には上記
着膜手段がそのまま適用できる。Incidentally, when applying a laminate with a polysilicon film, the above film deposition means can be applied as is.
また、高融点金属シリサイド膜の単層体又は高融点金属
シリサイド膜とポリシリコン膜との積層体が着膜される
電気絶縁膜としては、単結晶シリコン基板等の単結晶基
板表面を酸化処理して形成されるフィールド酸化膜やゲ
ート酸化膜、及び、ＣＶＤ法等により形成される５ｉ０
２、ＳｉＮｘ等の層間絶縁膜が該当する。In addition, as an electrical insulating film on which a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film is deposited, the surface of a single crystal substrate such as a single crystal silicon substrate is oxidized. field oxide film and gate oxide film formed by the method, and 5i0 film formed by the CVD method etc.
2. An interlayer insulating film such as SiNx is applicable.
次に、シリコンイオン導入工程においてシリコンイオン
の導入手段としては、従来、不純物の導入法として広く
利用されている熱拡散法やイオン注入法等が適用できる
が、導入量の制御が容易で高融点金属シリサイド膜表面
の不足分を補給し易いイオン注入法が適している。Next, as a means of introducing silicon ions in the silicon ion introduction process, the thermal diffusion method, ion implantation method, etc., which have conventionally been widely used as impurity introduction methods, can be applied. Ion implantation is suitable because it can easily replenish the deficiency on the surface of the metal silicide film.
また、エツチング工程において上記シリコンイオン導入
工程を経た高融点金属シリサイド膜の単層体又は高融点
金属シリサイド膜とポリシリコン膜との積層体について
電極若しくは配線部に対応したパターン形状に加工する
エツチング手段としては、異方性エツチング手段である
ＲＩＥ（リアクティブ・イオン・エツチング）法や、ケ
ミカル・ドライ・エツチング法、ウェット・エツチング
法等が適用できる。In addition, in the etching process, an etching means is used to process the monolayer of the refractory metal silicide film or the laminate of the refractory metal silicide film and the polysilicon film, which has undergone the silicon ion introduction process, into a pattern shape corresponding to the electrode or wiring portion. For example, an anisotropic etching method such as RIE (reactive ion etching), chemical dry etching, wet etching, etc. can be applied.
上述したような技術的手段によれば、
半導体基板の電気絶縁膜上に、高融点金属シリサイド膜
の単層体又は高融点金属シリサイド膜とポリシリコン膜
との積層体を着膜する着膜工程と、着膜された上記高融
点金属シリサイド膜を多結晶化するためこの高融点金属
シリサイド膜を高温雰囲気下に晒すポリサイド化アニー
ル工程と、この多結晶化された高融点金属シリサイド膜
中にシリコンイオンを導入するシリコンイオン導入工程
と、
このシリコンイオン導入工程を経た高融点金属シリサイ
ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
ン膜との積層体について電極若しくは配線部に対応した
パターン形状に加工するエツチング工程、
とを具備していることから、
電極若しくは配線部が形成された半導体基板全面を加熱
酸化処理してその表面にＳｉＯ２の絶縁性薄膜を形成す
る際、電極若しくは配線部の上面側には上記シリコンイ
オン導入処理によりシリコンイオンの不足分が補給され
ているため、この部位とその側壁面側とが均一に酸化さ
れ上記電極若しくは配線部の外表面に均等なＳｉＯ２の
絶縁性薄膜を形成することが可能となる。According to the above-mentioned technical means, a film deposition step of depositing a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film on an electrical insulating film of a semiconductor substrate. , a polycidation annealing process in which the deposited high melting point metal silicide film is exposed to a high temperature atmosphere in order to polycrystallize it, and silicon is added to the polycrystalline high melting point metal silicide film. A silicon ion introduction step for introducing ions, and a pattern shape corresponding to an electrode or wiring portion of a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film after this silicon ion introduction step. Since it is equipped with an etching process for processing the electrodes or wiring parts, when the entire surface of the semiconductor substrate on which the electrodes or wiring parts are formed is heated and oxidized to form an insulating thin film of SiO2 on the surface, the electrodes or wiring parts are etched. Since the shortage of silicon ions on the upper surface side is replenished by the silicon ion introduction process, this area and its side wall side are uniformly oxidized, and the insulation of SiO2 is uniform on the outer surface of the electrode or wiring part. It becomes possible to form a thin film.
以下、本発明を第１図に示すＭＯ３型トランジスタの製
法に適用した実施例について図面を参照して詳細に説明
する。EMBODIMENT OF THE INVENTION Hereinafter, an embodiment in which the present invention is applied to a method for manufacturing an MO3 type transistor shown in FIG. 1 will be described in detail with reference to the drawings.
まず、第２図（Ａ）に示すようにｐ型の単結晶シリコン
基板（１）面上に通常の素子間分離工程に従ってフィー
ルド酸化膜（２）を形成した後、この基板（１）を９５
０℃の高温炉中に入れて乾燥酸素雰囲気中で酸化し、基
板（１）表面にゲート酸化膜（３）を形成する。First, as shown in FIG. 2(A), a field oxide film (2) is formed on the surface of a p-type single crystal silicon substrate (1) according to a normal device isolation process, and then this substrate (1) is
The substrate is placed in a high temperature furnace at 0° C. and oxidized in a dry oxygen atmosphere to form a gate oxide film (3) on the surface of the substrate (1).
次に、フィールド酸化膜（２）とゲート酸化膜（３）と
が形成された基板（１）面上に、第２図（Ｂ）に示すよ
うにＣＶＤ法にて２０００人のポリシリコン膜（４）を
着膜し、続いて、スパッタリング法により２０００人の
タングステン・シリサイド膜（５）を着膜した後、窒素
雰囲気中において１０００℃、３０分間加熱処理（すな
わち、ポリサイド化アニール処理）して上記タングステ
ン・シリサイド膜（５）を結晶化させる。このとき、タ
ングステン・シリサイド膜（５）表面が酸化を受けて第
２図（Ｃ）に示すようにその表面に５ｉＯｚの薄膜（６
′）が形成され、その分、タングステン・シリサイド膜
（５）表面のシリコン原子が消費されることとなる。Next, on the surface of the substrate (1) on which the field oxide film (2) and the gate oxide film (3) have been formed, a 2000-layer polysilicon film ( 4) was deposited, and then a 2,000-layer tungsten silicide film (5) was deposited by sputtering, followed by heat treatment at 1,000°C for 30 minutes in a nitrogen atmosphere (i.e., polycide annealing treatment). The tungsten silicide film (5) is crystallized. At this time, the surface of the tungsten silicide film (5) undergoes oxidation, and as shown in FIG. 2(C), a 5iOz thin film (6
') is formed, and the silicon atoms on the surface of the tungsten silicide film (5) are consumed accordingly.
そこで、このシリコン原子の消費分を補給するため、第
２図（Ｄ）に示すようにイオン注入装置を用いてシリコ
ンイオンを注入、すなわち、イオンインプランテーショ
ン（ｔｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）する。この場
合、上記タングステン・シリサイド膜（５）中にシリコ
ンイオンを均一に分散させるため、イオンの加速電圧を
ｌＯ〜１ｏＯＫｅＶの間で数段階に分け、すなわち、初
期段階においてはこの加速電圧を強くして内部へ注入す
る一方、徐々にその加速電圧を弱めて表面に注入し、シ
リコンイオンのトータルドーズ量としてｌＸｌ０”個／
ｃｎｆ程度行った。In order to replenish the consumed amount of silicon atoms, an ion implantation device is used to implant silicon ions, ie, ton implantation, as shown in FIG. 2(D). In this case, in order to uniformly disperse the silicon ions in the tungsten silicide film (5), the ion acceleration voltage is divided into several stages between 1O and 1oOKeV, that is, this acceleration voltage is made stronger in the initial stage. At the same time, the accelerating voltage is gradually weakened and the silicon ions are implanted into the interior, and the total dose of silicon ions is 1X10''/
I went to about cnf.
このシリコンイオンを注入した後、通常のフォトリゾグ
ラフィー処理により第２図（Ｅ）に示すようにゲート電
極形成部位にレジスト膜（ｒ）を形成し、この状態でリ
アクティブ・イオン・エツチング処理を施して上記レジ
スト膜（ｒ）から露出するタングステン・シリサイド膜
（５）とポリシリコン膜（４）を除去し、第２図（Ｆ）
に示すように残留するポリシリコン膜（４）とタングス
テン・シリサイド膜（５）との積層体（７）で構成され
るゲート電極（Ｇ）を形成する。After implanting these silicon ions, a resist film (r) is formed at the gate electrode formation site by a normal photolithography process as shown in FIG. 2(E), and in this state, a reactive ion etching process is performed. The tungsten silicide film (5) and polysilicon film (4) exposed from the resist film (r) are removed by applying
As shown in FIG. 3, a gate electrode (G) is formed of a laminate (7) of a remaining polysilicon film (4) and a tungsten silicide film (5).
次に、この全面について加熱酸化処理を施し、第２図（
Ｇ）に示すように表面にＳ ＋Ｏ＋の絶縁性薄膜（６）
を成膜させる。このとき、ゲート電極（Ｇ）の一部を構
成するタングステン・シリサイド膜（５）表面には上記
シリコンイオン導入処理によりシリコン原子の不足分が
補給されているため、この部位とその側壁面側とが均一
に酸化されて第２図（Ｇ）に示すようにゲート電極（Ｇ
）の外表面に均等なＳｉＯ２の絶縁性薄膜（６）を形成
することができる。Next, this entire surface was subjected to heat oxidation treatment, as shown in Figure 2 (
As shown in G), an insulating thin film of S+O+ is placed on the surface (6).
is formed into a film. At this time, the surface of the tungsten silicide film (5) constituting a part of the gate electrode (G) has been replenished with the lack of silicon atoms by the silicon ion introduction process, so this region and its side wall surface are is uniformly oxidized and the gate electrode (G
) can be formed with a uniform insulating thin film (6) of SiO2.
次いで、この上面側から第２図（Ｈ）に示すようにイオ
ン注入装置を用いた従来のイオン注入法により６０Ｋｅ
ｖの加速電圧条件下、５Ｘ１０”個／ｃｒｌのひ素を単
結晶シリコン基板（１）内へ注入し、かつ、加熱活性化
処理を施してｎ＋領領域８）を形成し、更に、第２図（
１）〜（Ｋ）に示すようにＳｉＯ２製の層間絶縁膜（９
）、アルミニウム製の配線部（１０） 、及び、ＳｉＯ
２製のパシベーション膜（１１）をそれぞれ形成してＭ
ＯＳ型のトランジスタを得た。Next, as shown in FIG. 2(H), 60Ke is implanted from the top side by the conventional ion implantation method using an ion implantation device.
Under an accelerating voltage condition of v, 5×10'' arsenic/crl is implanted into the single crystal silicon substrate (1), and a thermal activation treatment is performed to form an n+ region 8), and further, as shown in FIG. (
As shown in 1) to (K), an interlayer insulating film (9) made of SiO2 is
), aluminum wiring part (10), and SiO
2 passivation films (11) are formed respectively.
An OS type transistor was obtained.
このようにこの実施例に係る製造方法によれば、エツチ
ング処理によりゲート電極（Ｇ）が設けられた単結晶シ
リコン基板（１）全面を加熱酸化処理してその表面にＳ
ｉＯ２の絶縁性薄膜（６）を形成する際、ゲート電極（
Ｇ）の一部を構成するタングステン・シリサイド膜（５
）表面にはシリコンイオン導入処理によりシリコン原子
の不足分が補給されているため、この部位とその側壁面
側とが均一に酸化されてゲート電極（Ｇ）の外表面に均
等な５ｉＯｚの絶縁性薄膜（６）を形成することができ
る。As described above, according to the manufacturing method according to this embodiment, the entire surface of the single crystal silicon substrate (1) on which the gate electrode (G) is provided by etching treatment is heated and oxidized to form S on the surface.
When forming the iO2 insulating thin film (6), the gate electrode (
Tungsten silicide film (5
) Since the lack of silicon atoms on the surface is replenished by the silicon ion introduction process, this area and its sidewalls are uniformly oxidized, resulting in an even insulation of 5iOz on the outer surface of the gate electrode (G). A thin film (6) can be formed.
従って、従来のようにゲート電極（Ｇ）側壁部位に微小
な空洞が形成されることがないため、寄生容量の増大や
ゲート電極（Ｇ）の導電率のばらつきが起こらず、その
動作スピードの優れたＭＯＳ型トランジスタを容易に製
造できる利点を有している。Therefore, unlike in the conventional case, minute cavities are not formed on the side walls of the gate electrode (G), so there is no increase in parasitic capacitance or variation in the conductivity of the gate electrode (G), and the operation speed is excellent. It has the advantage that MOS type transistors can be easily manufactured.
本発明によれば、
電極若しくは配線部が形成された半導体基板全面を加熱
酸化処理してその表面にＳｉｎ、の絶縁性薄膜を形成す
る際、電極若しくは配線部の上面側にはシリコンイオン
導入処理によりシリコンイオンの不足分が補給されてい
るため、この部位とその側壁面側とが均一に酸化され上
記電極若しくは配線部の外表面に均等なＳｉＯ２の絶縁
性薄膜を形成することが可能となる。According to the present invention, when the entire surface of the semiconductor substrate on which the electrode or wiring portion is formed is heated and oxidized to form an insulating thin film of Sin on the surface thereof, the upper surface side of the electrode or wiring portion is subjected to silicon ion introduction treatment. Since the shortage of silicon ions is replenished by this, this part and its side wall side are uniformly oxidized, making it possible to form a uniform insulating thin film of SiO2 on the outer surface of the electrode or wiring part. .
従って、電極若しくは配線部の側壁部位に微小な空洞が
形成されることがないため、寄生容量の増大や導電率の
ばらつきが起こらず、その動作スピードの優れたＭＯＳ
型トランジスタを容易に製造できる効果を有している。Therefore, since minute cavities are not formed on the side walls of electrodes or wiring parts, there is no increase in parasitic capacitance or variation in conductivity, and the MOS has excellent operating speed.
This has the effect that type transistors can be easily manufactured.
第１図〜第２図は本発明の実施例を示（−でおり、第１
図は実施例に係るＭＯＳ型トランジスタの構成を示す断
面図、第２図（Ａ）〜（Ｋ）はこのトランジスタの製造
工程を示す工程図であり、また、第３図はＭＯ３型半導
体装置の説明図、第４図はバイポーラ型半導体装置の説
明図、第５図はこれ等半導体装置の斜視図、第６図はこ
れ等半導体装置の断面図、第７図（Ａ）〜（Ｇ）は従来
法に係るＭＯ３型半導体装置の製造工程を示す工程図、
第８図はシリコンを過剰に含ませた場合のポリシリコン
膜と高融点金属シリサイド膜との積層体の部分拡大図を
示す。
〔符号説明〕
（１）・・・単結晶シリコン基板
（２）・・・フィールド酸化膜
（３）・・・ゲート酸化膜
（４）・・・ポリシリコン膜
（５）・・・タングステン・シリサイド膜（６）・・・
絶縁性薄膜
（７）、・・・積層体
第
図
ワ
第
図
第
図
第
図
第
図
第
図
第
図
第
図
第
図
第
図Figures 1 and 2 show embodiments of the present invention (-, the first
The figure is a cross-sectional view showing the structure of a MOS transistor according to an embodiment, FIGS. 2A to 2K are process diagrams showing the manufacturing process of this transistor, and FIG. 4 is an explanatory diagram of a bipolar semiconductor device, FIG. 5 is a perspective view of these semiconductor devices, FIG. 6 is a sectional view of these semiconductor devices, and FIGS. 7 (A) to (G) are A process diagram showing a manufacturing process of an MO3 type semiconductor device according to a conventional method,
FIG. 8 shows a partially enlarged view of a laminated body of a polysilicon film and a high-melting point metal silicide film when silicon is excessively contained therein. [Explanation of symbols] (1)...Single crystal silicon substrate (2)...Field oxide film (3)...Gate oxide film (4)...Polysilicon film (5)...Tungsten silicide Membrane (6)...
Insulating thin film (7)...Laminated body
Claims (1)
シリサイド膜の単層体又は高融点金属シリサイド膜とポ
リシリコン膜との積層体にて構成された電極若しくは配
線部を備える半導体装置の製造方法において、 上記半導体基板の電気絶縁膜上に、高融点金属シリサイ
ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
ン膜との積層体を着膜する着膜工程と、 着膜された上記高融点金属シリサイド膜を多結晶化する
ためこの高融点金属シリサイド膜を高温雰囲気下に晒す
ポリサイド化アニール工程と、この多結晶化された高融
点金属シリサイド膜中にシリコンイオンを導入するシリ
コンイオン導入工程と、 このシリコンイオン導入工程を経た高融点金属シリサイ
ド膜の単層体又は高融点金属シリサイド膜とポリシリコ
ン膜との積層体について電極若しくは配線部に対応した
パターン形状に加工するエッチング工程、 とを具備することを特徴とする半導体装置の製造方法。[Scope of Claims] An electrode or wiring portion formed of a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film on an electrical insulating film formed on a semiconductor substrate. A method for manufacturing a semiconductor device comprising: a film deposition step of depositing a single layer of a refractory metal silicide film or a laminate of a refractory metal silicide film and a polysilicon film on the electrical insulating film of the semiconductor substrate; , a polycidation annealing process in which the deposited high melting point metal silicide film is exposed to a high temperature atmosphere in order to polycrystallize it, and silicon ions are added to the polycrystalline high melting point metal silicide film. A silicon ion introduction step for introducing silicon ions, and a pattern shape corresponding to an electrode or wiring part for a single layer of a high melting point metal silicide film or a laminate of a high melting point metal silicide film and a polysilicon film after this silicon ion introduction step. A method for manufacturing a semiconductor device, comprising: an etching process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10750290A JPH047824A (en) | 1990-04-25 | 1990-04-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10750290A JPH047824A (en) | 1990-04-25 | 1990-04-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047824A true JPH047824A (en) | 1992-01-13 |
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ID=14460836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10750290A Pending JPH047824A (en) | 1990-04-25 | 1990-04-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047824A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960035844A (en) * | 1995-03-06 | 1996-10-28 | 김광호 | Low resistance polyside wiring formation method |
| KR100329769B1 (en) * | 1998-12-22 | 2002-07-18 | 박종섭 | method for forming titanium polycide gate electrode |
-
1990
- 1990-04-25 JP JP10750290A patent/JPH047824A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960035844A (en) * | 1995-03-06 | 1996-10-28 | 김광호 | Low resistance polyside wiring formation method |
| KR100329769B1 (en) * | 1998-12-22 | 2002-07-18 | 박종섭 | method for forming titanium polycide gate electrode |
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