JPH0477994B2 - - Google Patents
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- JPH0477994B2 JPH0477994B2 JP9104986A JP9104986A JPH0477994B2 JP H0477994 B2 JPH0477994 B2 JP H0477994B2 JP 9104986 A JP9104986 A JP 9104986A JP 9104986 A JP9104986 A JP 9104986A JP H0477994 B2 JPH0477994 B2 JP H0477994B2
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Description
【発明の詳細な説明】
＜発明の利用分野＞
本発明は２−７変復調方式を採用した磁気記録
あるいは光記録等における変調回路の改良に関す
る。DETAILED DESCRIPTION OF THE INVENTION <Field of Application of the Invention> The present invention relates to an improvement in a modulation circuit for magnetic recording or optical recording that employs a 2-7 modulation/demodulation method.
＜発明の背景＞
記録パターンのピークシフトを低減できる符号
化方式の１つとして、たとえば特開昭50−142131
号公報に記載されている様に、２−７変復調方式
が知られている。<Background of the Invention> As one of the encoding methods that can reduce the peak shift of the recording pattern, for example, Japanese Patent Laid-Open No. 50-142131
The 2-7 modulation/demodulation system is known as described in the above publication.
この２−７変復調方式は、第５図に示す変換表
にしたがつてデータビツト列を変復調するもので
あり、変調時に元データの１ビツトが対応する２
ビツトコードに変換される。この方式によれば、
第６図Ａに示す元データビツト例とこれに対応す
る同図Ｂに示す変調後のビツト例からも判る様
に、変調後のビツトパターンにおける“１”ビツ
トと“１”ビツトとの間に最小でも２個、最大７
個の“０”ビツトが挿入されている点に特徴があ
り、これによつて記録媒体上で“１”ビツトの連
続が回避され、パターンピークシフト効果が低減
される。 This 2-7 modulation/demodulation method modulates and demodulates a data bit string according to the conversion table shown in FIG.
converted to bitcode. According to this method,
As can be seen from the original data bit example shown in FIG. 6A and the corresponding modulated bit example shown in FIG. Minimum 2, maximum 7
It is characterized in that several "0" bits are inserted, thereby avoiding consecutive "1" bits on the recording medium and reducing the pattern peak shift effect.
第７図は上記２−７変復調方式を実現する変調
回路を示し、シリアルに元データを入力すると、
特定ビツト遅れてシリアルに変調データを得るこ
とができる。 Figure 7 shows a modulation circuit that implements the above 2-7 modulation/demodulation method, and when the original data is input serially,
Modulated data can be obtained serially with a specific bit delay.
さて、２−７変復調方式においても、他の変復
調方式と同様、復調時において何らかの原因で同
期がはずれ正しく復調されない場合に再同期でき
る様に、一群のデータを複数のブロツクに分割
し、各ブロツクの間に同期情報を挿入しておく必
要がある。また、その同期情報のパターンは、デ
ータ中に偶然に出現し、誤検出される事のない様
に変復調ルール外のものが望ましい。 Now, in the 2-7 modulation and demodulation system, as with other modulation and demodulation systems, a group of data is divided into multiple blocks, and each block is It is necessary to insert synchronization information between the two. Further, the pattern of the synchronization information is preferably one that is outside the modulation/demodulation rules so that it will not occur accidentally in the data and be erroneously detected.
その実現方法として、第８図に示す様な構成の
回路が考えられる。まず、外部から入力されたデ
ータは、データ蓄積回路２４を介して先に示した
第７図の変調回路と同じ構成の変調器２６によつ
て変調され、切換スイツチ２０を介してデータを
媒体に書き込む処理を行なう回路（図示せず）へ
と導入される。このとき、データの各ブロツク間
で同期情報を挿入すべき位置では、タイミング生
成回路２８からタイミング信号１７，１８，１９
が第９図に示すタイミングで発生し、同期情報の
挿入が行なわれる。その際、タイミング信号１７
はローレベルでデータ蓄積回路２４を凍結し、凍
結されたデータ蓄積回路２４はその間蓄積してい
るデータの送出をストツプする。また、タイミン
グ信号１８は、次のブロツクのデータを正しく変
調するため、変調器２６のリセツト動作を行な
う。変調器２６は、タイミング信号１８がローレ
ベルのときリセツトされる。また、切換スイツチ
２０は、タイミング信号１９がハイレベルのとき
同期情報パターン生成回路２７の側に閉じ、同期
情報パターン生成回路２７はタイミング信号１９
がハイレベルのとき同期情報パターンを出力す
る。この同期情報パターンが、データの第ｎブロ
ツクと第ｎ＋１ブロツクの間に挿入される。 As a method for realizing this, a circuit having a configuration as shown in FIG. 8 can be considered. First, data input from the outside is modulated via a data storage circuit 24 by a modulator 26 having the same configuration as the modulation circuit shown in FIG. It is introduced into a circuit (not shown) that performs writing processing. At this time, at the position where synchronization information is to be inserted between each block of data, timing signals 17, 18, 19 are sent from the timing generation circuit 28.
occurs at the timing shown in FIG. 9, and synchronization information is inserted. At that time, the timing signal 17
freezes the data storage circuit 24 at a low level, and the frozen data storage circuit 24 stops transmitting the stored data during that time. Timing signal 18 also resets modulator 26 in order to correctly modulate the next block of data. Modulator 26 is reset when timing signal 18 is low. Further, when the timing signal 19 is at a high level, the changeover switch 20 is closed to the synchronization information pattern generation circuit 27 side, and the synchronization information pattern generation circuit 27 is closed to the timing signal 19.
Outputs a synchronization information pattern when is at high level. This synchronization information pattern is inserted between the nth block and the (n+1)th block of data.
以上の構成を回路によつて２−７変復調ルール
外のパターンをもつた同期情報を挿入することが
できるが、変調器２６が元データの入力に対して
変調データを出力するまで遅れを生じるため、各
タイミング信号が複雑になり、タイミング生成回
路２８の構成が複雑化するとともに、元データの
１ビツトに対して変調データの２ビツトが対応す
るため、変調後ではビツト数が２倍となり、同期
情報パターン生成回路２７の回路構成も複雑化す
るという欠点があつた。 Although it is possible to insert synchronization information having a pattern outside the 2-7 modulation/demodulation rule using the circuit configured above, there is a delay until the modulator 26 outputs the modulated data with respect to the input of the original data. , each timing signal becomes complicated, the configuration of the timing generation circuit 28 becomes complicated, and since 2 bits of modulated data correspond to 1 bit of original data, the number of bits doubles after modulation, and synchronization becomes difficult. The disadvantage is that the circuit configuration of the information pattern generation circuit 27 is also complicated.
＜発明の目的＞
本発明の目的は、上記欠点を除去し、簡単な構
成で同期情報パターンを挿入するデータ変調回路
を提供することである。<Object of the Invention> An object of the present invention is to eliminate the above drawbacks and provide a data modulation circuit that inserts a synchronization information pattern with a simple configuration.
＜発明の概要＞
上記目的を達成するため、本発明では、変調後
に同期情報パターンと非常に似たパターンになる
元パターンを変調前に挿入し、変調後に得られた
パターンの一部を変更することで同期情報パター
ンの挿入を行なうことを特徴とする。<Summary of the Invention> In order to achieve the above object, in the present invention, an original pattern that becomes a pattern very similar to the synchronization information pattern after modulation is inserted before modulation, and a part of the pattern obtained after modulation is changed. It is characterized by inserting a synchronization information pattern.
＜実施例＞ 以下、本発明の一実施例を説明する。<Example> An embodiment of the present invention will be described below.
第１図は本実施例のデータ変調回路の構成を示
す。１はタイミング生成回路、２はタイミング信
号、３は変更信号、４はデータ蓄積回路、５は擬
似同期情報元パターン生成回路、６は切換スイツ
チ、７は変調器、８は排他的論理和ゲートであ
る。擬似同期情報元パターン生成回路５は、変調
後に同期情報パターンに非常によく似たパターン
になる擬似同期情報元パターンを生成する。変調
器７は、入力データを２−７変調コードに変換す
る。排他的論理和ゲート８は、変更信号３に応じ
て反転ゲートあるいは非反転ゲートとして動作す
る。 FIG. 1 shows the configuration of the data modulation circuit of this embodiment. 1 is a timing generation circuit, 2 is a timing signal, 3 is a change signal, 4 is a data storage circuit, 5 is a pseudo synchronization information source pattern generation circuit, 6 is a changeover switch, 7 is a modulator, and 8 is an exclusive OR gate. be. The pseudo synchronization information source pattern generation circuit 5 generates a pseudo synchronization information source pattern that becomes a pattern very similar to the synchronization information pattern after modulation. Modulator 7 converts the input data into a 2-7 modulation code. The exclusive OR gate 8 operates as an inverting gate or a non-inverting gate depending on the change signal 3.
以下、作用について説明する。 The effect will be explained below.
データ蓄積回路４からシリアルに送出されたデ
ータは、切換スイツチ６を介して変調器７に導入
され、変調器７から２−７変調コードに基づいた
変調結果が出力されるが、データの各ブロツク間
において同期情報を挿入する際には、まず、タイ
ミング生成回路１からタイミング信号２が第２図
に示すタイミングで発生し、このタイミング信号
２に応じてブロツク間に擬似同期情報元パターン
が挿入される。その際、タイミング信号２はハイ
レベルでデータ蓄積回路４を凍結し、この間デー
タ蓄積回路４はデータの送出をストツプする。ま
たタイミング信号２がハイレベルのとき切換スイ
ツチ６は擬似同期情報元パターン生成回路５の側
に閉じ、さらに、タイミング信号２がハイレベル
のとき擬似同期情報元パターン生成回路５は擬似
同期情報元パターンを出力する。 The data serially sent from the data storage circuit 4 is introduced into the modulator 7 via the changeover switch 6, and the modulator 7 outputs a modulation result based on the 2-7 modulation code. When inserting synchronization information between blocks, first, timing signal 2 is generated from timing generation circuit 1 at the timing shown in FIG. 2, and a pseudo synchronization information source pattern is inserted between blocks in accordance with this timing signal 2. Ru. At this time, the timing signal 2 is at a high level and freezes the data storage circuit 4, and during this time the data storage circuit 4 stops sending out data. Furthermore, when the timing signal 2 is at a high level, the switch 6 closes to the side of the pseudo synchronization information source pattern generation circuit 5, and when the timing signal 2 is at a high level, the pseudo synchronization information source pattern generation circuit 5 closes to the pseudo synchronization information source pattern generation circuit 5. Output.
以上の様にして擬似同期情報元パターンが挿入
された元データが変調器７に入力され、変調器７
はブロツクのデータと挿入された元パターンとを
連続して変調することにより、各ブロツク間に擬
似同期情報パターンが挿入されたデータ列を生成
する。そして、変更信号３によつて制御される排
他的論理和ゲート８において変調器７からのデー
タ列の擬似同期情報パターンの一部が変更され、
ブロツク間に２−７変調コードのルールを満たさ
ない同期情報が挿入されたデータ列が生成され
る。 The original data into which the pseudo synchronization information source pattern has been inserted in the above manner is input to the modulator 7, and the modulator 7
generates a data string in which a pseudo synchronization information pattern is inserted between each block by continuously modulating the block data and the inserted original pattern. Then, in the exclusive OR gate 8 controlled by the change signal 3, a part of the pseudo synchronization information pattern of the data string from the modulator 7 is changed,
A data string is generated in which synchronization information that does not satisfy the 2-7 modulation code rule is inserted between blocks.
第３図ａ，ｂ，ｃは同期情報パターン、擬似同
期情報パターン、擬似同期情報元パターンの一例
を示す。ａの同期情報パターンは、第５図に示し
た変換表からも明らかな様に、２−７変復調ルー
ルを満たさないパターンであり、しかも、ビツト
“１”とビツト“１”との間にビツト“０”が最
小で２個、最大で７個挿入されるというルールは
満たしているから、パターンピークシフト効果の
低減はもとより、復調の際のセルフクロツクを得
る回路例えばPLL回路の動作に支障をきたさな
い。 3a, b, and c show examples of a synchronization information pattern, a pseudo synchronization information pattern, and a pseudo synchronization information source pattern. As is clear from the conversion table shown in Figure 5, the synchronization information pattern of a is a pattern that does not satisfy the 2-7 modulation/demodulation rule. Since the rule that a minimum of 2 "0"s and a maximum of 7 "0"s are inserted is satisfied, it not only reduces the pattern peak shift effect, but also prevents the operation of circuits that obtain self-clock during demodulation, such as PLL circuits, from being hindered. do not have.
第４図は第３図のパターンを用いたときの変調
前後および変更後のデータ列の構成を示す。ｄに
示す様に各ブロツク間に擬似同期情報元パターン
ｃを挿入したものを変調器７で変調し、ｅに示す
様な擬似同期情報パターンが挿入された出力が得
られる。ここで、同図の矢印で示したビツトを反
転させるタイミングで変更信号３をハイレベルに
すれば、ｆに示す様に第ｎブロツクと第ｎ＋１ブ
ロツクの間に同期情報パターンの挿入が完了す
る。 FIG. 4 shows the structure of a data string before and after modulation and after modification when the pattern of FIG. 3 is used. The pseudo synchronization information source pattern c inserted between each block as shown in d is modulated by the modulator 7, and an output with the pseudo synchronization information pattern inserted as shown in e is obtained. If the change signal 3 is set to high level at the timing when the bit indicated by the arrow in the figure is inverted, the insertion of the synchronization information pattern between the n-th block and the (n+1)-th block is completed as shown at f.
＜発明の効果＞
以上説明したように本発明においては、変調後
に同期情報パターンと近似したパターンになる元
パターンを変調前に挿入し、変調後に得られたパ
ターンの一部を変更することにより、ブロツク間
に同期情報パターンを挿入するようにしたので、
タイミング信号の簡素化ができ、したがつてタイ
ミング生成回路が複雑になるのを回避することが
できる。さらに、同期情報パターン生成回路は、
例えばパラレルロード付きのシフトレジスタ等で
構成すれば、変更前に挿入するパターンを生成す
る方が変調後に挿入するパターンを生成するより
も、シフトレジスタの数が1/2になり、同期情報
パターン生成回路を簡素化できる。<Effects of the Invention> As explained above, in the present invention, an original pattern that becomes a pattern similar to the synchronization information pattern after modulation is inserted before modulation, and a part of the pattern obtained after modulation is changed. Since I inserted a synchronization information pattern between blocks,
The timing signal can be simplified, and therefore the timing generation circuit can be prevented from becoming complicated. Furthermore, the synchronization information pattern generation circuit is
For example, if it is configured with a shift register with parallel loading, the number of shift registers will be halved by generating a pattern to be inserted before modification than by generating a pattern to be inserted after modulation, and synchronization information pattern generation. The circuit can be simplified.
第１図は本発明の実施例の構成を示すブロツク
図、第２図は本発明の実施例のデータ列及び信号
波形を示す図、第３図は本発明の実施例のビツト
パターンを示す図、第４図は本発明の実施例のデ
ータ列を示す図、第５図は２−７変復調における
変調前後のビツトパターンの関係を示す図、第６
図は２−７変調前後のビツトパターンの具体例を
示す図、第７図は２−７変調を行う回路を示す
図、第８図は従来の２−７変復調ルール外の同期
情報を挿入する回路を示すブロツク図、第９図は
第８図の回路におけるデータ列とタイミング信号
を示す図である。
１……タイミング生成回路、２……タイミング
信号、３……変更信号、４……データ蓄積回路、
５……擬似同期情報元パターン生成回路、６……
切換スイツチ、７……変調器、８……排他的論理
和ゲート。
Fig. 1 is a block diagram showing the configuration of an embodiment of the present invention, Fig. 2 is a diagram showing a data string and signal waveform of the embodiment of the invention, and Fig. 3 is a diagram showing a bit pattern of the embodiment of the invention. , FIG. 4 is a diagram showing the data string of the embodiment of the present invention, FIG. 5 is a diagram showing the relationship between bit patterns before and after modulation in 2-7 modulation and demodulation, and FIG.
The figure shows a specific example of bit patterns before and after 2-7 modulation, Figure 7 shows a circuit that performs 2-7 modulation, and Figure 8 shows how synchronization information outside the conventional 2-7 modulation/demodulation rule is inserted. FIG. 9, a block diagram showing the circuit, is a diagram showing data strings and timing signals in the circuit of FIG. 8. 1... Timing generation circuit, 2... Timing signal, 3... Change signal, 4... Data accumulation circuit,
5... Pseudo synchronous information source pattern generation circuit, 6...
Changeover switch, 7...Modulator, 8...Exclusive OR gate.
Claims (1)
２−７変調コードに変調するとともに、上記各ブ
ロツク間に２−７変調コードのルールを満たさな
い同期情報パターンを挿入する回路であつて、変
調することによつてパターン構成が同期情報パタ
ーンと近似する元パターンを上記各ブロツク間に
挿入する元パターン挿入手段と、上記ブロツクの
データと挿入された上記元パターンとを連続して
変調することにより上記各ブロツク間に擬似同期
情報パターンが挿入されたデータ列を生成する第
１のデータ列生成手段と、上記擬似同期パターン
の一部を変更することにより上記各ブロツク間に
２−７変調コードのルールを満たさない同期情報
が挿入されたデータ列を生成する第２のデータ列
生成手段とを備えたことを特徴とするデータ変調
回路。1 A circuit that modulates a group of data divided into a plurality of blocks into a 2-7 modulation code, and inserts a synchronization information pattern that does not satisfy the rules of the 2-7 modulation code between each of the blocks, and modulates the data. an original pattern inserting means for inserting an original pattern whose pattern structure is similar to the synchronization information pattern between each of the blocks; a first data string generation means for generating a data string in which a pseudo synchronization information pattern is inserted between each block; and a 2-7 modulation code rule between each block by changing a part of the pseudo synchronization pattern. a second data string generation means for generating a data string into which synchronization information that does not satisfy the condition is inserted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9104986A JPS62246173A (en) | 1986-04-18 | 1986-04-18 | Data modulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9104986A JPS62246173A (en) | 1986-04-18 | 1986-04-18 | Data modulation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62246173A JPS62246173A (en) | 1987-10-27 |
| JPH0477994B2 true JPH0477994B2 (en) | 1992-12-09 |
Family
ID=14015646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9104986A Granted JPS62246173A (en) | 1986-04-18 | 1986-04-18 | Data modulation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62246173A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2750853B2 (en) * | 1986-11-20 | 1998-05-13 | 株式会社リコー | Toner for developing electrostatic latent images |
-
1986
- 1986-04-18 JP JP9104986A patent/JPS62246173A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62246173A (en) | 1987-10-27 |
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