JPH0477115A - Signal generator - Google Patents
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- JPH0477115A JPH0477115A JP18923390A JP18923390A JPH0477115A JP H0477115 A JPH0477115 A JP H0477115A JP 18923390 A JP18923390 A JP 18923390A JP 18923390 A JP18923390 A JP 18923390A JP H0477115 A JPH0477115 A JP H0477115A
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- 230000002238 attenuated effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001915 proofreading effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、信号発生装!に間するものであり、詳しくは
、D/A変換器で変換されたアナログ信号をアッテネー
タおよびアンプの直列回路を介して出力する装置の出力
レベルの高精度化に関するものである。[Detailed Description of the Invention] <Industrial Application Field> The present invention is a signal generation device! More specifically, the present invention relates to increasing the accuracy of the output level of a device that outputs an analog signal converted by a D/A converter via a series circuit of an attenuator and an amplifier.
〈従来の技術〉
第3図は従来の信号発生装置の一例を示すブロック図で
ある0図において、D/A変換器1の出力端子にはフィ
ルタ2を介してアッテネータ3およびアンプ4の直列回
路が接続されている。アッテネータ3は2.5dB、5
.0dB、 10dBおよび20dBの減衰量が得られ
るように設定された抵抗網をリレーで選択的に直列接続
できるように構成されていて、最大37.5dBの減衰
量が得られる。一方、D/A変換器1には基準電圧源と
してD/A変換器5が接続されていて、D/A変換器1
のフルスケールを0、1dBステツプで最大2.5dB
にわたって調整できるように構成されている。<Prior Art> FIG. 3 is a block diagram showing an example of a conventional signal generating device. In FIG. is connected. Attenuator 3 is 2.5dB, 5
.. It is constructed so that resistor networks set to provide attenuations of 0 dB, 10 dB, and 20 dB can be selectively connected in series using relays, resulting in a maximum attenuation of 37.5 dB. On the other hand, a D/A converter 5 is connected to the D/A converter 1 as a reference voltage source.
Maximum 2.5dB full scale in 0 and 1dB steps
It is configured so that it can be adjusted across the range.
このように構成することにより、OdBから最大40d
Bの減衰量が得られることになる。By configuring in this way, up to 40d from OdB
An attenuation amount of B is obtained.
〈発明が解決しようとする課題〉
しかし、このような従来の構成によれば、D/A変換器
のフルスクールを変化させるとオフセット電圧も変化す
ることになり、高精度の出力レベル制御が行えないとい
う問題かある。<Problem to be solved by the invention> However, according to such a conventional configuration, when the full school of the D/A converter is changed, the offset voltage also changes, making it difficult to perform highly accurate output level control. The problem is that there isn't one.
第4図は、このようなフルスケールとオフセットの関係
説明図である。実線Aで示されるフルスクール特性を破
線Bのように変更した場合にはCのようなオフセットの
ずれが発生する。そこで、高精度の出力レベルを得るた
めには破線りで示すようにこのオフセットのずれCを補
正しなければならない。FIG. 4 is an explanatory diagram of the relationship between such full scale and offset. When the full school characteristic shown by the solid line A is changed to the one shown by the broken line B, an offset shift as shown by C occurs. Therefore, in order to obtain a highly accurate output level, this offset deviation C must be corrected as shown by the broken line.
本発明は、このような点に着目したものであり、その目
的は、高精度の出力レベル制御が行える信号発生装置を
提供することにある。The present invention has focused on this point, and its purpose is to provide a signal generating device that can perform highly accurate output level control.
く課題を解決するための手段〉
本発明の信号発生装置は、
出力信号設定データをアナログ信号に変換する第1のD
/A変換器と、
第1のD/A変換器に接続され、第1のD/A変換器に
基準電圧を供給する第2のD/A変換器と、
一方の入力端子に第1のD/A変換器の出力端子が接続
される第1の加算器と、
出力端子が第1の加算器の他方の入力端子に接続され、
第1のD/A変換器の出力信号に対してオフセット調整
電圧を供給する第3のD/A変換器と、
前記第1の加算器の出力信号が加えられるアッテネータ
と、
このアッテネータの出力信号が加えられるアンプと、
一方の入力端子にこのアンプの出力信号が加えられる第
2の加算器と、
出力端子が第2の加算器の他方の入力端子に接続され、
前記アンプの出力信号に対してオフセット調整電圧を供
給する第4のD/A変換器と、第2の加算器の出力端子
を出力信号線と終端抵抗に選択的に接続する切換スイッ
チと、これら終端抵抗と切換スイッチの接続点に接続さ
れるA/D変換器と、
前記アッテネータと第2.第3.第4のD/A変換器お
よびA/D変換器か接続される7i4X制御部と、
演算制御部に接続され、前記A/D変換器の出力データ
に基づく補正データを格納するメモリとを具備し、
前記メモリに格納された補正データに基づいて前記第2
.第3.第4のD/A変換器に所定の調整データを供給
することを特徴とする。Means for Solving the Problems> The signal generating device of the present invention includes a first D converting the output signal setting data into an analog signal.
/A converter; a second D/A converter connected to the first D/A converter and supplying a reference voltage to the first D/A converter; a first adder to which an output terminal of the D/A converter is connected; an output terminal connected to the other input terminal of the first adder;
a third D/A converter that supplies an offset adjustment voltage to the output signal of the first D/A converter; an attenuator to which the output signal of the first adder is added; and an output signal of the attenuator. a second adder to which the output signal of the amplifier is applied to one input terminal; an output terminal connected to the other input terminal of the second adder;
a fourth D/A converter that supplies an offset adjustment voltage to the output signal of the amplifier; a changeover switch that selectively connects the output terminal of the second adder to the output signal line and the terminating resistor; an A/D converter connected to a connection point between the terminating resistor and the changeover switch; Third. A 7i4X control unit connected to a fourth D/A converter and an A/D converter, and a memory connected to an arithmetic control unit and storing correction data based on output data of the A/D converter. and the second correction data based on the correction data stored in the memory.
.. Third. It is characterized in that predetermined adjustment data is supplied to the fourth D/A converter.
く作用〉
メモリには第1のD/A変換器のフルスケールの設定値
およびアッテネータの設定値に応じた補正データが格納
されていて、各設定値はこれら補正データに基づいて所
定の出力が得られるように補正される。Function> The memory stores correction data corresponding to the full scale setting value of the first D/A converter and the attenuator setting value, and each setting value is adjusted to a predetermined output based on these correction data. Corrected to obtain.
これにより、出力信号のレベルを高精度に設定できる。This allows the level of the output signal to be set with high precision.
〈実施例〉 以下、図面を用いて本発明の実施例を詳細に説明する。<Example> Embodiments of the present invention will be described in detail below with reference to the drawings.
第1図は本発明の一実施例を示すブロック図であり、第
3図と同一部分には同一符号を付けている。図において
、第1のD/A変換器1の出力端子は第1の加算器6の
一方の入力端子に接続されている。この第1の加算器6
の他方の入力端子には第1のD/A変換器1の出力信号
に対してオフセット調整電圧を供給する第3のD/A変
換器7が接続されている。アンプ4の出力端子は第2の
加算器8の一方の入力端子に接続されている。この第2
の加算器8の他方の入力端子にはアンプ4の出力信号に
対してオフセット調整電圧を供給する第4のD/A変換
器9が接続され、出力端子には切換スイッチ10を介し
て出力信号線11と終端抵抗12が選択的に接続されて
いる。切換スイッチ10と終端抵抗12の接続点はセレ
クタ13に接続されている。セレクタ13は切換スイッ
チ10と終端抵抗12の接続点の電圧の他、基準電圧V
sおよびアース電圧も選択できるように構成されていて
、その出力端子にはA/D変換器14か接続されている
。演算制御部(CPU)15はバスを介してアッテネー
タ3と第2.第3.第4のD/A変換器5.7.9およ
びA/D変換器14に接続されている。演算制御部15
にはA/D変換器14の出力データに基づく補正データ
を格納するメモリ17も接続されている。なお、第1の
D/A変換器1としては8ビツトのものを用い、第2〜
第4のD/A変換器5,7.9としては16ビツトのも
のを用いる。FIG. 1 is a block diagram showing an embodiment of the present invention, and the same parts as in FIG. 3 are given the same reference numerals. In the figure, the output terminal of the first D/A converter 1 is connected to one input terminal of the first adder 6. This first adder 6
A third D/A converter 7 that supplies an offset adjustment voltage to the output signal of the first D/A converter 1 is connected to the other input terminal of the third D/A converter 7 . The output terminal of the amplifier 4 is connected to one input terminal of the second adder 8. This second
A fourth D/A converter 9 that supplies an offset adjustment voltage to the output signal of the amplifier 4 is connected to the other input terminal of the adder 8, and the output terminal receives the output signal via a changeover switch 10. The line 11 and the terminating resistor 12 are selectively connected. A connection point between the changeover switch 10 and the terminating resistor 12 is connected to a selector 13. In addition to the voltage at the connection point between the changeover switch 10 and the terminating resistor 12, the selector 13 also receives the reference voltage V.
s and ground voltage can also be selected, and an A/D converter 14 is connected to its output terminal. The arithmetic control unit (CPU) 15 connects the attenuator 3 and the second . Third. It is connected to the fourth D/A converter 5.7.9 and the A/D converter 14. Arithmetic control unit 15
A memory 17 that stores correction data based on the output data of the A/D converter 14 is also connected to the memory 17 . Note that an 8-bit D/A converter 1 is used as the first D/A converter 1, and the second to
A 16-bit converter is used as the fourth D/A converter 5, 7.9.
このように構成された装夏の動作を説明する。The operation of summer dressing constructed in this way will be explained.
例えば第1のD/A変換器1はフルスケールで±0.5
vを出力し、第2のD/A変換器5は前述のようにフル
スケールを調整して 0.1dBステツプで最大2.5
dBの減衰量が得られるように構成され、第4のD/A
変換器9はフルスケールで+1vを出力するように構成
され、セレクタ13は切換スイッチ10を介して加えら
れる出力とIVの基準電圧とOvを選択出力するように
構成され、アンプ4のゲインは2倍に設定されているも
のとする。For example, the first D/A converter 1 has a full scale of ±0.5
The second D/A converter 5 outputs a maximum of 2.5 in 0.1 dB steps by adjusting the full scale as described above.
The fourth D/A is configured to obtain an attenuation of dB.
The converter 9 is configured to output +1v at full scale, the selector 13 is configured to select and output the output applied via the changeover switch 10, the reference voltage of IV, and Ov, and the gain of the amplifier 4 is 2. Assume that it is set to double.
これにより、101vステツプ(0,1dBステツプ)
で+1vまでの出力か得られることになる。As a result, 101v step (0,1dB step)
Therefore, an output of up to +1V can be obtained.
ここで、第1のD/A変換器1のフルスケール誤差をα
4、第1のD/A変換器lのオフセット誤差をβ1、ア
ッテネータ3の誤差をα2、アンプ4のゲイン誤差をα
3、アンプ4のオフセット誤差をβ2とする。Here, the full scale error of the first D/A converter 1 is α
4. The offset error of the first D/A converter l is β1, the error of attenuator 3 is α2, and the gain error of amplifier 4 is α
3. Let the offset error of the amplifier 4 be β2.
入力データをχとすると、
第1のD/A変換器1の出力信号S、は、S1=α1χ
になり、フィルタ2の入力信号S2は、S2=α、χ+
β。When the input data is χ, the output signal S of the first D/A converter 1 becomes S1=α1χ, and the input signal S2 of the filter 2 becomes S2=α, χ+
β.
になり、アンプ4の出力信号S3は、
S3 :α2 α3 (α1 χ+β1 )になり、第
2の加算器8の出力信号S4は、S4=α2α3 (α
、χ十β1)+β2 ・・・(1)になる。The output signal S3 of the amplifier 4 becomes S3 :α2 α3 (α1 χ+β1 ), and the output signal S4 of the second adder 8 becomes S4=α2α3 (α
, χ1β1)+β2 ...(1).
演算制御部15は、第2のD/A変換器5.第3のD/
A変換器7および第4のD/A変換器9の出力信号を変
化させた場合の第2の加算器8の出力信号S4をA/D
変換器14を介して読み取り、これらの誤差の影響を解
消するための補正ブタを求める。The calculation control section 15 includes a second D/A converter 5. Third D/
When the output signals of the A converter 7 and the fourth D/A converter 9 are changed, the output signal S4 of the second adder 8 is converted into an A/D converter.
It is read via the transducer 14 and a correction value is determined to eliminate the effects of these errors.
以下、各部の校正動作を説明する。The calibration operation of each part will be explained below.
校正は、 ■A/D変換器14 ■第4のD/A変換器9 ■第3のD/A変換器7 ■第2のD/A変換器5 ■微小ステップオフセット ■アッテネータ3 ■微小ステップアッテネータ ■フルスケール変更状態のオフセット の順序で行う。The proofreading is ■A/D converter 14 ■Fourth D/A converter 9 ■Third D/A converter 7 ■Second D/A converter 5 ■Minute step offset ■Attenuator 3 ■Minute step attenuator ■Offset in full scale change state Do it in this order.
■A/D変換器14
セレクタ13でOVを選択してA/D変換器14の出力
データを読み取ってメモリ17に格納し、次にセレクタ
13でVsを選択してA/D変換器14の出力データを
読み取ってメモリ17に格納する。ここで、Vsは+1
vとする。これにより、切換スイッチ10から加えられ
る出力信号がov。■A/D converter 14 Select OV with the selector 13 to read the output data of the A/D converter 14 and store it in the memory 17, then select Vs with the selector 13 and read the output data of the A/D converter 14. The output data is read and stored in the memory 17. Here, Vs is +1
Let it be v. As a result, the output signal applied from the changeover switch 10 becomes ov.
+IVになった時のA/D変換器14の値に対する校正
ができる。It is possible to calibrate the value of the A/D converter 14 when it reaches +IV.
例えば、A/D変換器14の値がOvに対して8003
H(Hは16進数を示す)とし、1vに対してFFFO
Hとすると、A/D変換器14のオフセット誤差に対す
る補正データは一0003Hになり、ゲインに対する補
正データは、
FFFF)1/(FFFOH−0003)1)になる、
すなわち、A/D変換器14の出力データDOに対する
補正後のデータADは、AD=FFFFH(DO−00
03H)/FFEDHになる。これらの誤差補正演算は
演算制御部15が行う。For example, the value of the A/D converter 14 is 8003 for Ov.
H (H indicates hexadecimal number) and FFFO for 1v
If H, the correction data for the offset error of the A/D converter 14 will be 10003H, and the correction data for the gain will be FFFF)1/(FFFOH-0003)1).
That is, the corrected data AD for the output data DO of the A/D converter 14 is AD=FFFFH(DO-00
03H)/FFEDH. These error correction calculations are performed by the calculation control section 15.
■第4のD/A変換器9
前述の(1)式において、入力データχを0 (8ON
)にしてアッテネータ3の全ステップをオンにして減衰
量を37.5dB (中0.01倍)にすると、出力信
号S4は、
5a=0.02β1+β2
になる、ここで、0.02β1(β2とすると、S4
:β2
となる。すなわち、アッテネータ3の全ステップをオン
にし、入力データχを0180H)にしたときの出力信
号が出力オフセットβ2になる。この状態でのA/D変
換器14の出力データを補正ブタとしてメモリ17に格
納し、格納されたオフセットデータを基準にして任意の
オフセットを設定することができる。■Fourth D/A converter 9 In the above equation (1), input data χ is 0 (8ON
) and turn on all steps of the attenuator 3 to increase the attenuation to 37.5 dB (0.01 times the middle), the output signal S4 becomes 5a = 0.02β1 + β2, where 0.02β1 (β2 and Then, S4
:β2. That is, the output signal when all steps of the attenuator 3 are turned on and the input data χ is set to 0180H) becomes the output offset β2. The output data of the A/D converter 14 in this state is stored in the memory 17 as a correction parameter, and an arbitrary offset can be set based on the stored offset data.
■第3のD/A変換器7
前述の(1)式において、入力データχをOf80H)
にしてアッテネータ3を0d8(1倍)にすると、出力
信号S4は、
54−2β1+β2
になる、ここで、β2は■で既知であり、S4−β2−
2β。■Third D/A converter 7 In the above equation (1), input data χ is Of80H)
When the attenuator 3 is set to 0d8 (1 times), the output signal S4 becomes 54-2β1+β2, where β2 is known as ■, and S4-β2-
2β.
となる。そこで、第4のD/A変換器9に■で求めた出
力オフセットβ2を設定した状態で第3のD/A変換器
7に加えるデータを変化させて出力信号S4が0になる
値を求め、その値を補正ブタβ1としてメモリ17に格
納する。becomes. Therefore, while setting the output offset β2 obtained in step (3) in the fourth D/A converter 9, change the data applied to the third D/A converter 7 to find a value at which the output signal S4 becomes 0. , the value is stored in the memory 17 as a correction pig β1.
■第2のD/A変換器5
前述の(1)式において、入力データχを0.5(FF
H)にし、D/A変換器7には■で求めた補正ブタβ、
を加え、D/A変換器9には■で求めた補正データβ2
を加える。そして、アッテネータ3を0dB(1倍)に
した状態で第2のD/A変換器5に加えるデータを変化
させて出力信号S4が1になる値を求め、その値を補正
データα1としてメモリ17に格納する。このときの出
力信号S4は、
54=2α、+2β、十β2
になる。■Second D/A converter 5 In the above equation (1), input data χ is 0.5 (FF
H), and the D/A converter 7 has the correction pig β obtained in ■,
, and the D/A converter 9 receives the correction data β2 obtained in
Add. Then, with the attenuator 3 set to 0 dB (1x), the data applied to the second D/A converter 5 is changed to find a value at which the output signal S4 becomes 1, and this value is used as the correction data α1 in the memory 17. Store in. The output signal S4 at this time becomes 54=2α, +2β, 10β2.
■微小ステップオフセット
前述の(1)式において、入力データχをO(80H)
にしてアッテネータ3を37.5dB (中0.01倍
)にすると、出力信号S4は、
S4 =0.02β、+β2
になる、ここで、β1.β2は共に既知の値であるが、
β2の値を変化させることによって出力信号S4にオフ
セットを与える。すなわち、第4のり、/A変換器9に
データ0OOOHを手えた場合の出力信号0[SOとデ
ータFrFFHを与えた場合の出力信号0FSFをそれ
ぞれ補正データとしてメモリ17に格納する。そしてこ
れらの差の電圧から1ビツト当たりのオフセット電圧の
可変@OWを求めると、014−(OFSO−OFSF
)/FFFFHになる。演算制御部15はこの可変幅O
Wに基づいて所望の可変幅に対応するデータを演算して
第4のD/A変換器9に供給すればよい。■Minute step offset In the above equation (1), input data χ is O(80H)
When the attenuator 3 is set to 37.5 dB (0.01 times medium), the output signal S4 becomes S4 =0.02β, +β2, where β1. Both β2 are known values, but
An offset is given to the output signal S4 by changing the value of β2. That is, the output signal 0[SO when data 0OOOH is provided to the fourth N/A converter 9 and the output signal 0FSF when data FrFFH is provided are stored in the memory 17 as correction data, respectively. Then, if we calculate the variable @OW of the offset voltage per bit from the voltage difference between these, we get 014-(OFSO-OFSF
)/FFFFH. The arithmetic control unit 15 uses this variable width O
Data corresponding to a desired variable width may be calculated based on W and supplied to the fourth D/A converter 9.
■アッテネータ3
人力データχを(1,5(FF)l)にし、D/A変換
器7には■で求めた補正データβ、を加え、D/A変換
器9には■で求めた補正データβ2を加える。■Attenuator 3 Set the manual data χ to (1,5(FF)l), add the correction data β obtained in ■ to the D/A converter 7, and add the correction data β obtained in ■ to the D/A converter 9. Add data β2.
そして、アッテネータ3の各ステップを順次個別にオン
にしてそのときの出力信号をA/D変換器14で読み取
り、それぞれの状態の出力信号レベルがOdBの出力信
号レベルに対して設定減衰量になるように第2のD/A
変換器5に加えるデータを変化させてフルスケール補正
を行い、そのときのデータを補正データとしてメモリ1
7に格納する。Then, each step of the attenuator 3 is turned on individually and the output signal at that time is read by the A/D converter 14, and the output signal level in each state becomes the set attenuation amount with respect to the output signal level of OdB. Like the second D/A
Full-scale correction is performed by changing the data applied to the converter 5, and the data at that time is stored in the memory 1 as correction data.
Store in 7.
■微小ステップアッテネータ
アッテネータ3はOdBにする。まず第2のD/A変換
器5の入力データをFFFFHに設定し、入力f −9
χを0.5(FF旧にしたときの出力信号FFと入力デ
ータえを−0,5fOOH)にしたときの出力信号FO
をA/D変換器14を介してメモリ17に格納する。次
に第2のD/A変換器5の入力データを0OOOHに設
定し、入力データχを0.5(FF旧にしたときの出力
信号OFと入力データχを−0,5(0ON)にしたと
きの出力信号OOをA/D変換器14を介してメモリ1
7に格納する。演算制御部15は、これら第2のD/A
変換器5の入力データをFFFFHに設定したときの出
力信号FFとFOの差と第2のD/A変換器5の入力デ
ータを0000Hにしたときの出力信号OOとOFの差
を縦軸とし第2のD/A変換器5の入力データを横軸と
したフルスケール特性を求める。そして、このフルスケ
ール特性に基づいて出力信号S4が2■に対応する第2
のD/A変換器5の入力データを求めて補正データとし
てメモリ17に格納し、以下、2V(Odd>から0.
1dBステップテ2.5dBまで出力信号S4を減衰さ
せた場合に対応する第2のD/A変換器5の入力データ
を求めて補正データとしてメモリ17に格納する。これ
により、所望の減衰量に対応した補正データかメモリ1
7に格納されることになる。■Minute step attenuator Attenuator 3 should be set to OdB. First, input data of the second D/A converter 5 is set to FFFFH, and input f −9
Output signal FO when χ is set to 0.5 (output signal FF when FF is set to old and input data is -0.5fOOH)
is stored in the memory 17 via the A/D converter 14. Next, set the input data of the second D/A converter 5 to 0OOOH, and set the input data χ to 0.5 (when the FF is set to old, the output signal OF and input data χ are -0.5 (0ON)). The output signal OO is sent to the memory 1 via the A/D converter 14
Store in 7. The calculation control unit 15 controls these second D/A
The vertical axis represents the difference between the output signals FF and FO when the input data of the converter 5 is set to FFFFH, and the difference between the output signals OO and OF when the input data of the second D/A converter 5 is set to 0000H. A full-scale characteristic is determined with the input data of the second D/A converter 5 as the horizontal axis. Then, based on this full-scale characteristic, the output signal S4 is set to the second
The input data of the D/A converter 5 is obtained and stored in the memory 17 as correction data, and the following data is calculated from 2V (Odd> to 0.
The input data of the second D/A converter 5 corresponding to the case where the output signal S4 is attenuated to 2.5 dB in 1 dB step is obtained and stored in the memory 17 as correction data. This allows correction data corresponding to the desired attenuation amount to be stored in memory 1.
7 will be stored.
■フルスケール変更状態のオフセット
入力データχをO(80H)にしてアッテネータ3をO
dBにし、第4のD/A変換器9にはβ2を与えておく
。そして、第2のD/A変換器5に入力データとして■
で求めた各微小ステップの補正データを順次前えながら
各ステップでの出力信号S4をA/D変換器14を介し
て演算制御部15に取り込み、各ステップでの出力信号
S4がO■になるように第3のD/A変換器7の入力デ
ータを変化させて得られたそれぞれのデータを各ステッ
プに対応したオフセット補正データとしてメモリ17に
格納する。■ Set the offset input data χ in the full scale change state to O (80H) and set the attenuator 3 to O.
dB, and β2 is given to the fourth D/A converter 9. Then, as input data to the second D/A converter 5,
The output signal S4 at each step is taken into the arithmetic control section 15 via the A/D converter 14 while sequentially processing the correction data for each minute step obtained in step 1, and the output signal S4 at each step becomes O■. The respective data obtained by changing the input data of the third D/A converter 7 are stored in the memory 17 as offset correction data corresponding to each step.
実際の出力レベル設定にあたっては、オペレータはアッ
テネータ3の減衰量データと、第2のD/A変換器5に
よる微小アッテネータの減衰量ブタと、第4のD/A変
換器9によるオフセットデータとを設定入力する。一方
、演算制御部15は、これら設定入力データに基づく補
正データおよび設定入力データに依存しない補正データ
を各部に加算する。When setting the actual output level, the operator uses the attenuation data of the attenuator 3, the attenuation amount of the minute attenuator by the second D/A converter 5, and the offset data by the fourth D/A converter 9. Enter settings. On the other hand, the arithmetic control section 15 adds correction data based on these setting input data and correction data independent of the setting input data to each section.
これにより、精度の高い出力レベル制御が行える。This allows highly accurate output level control.
また、このような校正機能を設けることにより、温度変
化に起因する出力レベルの変化も精度よく補正できるこ
とになる。Further, by providing such a calibration function, changes in the output level due to temperature changes can also be corrected with high accuracy.
〈発明の効果〉
以上説明したように、本発明によれば、高精度の出力レ
ベル制御が行える信号発生装置が実現できる。<Effects of the Invention> As explained above, according to the present invention, a signal generating device that can perform highly accurate output level control can be realized.
第1図は本発明の一実施例を示すブロック図、第2図は
従来の装置の一例を示すブロック図、第3図はD/A変
換器のフルスケールとオフセットの関係説明図である。
1.5,7.9・・・D /’ A変換器、2・・・フ
ィルタ、3・・・アッテネータ、4・・・アンプ、6.
8・・・加算器、10・・・切換スイッチ、13・・・
セレクタ、14・・・A/D変換器、15・・・演算制
御部(CPU)、16l6
第
図
第
?
図
第3図
人nコーFFIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing an example of a conventional device, and FIG. 3 is an explanatory diagram of the relationship between the full scale and offset of a D/A converter. 1.5, 7.9...D/'A converter, 2...filter, 3...attenuator, 4...amplifier, 6.
8... Adder, 10... Selector switch, 13...
Selector, 14... A/D converter, 15... Arithmetic control unit (CPU), 16l6 Fig. ? Figure 3 Person n Co F
Claims (1)
D/A変換器と、 第1のD/A変換器に接続され、第1のD/A変換器に
基準電圧を供給する第2のD/A変換器と、 一方の入力端子に第1のD/A変換器の出力端子が接続
される第1の加算器と、 出力端子が第1の加算器の他方の入力端子に接続され、
第1のD/A変換器の出力信号に対してオフセット調整
電圧を供給する第3のD/A変換器と、 前記第1の加算器の出力信号が加えられるアッテネータ
と、 このアッテネータの出力信号が加えられるアンプと、 一方の入力端子にこのアンプの出力信号が加えられる第
2の加算器と、 出力端子が第2の加算器の他方の入力端子に接続され、
前記アンプの出力信号に対してオフセット調整電圧を供
給する第4のD/A変換器と、第2の加算器の出力端子
を出力信号線と終端抵抗に選択的に接続する切換スイッ
チと、 これら終端抵抗と切換スイッチの接続点に接続されるA
/D変換器と、 前記アッテネータと第2、第3、第4のD/A変換器お
よびA/D変換器が接続される演算制御部と、 演算制御部に接続され、前記A/D変換器の出力データ
に基づく補正データを格納するメモリとを具備し、 前記メモリに格納された補正データに基づいて前記第2
、第3、第4のD/A変換器に所定の調整データを供給
することを特徴とする信号発生装置。[Claims] A first D/A converter that converts output signal setting data into an analog signal; a second D/A converter for supplying the data; a first adder having one input terminal connected to the output terminal of the first D/A converter; and an output terminal connected to the other input terminal of the first adder. connected to the input terminal,
a third D/A converter that supplies an offset adjustment voltage to the output signal of the first D/A converter; an attenuator to which the output signal of the first adder is added; and an output signal of the attenuator. a second adder to which the output signal of the amplifier is applied to one input terminal; an output terminal connected to the other input terminal of the second adder;
a fourth D/A converter that supplies an offset adjustment voltage to the output signal of the amplifier; a changeover switch that selectively connects the output terminal of the second adder to the output signal line and the terminating resistor; A connected to the connection point of the terminating resistor and changeover switch
/D converter; an arithmetic control section to which the attenuator, second, third, and fourth D/A converters and the A/D converter are connected; and an arithmetic control section connected to the arithmetic control section and connected to the A/D converter. a memory for storing correction data based on the output data of the device, and a memory for storing correction data based on the output data of the second
, a third D/A converter and a fourth D/A converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18923390A JPH0477115A (en) | 1990-07-17 | 1990-07-17 | Signal generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18923390A JPH0477115A (en) | 1990-07-17 | 1990-07-17 | Signal generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0477115A true JPH0477115A (en) | 1992-03-11 |
Family
ID=16237830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18923390A Pending JPH0477115A (en) | 1990-07-17 | 1990-07-17 | Signal generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0477115A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103244047A (en) * | 2013-05-27 | 2013-08-14 | 张永忠 | Gravity impact drill |
-
1990
- 1990-07-17 JP JP18923390A patent/JPH0477115A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103244047A (en) * | 2013-05-27 | 2013-08-14 | 张永忠 | Gravity impact drill |
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