JPH0476925A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0476925A JPH0476925A JP19180090A JP19180090A JPH0476925A JP H0476925 A JPH0476925 A JP H0476925A JP 19180090 A JP19180090 A JP 19180090A JP 19180090 A JP19180090 A JP 19180090A JP H0476925 A JPH0476925 A JP H0476925A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要]
半導体装置の製造方法、特に絶縁ゲート型電界効果トラ
ンジスタ(MOSトランジスタ)の形成方法に関し、 転位の増殖を防ぎ、且つソース・ドレイン拡散領域と基
板の境界がなだらかな濃度分布を持つ構造を再現性良く
形成し、リーク電流の減少、闇値の変動、コンダクタン
スの変動、耐圧劣化等の素子性能の劣化を防止すること
を目的とし、絶縁ゲート型電界効果トランジスタを形成
するに際して、−導電型半導体基板上を覆って形成され
たゲート電極材料層の上に、ゲート電極形状に対応する
マスク材パターンを形成する工程と、該マスク材パター
ンを有するゲート電極材料層の表面を、カーボンを含ん
だガスを主成分とするガスのプラズマに曝して、該マス
ク材パターンの側壁に付着物を形成する工程と、該付着
物を含む該マスク材パターンをマスクにして該ゲート電
極材料層を、基板に対して垂直に底面までドライエツチ
ングする工程と、該付着物を含む該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型低不純物濃度領域を形成する工程と
、該付着物を除去した後、該マスク材パターンをマスク
にして該ゲート電極材料層を基板に対して垂直に底面ま
でドライエツチングする工程と、該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型高不純物濃度M3!Uを形成する工
程とを含み構成される。
ンジスタ(MOSトランジスタ)の形成方法に関し、 転位の増殖を防ぎ、且つソース・ドレイン拡散領域と基
板の境界がなだらかな濃度分布を持つ構造を再現性良く
形成し、リーク電流の減少、闇値の変動、コンダクタン
スの変動、耐圧劣化等の素子性能の劣化を防止すること
を目的とし、絶縁ゲート型電界効果トランジスタを形成
するに際して、−導電型半導体基板上を覆って形成され
たゲート電極材料層の上に、ゲート電極形状に対応する
マスク材パターンを形成する工程と、該マスク材パター
ンを有するゲート電極材料層の表面を、カーボンを含ん
だガスを主成分とするガスのプラズマに曝して、該マス
ク材パターンの側壁に付着物を形成する工程と、該付着
物を含む該マスク材パターンをマスクにして該ゲート電
極材料層を、基板に対して垂直に底面までドライエツチ
ングする工程と、該付着物を含む該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型低不純物濃度領域を形成する工程と
、該付着物を除去した後、該マスク材パターンをマスク
にして該ゲート電極材料層を基板に対して垂直に底面ま
でドライエツチングする工程と、該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型高不純物濃度M3!Uを形成する工
程とを含み構成される。
本発明は半導体装置の製造方法、特に絶縁ゲート型電界
効果トランジスタ(MOSトランジスタ)の形成方法に
関する。
効果トランジスタ(MOSトランジスタ)の形成方法に
関する。
MOSトランジスタにおいては、近年の高集積化による
素子の微細化に伴って、ショートチャネル効果が問題に
なってきている。この対策として、例えばn−MOSの
場合、ソース・ドレイン領域となるn゛型拡散領域とp
型基板の境界になだらかな不純物の濃度分布を持たせて
、電界、特にドレイン近傍での電界を緩和し、これによ
ってショートチャネル効果の防止がなされる。
素子の微細化に伴って、ショートチャネル効果が問題に
なってきている。この対策として、例えばn−MOSの
場合、ソース・ドレイン領域となるn゛型拡散領域とp
型基板の境界になだらかな不純物の濃度分布を持たせて
、電界、特にドレイン近傍での電界を緩和し、これによ
ってショートチャネル効果の防止がなされる。
ソース・ドレインとなるn゛型拡散領域とp型基板の境
界になだらかな濃度分布を持たせる従来の技術に、以下
の2種類の構造がある。
界になだらかな濃度分布を持たせる従来の技術に、以下
の2種類の構造がある。
■ 従来のL D D (Lightly Doped
Drain )構造この構造は、第6図の模式断面図
に示すように、ゲート電極73をマスクにして低濃度の
燐(P゛)のイオン注入でn−型低濃度eMJA14s
、 74Dを形成してソース・ドレイン近傍をn−化
し、次いで基板上に化学気相成長により酸化シリコン(
SiOz)膜を被着させ、続いて全面エツチングを行う
ことによりゲート電極73の側壁にSiO□サイドウオ
ール75を形成し、その後この5iOzサイドウオール
75を有するゲート電極73をマスクにして高濃度の砒
素(As” )のイオン注入でソース・ドレイン領域7
6S 、76Dをn゛化させることによって得られる。
Drain )構造この構造は、第6図の模式断面図
に示すように、ゲート電極73をマスクにして低濃度の
燐(P゛)のイオン注入でn−型低濃度eMJA14s
、 74Dを形成してソース・ドレイン近傍をn−化
し、次いで基板上に化学気相成長により酸化シリコン(
SiOz)膜を被着させ、続いて全面エツチングを行う
ことによりゲート電極73の側壁にSiO□サイドウオ
ール75を形成し、その後この5iOzサイドウオール
75を有するゲート電極73をマスクにして高濃度の砒
素(As” )のイオン注入でソース・ドレイン領域7
6S 、76Dをn゛化させることによって得られる。
なお図中、71はp型シリコン(Si)基板、72はゲ
ート酸化膜を示す。
ート酸化膜を示す。
■ D D D (Double Diffused
Drain )構造この構造は、第7図の模式断面図に
示すように、高濃度のAsでゲート電極73に自己整合
して形成されるn゛型のソース・ドレイン領域77S
、 77Dに重ねて、拡散速度の速いPを低濃度に導入
し、この拡散速度の速いPをAsより広く拡散させてn
゛型ソース・ドレイン領域775.77Dの外側をn型
低濃度領域78S 、78Dにより取り囲むことにより
得られる。なお図中、71はP型シリコン(Si)基板
、72はゲート酸化膜を示す。
Drain )構造この構造は、第7図の模式断面図に
示すように、高濃度のAsでゲート電極73に自己整合
して形成されるn゛型のソース・ドレイン領域77S
、 77Dに重ねて、拡散速度の速いPを低濃度に導入
し、この拡散速度の速いPをAsより広く拡散させてn
゛型ソース・ドレイン領域775.77Dの外側をn型
低濃度領域78S 、78Dにより取り囲むことにより
得られる。なお図中、71はP型シリコン(Si)基板
、72はゲート酸化膜を示す。
〔発明が解決しようとする課題]
しかし■に示す従来のLDD構造においては、ゲート電
極73の側壁に形成したSiO□サイドウオール75の
ソース・トレイン側のエツジで、上記SiO□サイドウ
オール75とSi基板71との熱膨張係数の違いに起因
する熱応力が集中し易くなる。そのために、ソース、ド
レイン等のイオン打ち込み領域に転位網が発生したとき
、続く熱処理で更にSiO□サイドウオール75による
応力が加わり、転位が増殖して、従来のLDD構造の問
題点を示す第8図の模式断面図に示されるように、前記
転位79がゲート電極73の下部にまで成長してしまう
。そしてこの転位が接合80を横切った場合には、ソー
ス−ドレイン間のリーク電流が増大し、闇値やコンダク
タンスの変動等の素子性能劣化の問題を生ずる。
極73の側壁に形成したSiO□サイドウオール75の
ソース・トレイン側のエツジで、上記SiO□サイドウ
オール75とSi基板71との熱膨張係数の違いに起因
する熱応力が集中し易くなる。そのために、ソース、ド
レイン等のイオン打ち込み領域に転位網が発生したとき
、続く熱処理で更にSiO□サイドウオール75による
応力が加わり、転位が増殖して、従来のLDD構造の問
題点を示す第8図の模式断面図に示されるように、前記
転位79がゲート電極73の下部にまで成長してしまう
。そしてこの転位が接合80を横切った場合には、ソー
ス−ドレイン間のリーク電流が増大し、闇値やコンダク
タンスの変動等の素子性能劣化の問題を生ずる。
ここで、図中の各符号は第6図と同一対称物を示してい
る。
る。
また■に示すDDD構造は、拡散速度の速いPを広(拡
散させるので、これにより形成されるn−型低濃度領域
78S 、78Dの拡がりの制御が非常に困難になり、
閾値やソース−ドレイン間耐圧が、ばらつくという問題
を生ずる。
散させるので、これにより形成されるn−型低濃度領域
78S 、78Dの拡がりの制御が非常に困難になり、
閾値やソース−ドレイン間耐圧が、ばらつくという問題
を生ずる。
そこで本発明は、転位の増殖を防ぎ、且つソース・ドレ
イン拡散領域と基板の境界がなだらかな濃度分布を持つ
構造を再現性良く形成し、リーク電流の減少、闇値の変
動、コンダクタンスの変動、耐圧低下環の素子性能の劣
化を防止することを目的とする。
イン拡散領域と基板の境界がなだらかな濃度分布を持つ
構造を再現性良く形成し、リーク電流の減少、闇値の変
動、コンダクタンスの変動、耐圧低下環の素子性能の劣
化を防止することを目的とする。
上記課題は、絶縁ゲート型電界効果トランジスタを形成
するに際して、−導電型半導体基板上を覆って形成され
たゲート電極材料層の上に、ゲート電極形状に対応する
マスク材パターンを形成する工程と、該マスク材パター
ンを有するゲート電極材料層の表面を、カーボンを含ん
だガスを主成分とするガスのプラズマに曝して、該マス
ク材パターンの側壁に付着物を形成する工程と、該付着
物を含む該マスク材パターンをマスクにして該ゲート電
極材料層を、基板に対して垂直に底面までドライエツチ
ングする工程と、該付着物を含む該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型低不純物濃度領域を形成する工程と
、該付着物を除去した後、該マスク材パターンをマスク
にして該ゲート電極材料層を基板に対して垂直に底面ま
でドライエッチングする工程と、該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型高不純物濃度領域を形成する工程と
を含む本発明による半導体装置の製造方法により解決さ
れる。
するに際して、−導電型半導体基板上を覆って形成され
たゲート電極材料層の上に、ゲート電極形状に対応する
マスク材パターンを形成する工程と、該マスク材パター
ンを有するゲート電極材料層の表面を、カーボンを含ん
だガスを主成分とするガスのプラズマに曝して、該マス
ク材パターンの側壁に付着物を形成する工程と、該付着
物を含む該マスク材パターンをマスクにして該ゲート電
極材料層を、基板に対して垂直に底面までドライエツチ
ングする工程と、該付着物を含む該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型低不純物濃度領域を形成する工程と
、該付着物を除去した後、該マスク材パターンをマスク
にして該ゲート電極材料層を基板に対して垂直に底面ま
でドライエッチングする工程と、該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型高不純物濃度領域を形成する工程と
を含む本発明による半導体装置の製造方法により解決さ
れる。
[作 用]
第1図(a、)〜(e)は本発明の原理説明用工程断面
図である。
図である。
本発明の方法においては、例えばρ型半導体基板1上に
ゲート絶縁膜2を形成し、その上にゲート電極材料層3
を形成した後、先ずゲート電極材料層3上に例えば上層
が有機膜(レジスト膜)4a、下層が無機絶縁膜(Si
O□膜)4bからなりゲート電極パターンに対応するパ
ターン形状を有する2層構造のマスク材パターン4を形
成しく第1図(a)参照)、この基板をカーボンを含ん
だガス(例えば、CHF3、CL 、C21(6等)を
主とし、更にハロゲン系のエツチングガスを添加したガ
スのプラズマに曝すことによって、上記マスク材パター
ン4の側壁に付着物5が選択的に形成される(第1図(
b)参照)。本来は、カーボンを含んだガスのプラズマ
により基板面全面に付着物が形成され、従ってマスク材
パターン4の側壁部には高さ方向に段差に相当して見掛
は上厚く付着物5が形成される。そこで、上記カーボン
を含んだガスに前記エッチングガスを添加して付着物の
堆積と同時に異方性エンチングを行うと、マスク材パタ
ーン4の側壁以外の付着物は除去され上記側壁部のみに
選択的に付着物5が形成される。このマスク材パターン
4の側壁につく付着物5の量(厚さ)は、処理条件が一
定の場合、被加工物が上記プラズマに曝される時間乙こ
依存し、プラズマに曝される時間が長い程、付着物の量
(厚さ)は多く (厚く)なる。
ゲート絶縁膜2を形成し、その上にゲート電極材料層3
を形成した後、先ずゲート電極材料層3上に例えば上層
が有機膜(レジスト膜)4a、下層が無機絶縁膜(Si
O□膜)4bからなりゲート電極パターンに対応するパ
ターン形状を有する2層構造のマスク材パターン4を形
成しく第1図(a)参照)、この基板をカーボンを含ん
だガス(例えば、CHF3、CL 、C21(6等)を
主とし、更にハロゲン系のエツチングガスを添加したガ
スのプラズマに曝すことによって、上記マスク材パター
ン4の側壁に付着物5が選択的に形成される(第1図(
b)参照)。本来は、カーボンを含んだガスのプラズマ
により基板面全面に付着物が形成され、従ってマスク材
パターン4の側壁部には高さ方向に段差に相当して見掛
は上厚く付着物5が形成される。そこで、上記カーボン
を含んだガスに前記エッチングガスを添加して付着物の
堆積と同時に異方性エンチングを行うと、マスク材パタ
ーン4の側壁以外の付着物は除去され上記側壁部のみに
選択的に付着物5が形成される。このマスク材パターン
4の側壁につく付着物5の量(厚さ)は、処理条件が一
定の場合、被加工物が上記プラズマに曝される時間乙こ
依存し、プラズマに曝される時間が長い程、付着物の量
(厚さ)は多く (厚く)なる。
マスク材パターンが無機絶縁膜の単層構造を有する場合
も、同様にマスク材パターンの側壁に選択的に付着物が
形成される。そして、ゲート電極材料層3は前記付着物
5を含めたマスク材パターン4通りに基板に対して垂直
にエンチングされる。
も、同様にマスク材パターンの側壁に選択的に付着物が
形成される。そして、ゲート電極材料層3は前記付着物
5を含めたマスク材パターン4通りに基板に対して垂直
にエンチングされる。
そこで、前記のカーボンを含んだガスを主とするガスの
プラズマに曝される時間を制御することによって、上記
電極材料層の端部に整合して形成されるn゛型(高濃度
)ソース・ドレイン領域6S、6Dの領域が決定される
(第1図(Cl参照)。続いて前記付着物5とマスク材
パターン4上層部の有機膜(レジスト4aを除去すると
、本来のゲート電極形状と二対応する無機絶縁膜4bの
マスク材パターンが残る(第1図(d)参照)。そこで
この無機絶縁膜4bのパターンをマスクにし、再びゲー
ト電極材料層3を基板に対して垂直にエツチングすると
本来の寸法を有するゲート電極パターン3Gが形成され
、このゲート電極パターン3Gをマスクにしイオン注入
によってその側面に整合して形成れさるn−型低濃度領
域7S、7Dの領域が決定される(第1図(e)参照)
。かくて、n゛型ソース・ドレイン拡散領域6S、6D
とP型基板lのゲート側境界になだらかな濃度分布を持
つ構造が形成される。
プラズマに曝される時間を制御することによって、上記
電極材料層の端部に整合して形成されるn゛型(高濃度
)ソース・ドレイン領域6S、6Dの領域が決定される
(第1図(Cl参照)。続いて前記付着物5とマスク材
パターン4上層部の有機膜(レジスト4aを除去すると
、本来のゲート電極形状と二対応する無機絶縁膜4bの
マスク材パターンが残る(第1図(d)参照)。そこで
この無機絶縁膜4bのパターンをマスクにし、再びゲー
ト電極材料層3を基板に対して垂直にエツチングすると
本来の寸法を有するゲート電極パターン3Gが形成され
、このゲート電極パターン3Gをマスクにしイオン注入
によってその側面に整合して形成れさるn−型低濃度領
域7S、7Dの領域が決定される(第1図(e)参照)
。かくて、n゛型ソース・ドレイン拡散領域6S、6D
とP型基板lのゲート側境界になだらかな濃度分布を持
つ構造が形成される。
また、ゲート電極の形状制御は、エツチングにおけるエ
ツチングガスと基板温度に依存する。本発明においては
エツチングガスに例えば硼素系のガスであるHBrを用
い、このガスのプラズマを利用し、更に基板温度を50
℃〜150″Cの範囲内に保ちながらゲート電極材料で
ある多結晶シリコンのエツチングを行う。この場合、反
応生成物であるS+Brx (x=1〜4)が多結晶シ
リコンの側壁を保護し、アンダーカットを生じることな
く基板に垂直にエツチングできる。この側壁保護膜は極
めて薄いので寸法忠実度も高い。
ツチングガスと基板温度に依存する。本発明においては
エツチングガスに例えば硼素系のガスであるHBrを用
い、このガスのプラズマを利用し、更に基板温度を50
℃〜150″Cの範囲内に保ちながらゲート電極材料で
ある多結晶シリコンのエツチングを行う。この場合、反
応生成物であるS+Brx (x=1〜4)が多結晶シ
リコンの側壁を保護し、アンダーカットを生じることな
く基板に垂直にエツチングできる。この側壁保護膜は極
めて薄いので寸法忠実度も高い。
なお、上記HBrを用いて、基板温度が50’Cよりも
低温では多結晶シリコンの側壁形状は類テーバとなり、
150℃を越える高温ではアンダーカットが生してしま
う。
低温では多結晶シリコンの側壁形状は類テーバとなり、
150℃を越える高温ではアンダーカットが生してしま
う。
二のような効果は、エツチングガスにCl2を用いる場
合にも現れ、この場合、基板面に垂直な側壁形状を得る
ためにはエツチング温度を一60℃〜0℃の範囲に保持
する必要がある。
合にも現れ、この場合、基板面に垂直な側壁形状を得る
ためにはエツチング温度を一60℃〜0℃の範囲に保持
する必要がある。
つまり、ゲート電極材料に応してエツチングガスと基板
温度を最適に選択する必要があり、こうしたエツチング
プロセスを用いることによってゲート電極の形状制御が
可能になる。また希ガス例えばHeの添加により、エツ
チングレートの分布を良くすることができる。
温度を最適に選択する必要があり、こうしたエツチング
プロセスを用いることによってゲート電極の形状制御が
可能になる。また希ガス例えばHeの添加により、エツ
チングレートの分布を良くすることができる。
以上の説明から明らかなように本発明によれば、高濃度
ソース・ドレイン領域のゲート側端部と基板との界面に
、濃度分布を緩やかにするための低濃度拡散領域を形成
する際に、ゲート電極の側壁にSiO□膜のサイドウオ
ールを設ける必要が無くなるので、ソース・ドレイン領
域の接合を横切る転位の発生が防止されてリーク電流の
軽減が図れ、且つ高濃度ソース・ドレイン及び低濃度拡
散層領域の位置も再現性良く形成出来、闇値、耐圧等の
トランジスタ特性のばらつきも減少する。
ソース・ドレイン領域のゲート側端部と基板との界面に
、濃度分布を緩やかにするための低濃度拡散領域を形成
する際に、ゲート電極の側壁にSiO□膜のサイドウオ
ールを設ける必要が無くなるので、ソース・ドレイン領
域の接合を横切る転位の発生が防止されてリーク電流の
軽減が図れ、且つ高濃度ソース・ドレイン及び低濃度拡
散層領域の位置も再現性良く形成出来、闇値、耐圧等の
トランジスタ特性のばらつきも減少する。
以下本発明を、図示実施例により具体的に説明する。
第2図(a)〜((至)は本発明の第1の実施例の工程
断面図、第3図(a)〜(C)は本発明の第2の実施例
の工程断面図、第4図は本発明の実施例に用いた処理装
置の模式断面図、第5図は本発明の実施例に用いたダウ
ンストリームアッシング装置の模式断面図である。
断面図、第3図(a)〜(C)は本発明の第2の実施例
の工程断面図、第4図は本発明の実施例に用いた処理装
置の模式断面図、第5図は本発明の実施例に用いたダウ
ンストリームアッシング装置の模式断面図である。
全図を通し同一対象物は同一符合で示す。
第2図(a)参照
本発明の方法によりLDD構造のMOS)ランジスタを
形成するに際しては、通常通り、例えばP−型Si基板
11の、フィールド酸化膜12及びその下部のP型チャ
ネルストンバ13によって分離表出された素子形成領域
14面に、例えば熱酸化により厚さ300人程0のゲー
ト酸化115を形成した後、この基板上にCVD法によ
りゲート電極材料である例えば厚さ4000人程度0ポ
リ5ill16を形成し、このポリSi層116に燐を
拡散させて導電性を付与する。(以上従来通り) 続いて、上記ポリSi層116上にCVD法により厚さ
2000λ程度の5i02膜を形成し、その上に通常の
フォトプロセスによりゲート電極パターンに対応する形
状ををするレジスト膜パターン18を形成し、このレジ
スト膜パターン18をマスクにしりアクティブイオンエ
ツチング(RIE )処理で前記SiO□膜を選択的に
エツチング除去し、前記ポリ5iil16上に上層がレ
ジスト膜パターン18で下層が5iOz膜パターン17
からなる2層マスク材パターン19を形成する。
形成するに際しては、通常通り、例えばP−型Si基板
11の、フィールド酸化膜12及びその下部のP型チャ
ネルストンバ13によって分離表出された素子形成領域
14面に、例えば熱酸化により厚さ300人程0のゲー
ト酸化115を形成した後、この基板上にCVD法によ
りゲート電極材料である例えば厚さ4000人程度0ポ
リ5ill16を形成し、このポリSi層116に燐を
拡散させて導電性を付与する。(以上従来通り) 続いて、上記ポリSi層116上にCVD法により厚さ
2000λ程度の5i02膜を形成し、その上に通常の
フォトプロセスによりゲート電極パターンに対応する形
状ををするレジスト膜パターン18を形成し、このレジ
スト膜パターン18をマスクにしりアクティブイオンエ
ツチング(RIE )処理で前記SiO□膜を選択的に
エツチング除去し、前記ポリ5iil16上に上層がレ
ジスト膜パターン18で下層が5iOz膜パターン17
からなる2層マスク材パターン19を形成する。
ここで、上記RIE処理には被処理基板が固定されるエ
ツチング用電極に基板温度調節機構を備えた通常の平行
平板型RIE処理装置を用いる。第4図は実施例に用い
た処理(RIB )装置の模式断面図で、31はステン
レス等の金属壁面を有するエツチング室、 31Eは対
向電極面、32は排気系、33はガス供給管、34は石
英窓、35は絶縁体、36は工“ツチング用電極、37
は静電チャック、38はチャック用電源、39Aは冷媒
導入管、39Bは冷媒導出管、40はエフ・チング量測
定用のレーザ干渉計、41は被処理半導体基板、42は
RF電源、43は接地点、44は石英カバー、45はガ
ス拡散板を示す。
ツチング用電極に基板温度調節機構を備えた通常の平行
平板型RIE処理装置を用いる。第4図は実施例に用い
た処理(RIB )装置の模式断面図で、31はステン
レス等の金属壁面を有するエツチング室、 31Eは対
向電極面、32は排気系、33はガス供給管、34は石
英窓、35は絶縁体、36は工“ツチング用電極、37
は静電チャック、38はチャック用電源、39Aは冷媒
導入管、39Bは冷媒導出管、40はエフ・チング量測
定用のレーザ干渉計、41は被処理半導体基板、42は
RF電源、43は接地点、44は石英カバー、45はガ
ス拡散板を示す。
第2回(b)参照
第1の実施例においては、先ず、前記2層マスク材パタ
ーン19を有する被処理半導体基板が固定され真空に排
気されたRTE装置内に、炭素を含むガスである例えば
CHF3とハロゲン系のガスである例えばHBrを供給
し、この混合ガスのプラズマを発生させ、このプラズマ
に被処理半導体基板を曝し、前記2層マスク材パターン
19の側壁のみに選択的に例えば厚さ2000人程度0
付着物20を形成する。このときの処理条件は、例えば
次の通りである。
ーン19を有する被処理半導体基板が固定され真空に排
気されたRTE装置内に、炭素を含むガスである例えば
CHF3とハロゲン系のガスである例えばHBrを供給
し、この混合ガスのプラズマを発生させ、このプラズマ
に被処理半導体基板を曝し、前記2層マスク材パターン
19の側壁のみに選択的に例えば厚さ2000人程度0
付着物20を形成する。このときの処理条件は、例えば
次の通りである。
CHF 、流量
HBr流量
圧力
rfパワー
基板温度
処理時間
80 (sccm)
20 (sccm)
0.1 (Torr)
300 (W) (0,66W/cm” )20
(”C) 30〔秒〕 第2図(C)参照 続いて、上記付着物20を含めた2層マスク材パター刈
9をマスクにし、[E処理によりポリSi層116を基
板面に対して垂直に底面までエツチングする。この時の
エツチング条件は、例えば次ぎに示す通りである。
(”C) 30〔秒〕 第2図(C)参照 続いて、上記付着物20を含めた2層マスク材パター刈
9をマスクにし、[E処理によりポリSi層116を基
板面に対して垂直に底面までエツチングする。この時の
エツチング条件は、例えば次ぎに示す通りである。
HBr流量 : 100 (scci)圧力
: 0.1 [Torr)rfパワー : 30
0 (W) (0,66W/cm2)基板温度 :
80 (”C) 第2図(d)参照 続いて、上記付着’l120を含めた2層マスク材パタ
ーン19及びその下部のポリSi層116をマスクにし
、例えば、加速エネルギー: 70KeV 、ドーズ量
: I XIO” 〜I XIO”7cm2の条件で、
n゛型高濃度ソース・ドレイン形成用の砒素(As”
)をイオン注入する。なお121は高濃度As”注入領
域を示す。
: 0.1 [Torr)rfパワー : 30
0 (W) (0,66W/cm2)基板温度 :
80 (”C) 第2図(d)参照 続いて、上記付着’l120を含めた2層マスク材パタ
ーン19及びその下部のポリSi層116をマスクにし
、例えば、加速エネルギー: 70KeV 、ドーズ量
: I XIO” 〜I XIO”7cm2の条件で、
n゛型高濃度ソース・ドレイン形成用の砒素(As”
)をイオン注入する。なお121は高濃度As”注入領
域を示す。
第2図(e)参照
続いて、酸素(0□)に弗素系のガス例えばCF、を混
合したガスによるダウンストリームアッシング処理を行
い、付着物20と2層マスク材パターン19上層のレジ
スト膜パターン18を除去し、ゲート電極寸法に対応す
る寸法を有する前記マスク材パターン19下層のSiO
□膜パターン17を残留せしめる。
合したガスによるダウンストリームアッシング処理を行
い、付着物20と2層マスク材パターン19上層のレジ
スト膜パターン18を除去し、ゲート電極寸法に対応す
る寸法を有する前記マスク材パターン19下層のSiO
□膜パターン17を残留せしめる。
圧
第4図はダウンストリームアッシング装置の概略を示し
た模式断面図で、図中、46はマイクロ波導波管、47
はマイクロ波透過窓、48はプラズマ室、49はガス供
給口、50はシャワーヘッド、51はアッシング室、5
2は排気口、53はステージ、54はヒータ、55はヒ
ータスイッチ、56はヒータ電源、57は被処理半導体
基板を示す。
た模式断面図で、図中、46はマイクロ波導波管、47
はマイクロ波透過窓、48はプラズマ室、49はガス供
給口、50はシャワーヘッド、51はアッシング室、5
2は排気口、53はステージ、54はヒータ、55はヒ
ータスイッチ、56はヒータ電源、57は被処理半導体
基板を示す。
このダウンストリームアッシングにおける条件は、例え
ば次ぎの通りである。
ば次ぎの通りである。
CF4流量 : 45 [sccm]0□ 流量
: 2400 Csccm)μ波出力 : 1
.5 (KW) 基板温度 : 100 [’C) 第2図げ)参照 続いて、上記5inz膜パターン17をマスクにし、前
記第2図IC) ;こ示した工程と同様な条件のRIE
処理により、ポリSi層116を基板面に垂直に底面ま
でエツチングしてポリSiゲート電極J6を形成し、次
いでこの5iOz膜パターン17を上部に有するゲート
電極16をマスクにし燐(P゛)のイオン注入を、例え
ば加速エネルギー: 60KeV 、ドーズ量=1×1
013〜1. XIO”7cm2の条件で行う。122
ハ低濃度P゛注大頭域を示す。
: 2400 Csccm)μ波出力 : 1
.5 (KW) 基板温度 : 100 [’C) 第2図げ)参照 続いて、上記5inz膜パターン17をマスクにし、前
記第2図IC) ;こ示した工程と同様な条件のRIE
処理により、ポリSi層116を基板面に垂直に底面ま
でエツチングしてポリSiゲート電極J6を形成し、次
いでこの5iOz膜パターン17を上部に有するゲート
電極16をマスクにし燐(P゛)のイオン注入を、例え
ば加速エネルギー: 60KeV 、ドーズ量=1×1
013〜1. XIO”7cm2の条件で行う。122
ハ低濃度P゛注大頭域を示す。
第2図(g)参照
続いてアニール処理を行い、前記低濃度P゛注入領域1
22及び高濃度As”注入領域121を活性化して、ゲ
ート側端部がゲート電極16に自己整合し上記P゛を不
純物とするn−型低濃度領域22S、22D及び、ゲー
ト電極16から前記付着物20の厚さに相当する分だけ
離間した前記As”を不純物とするn゛型高濃度ソース
・ドレイン領域21S、21Dを形成する。
22及び高濃度As”注入領域121を活性化して、ゲ
ート側端部がゲート電極16に自己整合し上記P゛を不
純物とするn−型低濃度領域22S、22D及び、ゲー
ト電極16から前記付着物20の厚さに相当する分だけ
離間した前記As”を不純物とするn゛型高濃度ソース
・ドレイン領域21S、21Dを形成する。
以上のプロセスにより、図のように、チャネルが形成さ
れるゲート電極16の直下部とn゛型(高濃度)ソース
・ドレイン領域21S、210との間にn−型低濃度領
域22S 、22Dがそれぞれ介在してその部分でのソ
ース・トレイン接合部がなだらかな濃度分布を持つよう
になるので、特に大きな電位差が形成されるドレイン近
傍の電界が緩和される。
れるゲート電極16の直下部とn゛型(高濃度)ソース
・ドレイン領域21S、210との間にn−型低濃度領
域22S 、22Dがそれぞれ介在してその部分でのソ
ース・トレイン接合部がなだらかな濃度分布を持つよう
になるので、特に大きな電位差が形成されるドレイン近
傍の電界が緩和される。
そして以後、図示しないが、眉間絶縁膜の生成、コンタ
クトホールの形成、A/2等の金属配線層の形成等がな
されて、本発明の方法によるMOSトランジスタは完成
する。
クトホールの形成、A/2等の金属配線層の形成等がな
されて、本発明の方法によるMOSトランジスタは完成
する。
第3図(a)参照
第2の実施例においては、第1の実施例における第2図
(a)に示す試料からレジスト膜パターン(18)を除
去してなる被処理基板を用い、この基板を第4図の処理
装置のエツチング電極に固定し、装置内にカーボンを含
んだガスのCH,とエツチングガスであるHBrの混合
ガスのプラズマを発生させ、マスク材パターンであるS
iO□膜パターン17の側壁に付着物20を形成した。
(a)に示す試料からレジスト膜パターン(18)を除
去してなる被処理基板を用い、この基板を第4図の処理
装置のエツチング電極に固定し、装置内にカーボンを含
んだガスのCH,とエツチングガスであるHBrの混合
ガスのプラズマを発生させ、マスク材パターンであるS
iO□膜パターン17の側壁に付着物20を形成した。
このときの処理条件は、例えば次ぎに示す通りとした。
CH4流量 : 80 Csccm)HBr流量
: 20 (sccm)圧力 : 0.1
(Torr)rfパワー : 300 (W)
(0,66W/cm” )基板温度 :20(’C
) 処理時間 :30〔秒] 第3図cb)参照 続いて、上記付着物20を含むSiO□膜パターン17
をマスクにし、RIE処理によりポリSi層116を底
面まで基板に対し垂直にエツチングした。このときのエ
ツチング条件は、例えば次ぎに示す通りとした。
: 20 (sccm)圧力 : 0.1
(Torr)rfパワー : 300 (W)
(0,66W/cm” )基板温度 :20(’C
) 処理時間 :30〔秒] 第3図cb)参照 続いて、上記付着物20を含むSiO□膜パターン17
をマスクにし、RIE処理によりポリSi層116を底
面まで基板に対し垂直にエツチングした。このときのエ
ツチング条件は、例えば次ぎに示す通りとした。
HBr流量 : 100 (sccrn〕圧力
: 0.1 [Torr]rfパワー : 3
00 (W) (0,66W/cm2)基板温度
:80(”C) 第3図(C)参照 続いて、上記付着物21を含めた5i02膜パターン1
7及びその下部のポリSi層116をマスクにし、例え
ば、加速エネルギー: 70KeV、ドーズ量:1x1
014〜1xlO15/c112の条件で、n゛型高a
度ソース・ドレイン形成用の砒素(As”)をイオン注
入する。
: 0.1 [Torr]rfパワー : 3
00 (W) (0,66W/cm2)基板温度
:80(”C) 第3図(C)参照 続いて、上記付着物21を含めた5i02膜パターン1
7及びその下部のポリSi層116をマスクにし、例え
ば、加速エネルギー: 70KeV、ドーズ量:1x1
014〜1xlO15/c112の条件で、n゛型高a
度ソース・ドレイン形成用の砒素(As”)をイオン注
入する。
121は高濃度As”注入領域を示す。
以後図示しないが、前記第1の実施例同様にCF、と0
□の弗素系のガス例えばCF4を混合したガス第1の実
施例と同様な条件によるダウンストリームアッシング処
理を行って付着物20を除去した後、第1の実施例にお
ける第2図げ)、第2図((至)で説明したのと同様な
工程を経てLDD構造のMOSトランジスタが形成され
る。
□の弗素系のガス例えばCF4を混合したガス第1の実
施例と同様な条件によるダウンストリームアッシング処
理を行って付着物20を除去した後、第1の実施例にお
ける第2図げ)、第2図((至)で説明したのと同様な
工程を経てLDD構造のMOSトランジスタが形成され
る。
第3の実施例においては、前記第4図の処理装置を使用
してCzHbとC+Zの混合ガスのプラズマを発生させ
、このプラズマに第1の実施例同様の2層マスク材パタ
ーンを有する試料を曝し、2層マスク材パターンの側壁
に付着物を形成した。この時の条件は例えば次ぎの通り
である。
してCzHbとC+Zの混合ガスのプラズマを発生させ
、このプラズマに第1の実施例同様の2層マスク材パタ
ーンを有する試料を曝し、2層マスク材パターンの側壁
に付着物を形成した。この時の条件は例えば次ぎの通り
である。
CzHb流量 : 90 (sccm)Cl2流
量 :、 10 (sccIll)圧力 :
0.1 (Torr)rfパワー : 300
(W) (0,66W/ca+2)基板温度 :2
0(’C) 処理時間 =30〔秒〕 続いて、上記付着物と2層マスク材パターンを含めたも
のをマスクにし、CI2ガスを用いてポリSi層を基板
に垂直に底面までエツチングした。この時のエツチング
条件は次ぎの通りである。
量 :、 10 (sccIll)圧力 :
0.1 (Torr)rfパワー : 300
(W) (0,66W/ca+2)基板温度 :2
0(’C) 処理時間 =30〔秒〕 続いて、上記付着物と2層マスク材パターンを含めたも
のをマスクにし、CI2ガスを用いてポリSi層を基板
に垂直に底面までエツチングした。この時のエツチング
条件は次ぎの通りである。
Clz流量 : 100 [sccm)圧力
: 0.1 (Torr)rfパワー : 30
0 (W) (0,66W/cm” )基板温度
ニー10(’C) 続いて、第1の実施例同様に付着物を含む2層マスク材
パターン及びその下部のポリSi層をマスクにし、As
”のイオン注入を加速エネルギー=70KeV 、ドー
ズ量: I Xl014〜I XIO”7cm2の条件
で行って高濃度のAs注入領域を形成した。
: 0.1 (Torr)rfパワー : 30
0 (W) (0,66W/cm” )基板温度
ニー10(’C) 続いて、第1の実施例同様に付着物を含む2層マスク材
パターン及びその下部のポリSi層をマスクにし、As
”のイオン注入を加速エネルギー=70KeV 、ドー
ズ量: I Xl014〜I XIO”7cm2の条件
で行って高濃度のAs注入領域を形成した。
続いて、第1の実施例同様のダウンストリームアッシン
グにより付着物及びマスク材パターン上層のレジスト膜
パターンを除去した後、第1の実施例同様に、残留する
5i02膜パターンをマスクに用い、再びポリSi層を
基板に対して垂直にエツチングしてゲート電極を形成し
た。この時のエツチング条件は例えば次ぎの通りである
。
グにより付着物及びマスク材パターン上層のレジスト膜
パターンを除去した後、第1の実施例同様に、残留する
5i02膜パターンをマスクに用い、再びポリSi層を
基板に対して垂直にエツチングしてゲート電極を形成し
た。この時のエツチング条件は例えば次ぎの通りである
。
CI2流LE : 100 (sccrg〕圧力
: 0.1 jTorr)rfパワー :
300 CW) (0,66W/cm” )基板
温度 ニー50(’C) 続いて、上記で得られたゲート電極をマスクにし、 P
゛のイオン注入を60KeV、1×1OI3〜1×10
”7cm2の条件で行い、アニール処理を行ってn4型
ソース・ドレイン領域のゲート側端部ムこn−型領域を
有する第1の実施例同様のLDD構造のMOSトランジ
スタを形成した。
: 0.1 jTorr)rfパワー :
300 CW) (0,66W/cm” )基板
温度 ニー50(’C) 続いて、上記で得られたゲート電極をマスクにし、 P
゛のイオン注入を60KeV、1×1OI3〜1×10
”7cm2の条件で行い、アニール処理を行ってn4型
ソース・ドレイン領域のゲート側端部ムこn−型領域を
有する第1の実施例同様のLDD構造のMOSトランジ
スタを形成した。
更に第4の実施例においては、第4図の処理装置を使っ
てC2H6とCl□とHeとの混合ガスのプラズマを発
生させ、このプラズマに第3の実施例同様の試料を曝し
、2層マスク材パターンの側壁に付着物を形成した。こ
の時の処理条件は、例えば次ぎの通りである。
てC2H6とCl□とHeとの混合ガスのプラズマを発
生させ、このプラズマに第3の実施例同様の試料を曝し
、2層マスク材パターンの側壁に付着物を形成した。こ
の時の処理条件は、例えば次ぎの通りである。
Cdl、流量 : 90 (sccm〕CIZ流量
: 10 (sccm)He :
50 (sccm)圧力 : 0. I
CTorr )rfパワー : 300 (W
) (0,66W/cm2)基板温度 :20(’C
) 処理時間 :30〔秒〕 このようなHeの添加によって、装置内のプラズマ密度
が均一化し、付着物の面内分布が一様になる効果を生ず
る。
: 10 (sccm)He :
50 (sccm)圧力 : 0. I
CTorr )rfパワー : 300 (W
) (0,66W/cm2)基板温度 :20(’C
) 処理時間 :30〔秒〕 このようなHeの添加によって、装置内のプラズマ密度
が均一化し、付着物の面内分布が一様になる効果を生ず
る。
以後の工程は第3の実施例と同様に行いLDD構造のM
OSトランジスタを形成した。
OSトランジスタを形成した。
以上の実施例においては、付着物及び2層マスク材パタ
ーン上層のレジスト膜の除去をダウンストリームアッシ
ングにより行ったが、上記付着物及びレジスト膜の除去
は、第4図の処理(RIE )装置を用いて行うことも
できる。その時の条件は例えば次ぎの通りである。
ーン上層のレジスト膜の除去をダウンストリームアッシ
ングにより行ったが、上記付着物及びレジスト膜の除去
は、第4図の処理(RIE )装置を用いて行うことも
できる。その時の条件は例えば次ぎの通りである。
02 流量 : 90 (sccm:ICF、
流量 : O〜201’sccm)圧力 : 0
.1 (Torr)rfパワー : 300 C
W〕(0,66W/cm2)基十反温変 :20(
”C) 従って、上記付着物及びレジスト膜の除去に処理(RI
E )装置を用い、同一17IE装置内でその後のポリ
Si層のエンチングを連続して行うことにより、作業の
効率化が図れてスルーブツトが向上できる。
流量 : O〜201’sccm)圧力 : 0
.1 (Torr)rfパワー : 300 C
W〕(0,66W/cm2)基十反温変 :20(
”C) 従って、上記付着物及びレジスト膜の除去に処理(RI
E )装置を用い、同一17IE装置内でその後のポリ
Si層のエンチングを連続して行うことにより、作業の
効率化が図れてスルーブツトが向上できる。
また、付着物を形成する際に用いるカーボンを含んだガ
スには、実施例で用いたCHF3、CH4、CzHb以
外に、C2H,、C2)14、Cd5、C3H,、Ca
HIo、CbHb、CHzFz 、CHCl3 、CH
2Cl□、C2H50)1等も用いられる。
スには、実施例で用いたCHF3、CH4、CzHb以
外に、C2H,、C2)14、Cd5、C3H,、Ca
HIo、CbHb、CHzFz 、CHCl3 、CH
2Cl□、C2H50)1等も用いられる。
更にまた、カーボンを含んだガスに添加されるハロゲン
系ガスには、実施例で用いた)tar 、 Cl2以外
に、SF6、NF3 、CFa 、CHF6、XeF
2、HCI、CClF3 、CCl4、CCl2F2、
CBrF3 、C2ClzF4、C2Cl3F3 、C
2Cl3F3 、CzCIFs、CzBrzFn 、B
Cl3.5ICl4、Brz 、BBr*等も用いられ
る。
系ガスには、実施例で用いた)tar 、 Cl2以外
に、SF6、NF3 、CFa 、CHF6、XeF
2、HCI、CClF3 、CCl4、CCl2F2、
CBrF3 、C2ClzF4、C2Cl3F3 、C
2Cl3F3 、CzCIFs、CzBrzFn 、B
Cl3.5ICl4、Brz 、BBr*等も用いられ
る。
以上の実施例から明らかなように、本発明の方法におい
ては、高濃度の例えばn゛型ソース・ドレイン領域のゲ
ート側端部にソース・ドレイン領域と同導電型の低濃度
領域例えばn−型領域を有し、ゲート下部の半導体基板
例えばP型基板との境界部の濃度分布をなだらかにして
ショートチャ2ル効果を防止したLDDIl造を形成す
る際の、ゲート電極端からオフセットされた高濃度ソー
ス・トレイン領域形成用のイオン汀入を、ゲート電極の
側壁部に酸化ノリコン膜によるサイドウオールを設けず
に形成することができる。従ってイオン注入層の活性化
アニール時の熱処理において、ゲート電極の側壁に上記
酸化シリコン膜が存在しないことから、酸化シリコン膜
と半導体基板との熱膨張係数の違いに起因する転位の発
生及び増殖がなくなり、ソース−ドレイン間リーク電流
の大幅な軽減がはかれる。
ては、高濃度の例えばn゛型ソース・ドレイン領域のゲ
ート側端部にソース・ドレイン領域と同導電型の低濃度
領域例えばn−型領域を有し、ゲート下部の半導体基板
例えばP型基板との境界部の濃度分布をなだらかにして
ショートチャ2ル効果を防止したLDDIl造を形成す
る際の、ゲート電極端からオフセットされた高濃度ソー
ス・トレイン領域形成用のイオン汀入を、ゲート電極の
側壁部に酸化ノリコン膜によるサイドウオールを設けず
に形成することができる。従ってイオン注入層の活性化
アニール時の熱処理において、ゲート電極の側壁に上記
酸化シリコン膜が存在しないことから、酸化シリコン膜
と半導体基板との熱膨張係数の違いに起因する転位の発
生及び増殖がなくなり、ソース−ドレイン間リーク電流
の大幅な軽減がはかれる。
また、ゲート電極端と高濃度ソース・ドレイン領域端と
のオフセット部の寸法を決定する前記付着物の厚さの制
御は、付着物の成長条件及び成長時間の制御により正確
に行え、且つその基板面内の分布も一様にできるので、
上記のようにソース・ドレイン接合に一定のなだらかな
濃度分布を有するLDD構造を再現性良く形成できる。
のオフセット部の寸法を決定する前記付着物の厚さの制
御は、付着物の成長条件及び成長時間の制御により正確
に行え、且つその基板面内の分布も一様にできるので、
上記のようにソース・ドレイン接合に一定のなだらかな
濃度分布を有するLDD構造を再現性良く形成できる。
〔発明の効果〕
以上説明したように本発明によれば、LDD構造のMO
3I−ランジスタのソース−ドレイン間リーク電流を大
幅に軽減できる。
3I−ランジスタのソース−ドレイン間リーク電流を大
幅に軽減できる。
従って本発明は、ンヨートチャネル化されたLDD素子
を用いるLSI等の性能及び信顧性向上に有効である。
を用いるLSI等の性能及び信顧性向上に有効である。
第1図(a)〜(e)は本発明の原理説明用工程断面図
、第2図(a)〜(g)は本発明の第1の実施例の工程
断面図、 第3図(a)〜(C)は本発明の第2の実施例の工程断
面図、 第4図は本発明の実施例に用いた処理装置の模式断面図
、 第5図は本発明の実施例に用いたダウンストリームアッ
シング装置の模式断面図、 第6図は従来のLDD構造の模式断面図、第7図はDD
DII造の模式断面図、 第8図は従来のLDD構造の問題点を示す模式%式% 3はゲート電極材料層、 4マスク材パターン、 4aは有機膜、 4bは無機絶縁膜、 5は付着物、 6S、6Dはn゛型ソース・ドレイン領域、7S、7D
はn−型低濃度領域 を示す。 植2図(マの1) 本完明の第1の寛厳J゛1のT打断面図第2図(”#)
2) 第5図 オJr明の躬2のア姶ず列の工竹田n拍図第3図 従来のLDD構造の横式断面図 第6図 D[)D構造の柳へ断面図 第7図 呆δ図
、第2図(a)〜(g)は本発明の第1の実施例の工程
断面図、 第3図(a)〜(C)は本発明の第2の実施例の工程断
面図、 第4図は本発明の実施例に用いた処理装置の模式断面図
、 第5図は本発明の実施例に用いたダウンストリームアッ
シング装置の模式断面図、 第6図は従来のLDD構造の模式断面図、第7図はDD
DII造の模式断面図、 第8図は従来のLDD構造の問題点を示す模式%式% 3はゲート電極材料層、 4マスク材パターン、 4aは有機膜、 4bは無機絶縁膜、 5は付着物、 6S、6Dはn゛型ソース・ドレイン領域、7S、7D
はn−型低濃度領域 を示す。 植2図(マの1) 本完明の第1の寛厳J゛1のT打断面図第2図(”#)
2) 第5図 オJr明の躬2のア姶ず列の工竹田n拍図第3図 従来のLDD構造の横式断面図 第6図 D[)D構造の柳へ断面図 第7図 呆δ図
Claims (1)
- 【特許請求の範囲】 1、絶縁ゲート型電界効果トランジスタを形成するに際
して、 一導電型半導体基板上を覆って形成されたゲート電極材
料層の上に、ゲート電極形状に対応するマスク材パター
ンを形成する工程と、 該マスク材パターンを有するゲート電極材料層の表面を
、カーボンを含んだガスを主成分とするガスのプラズマ
に曝して、該マスク材パターンの側壁に付着物を形成す
る工程と、該付着物を含む該マスク材パターンをマスク
にして該ゲート電極材料層を、基板に対して垂直に底面
までドライエッチングする工程と、 該付着物を含む該マスク材パターンとその下部の該ゲー
ト電極材料層をマスクにして、該半導体基板に反対導電
型低不純物濃度領域を形成する工程と、 該付着物を除去した後、該マスク材パターンをマスクに
して該ゲート電極材料層を基板に対して垂直に底面まで
ドライエッチングする工程と、該マスク材パターンとそ
の下部の該ゲート電極材料層をマスクにして、該半導体
基板に反対導電型高不純物濃度領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 2、前記マスク材パターンが、上層が有機膜、下層が無
機絶縁膜の積層構造を有し、前記付着物の除去に際し該
有機膜の除去も同時に行われることを特徴とする請求項
1記載の半導体装置の製造方法。 3、前記マスク材パターンが、無機絶縁膜の単層構造を
有することを特徴とする請求項1記載の半導体装置の製
造方法。 4、前記無機絶縁膜が酸化シリコン膜または窒化シリコ
ン膜よりなることを特徴とする請求項2または3記載の
半導体装置の製造方法。 5、前記無機絶縁膜が燐及び硼素の何れか一方若しくは
両方を含んでいることを特徴とする請求項2または3記
載の半導体装置の製造方法。 6、前記カーボンを含んだガスが、CH_4、C_2H
_2、C_2H_4、C_2H_6、C_3H_6、C
_3H_8、C_4H_1_0、C_6H_6、CHF
_3、CH_2F_2、CHCl_3、CH_2Cl_
2、C_2H_5OHの中の1種類若しくは複数種類か
らなることを特徴とする請求項1記載の半導体装置の製
造方法。 7、前記カーボンを含んだガスを主とするガスに添加さ
れるガスにハロゲン系ガスが使用されることを特徴とす
る請求項1記載の半導体装置の製造方法。 8、前記ハロゲン系ガスが、SF_6、NF_3、CF
_4、C_2F_6、XeF_2、Cl_2、HCI、
CClF_3、CCl_4、CCl_2F_2、CBr
F_3、C_2Cl_2F_4、C_2Cl_3F_3
、C_2Cl_4F_2、C_2ClF_5、C_2B
r_2F_4、BCl_3、SiCl_4、Br_2、
HBr、BBr_3、の中の1種類若しくは複数種類か
らなることを特徴とする請求項7記載の半導体装置の製
造方法。 9、前記カーボンを含んだガスを主とするガスに添加さ
れるキャリアガスに希ガス特にHe若しくはArが使用
されることを特徴とする請求項1記載の半導体装置の製
造方法。 10、前記ゲート電極材料層をドライエッチングする際
に用いるエッチングガスが、Cl_2、Br_2、HB
r、BBr_3の中の1種類若しくは複数種類からなる
ことを特徴とする請求項1記載の半導体装置の製造方法
。 11、前記Cl_2をエッチングガスに用いてゲート電
極材料層をドライエッチングするに際し、エッチング中
の該ゲート電極材料層の温度を−60℃乃至0℃の温度
範囲に保持することを特徴とする請求項10記載の半導
体装置の製造方法。 12、前記Br_2、HBr、BBr_3をエッチング
ガスに用いてゲート電極材料層をドライエッチングする
に際し、エッチング中の該ゲート電極材料の温度を50
℃乃至150℃の温度範囲に保持することを特徴とする
請求項10記載の半導体装置の製造方法。 13、前記ゲート電極材料層をドライエッチングする際
に用いるエッチングガスが、水素基或いは酸素基を有す
るガス、または希ガスの中の1種類若しくは複数種類を
含むことを特徴とする請求項1記載の半導体装置の製造
方法。 14、前記付着物、或いは前記付着物と前記有機膜を除
去する際に、酸素或いは酸素に20%以下の弗素系ガス
を加えた混合ガスを主とするガスによるアッシング処理
が用いられ、該弗素系ガスにはSF_6、NF_3、C
F_4の中の1種類若しくは複数種類が用いられること
を特徴とする請求項1若しくは2記載の半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19180090A JPH0476925A (ja) | 1990-07-18 | 1990-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19180090A JPH0476925A (ja) | 1990-07-18 | 1990-07-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0476925A true JPH0476925A (ja) | 1992-03-11 |
Family
ID=16280747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19180090A Pending JPH0476925A (ja) | 1990-07-18 | 1990-07-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0476925A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221293A (ja) * | 1994-01-21 | 1995-08-18 | Lg Semicon Co Ltd | Mosfetの製造方法 |
US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
-
1990
- 1990-07-18 JP JP19180090A patent/JPH0476925A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
JPH07221293A (ja) * | 1994-01-21 | 1995-08-18 | Lg Semicon Co Ltd | Mosfetの製造方法 |
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