JPH0476925A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ 半導体装置の製造方法、特に絶縁ゲート型電界効果トラ
ンジスタ（ＭＯＳトランジスタ）の形成方法に関し、 転位の増殖を防ぎ、且つソース・ドレイン拡散領域と基
板の境界がなだらかな濃度分布を持つ構造を再現性良く
形成し、リーク電流の減少、闇値の変動、コンダクタン
スの変動、耐圧劣化等の素子性能の劣化を防止すること
を目的とし、絶縁ゲート型電界効果トランジスタを形成
するに際して、−導電型半導体基板上を覆って形成され
たゲート電極材料層の上に、ゲート電極形状に対応する
マスク材パターンを形成する工程と、該マスク材パター
ンを有するゲート電極材料層の表面を、カーボンを含ん
だガスを主成分とするガスのプラズマに曝して、該マス
ク材パターンの側壁に付着物を形成する工程と、該付着
物を含む該マスク材パターンをマスクにして該ゲート電
極材料層を、基板に対して垂直に底面までドライエツチ
ングする工程と、該付着物を含む該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型低不純物濃度領域を形成する工程と
、該付着物を除去した後、該マスク材パターンをマスク
にして該ゲート電極材料層を基板に対して垂直に底面ま
でドライエツチングする工程と、該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型高不純物濃度Ｍ３！Ｕを形成する工
程とを含み構成される。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、特に絶縁ゲート型電界
効果トランジスタ（ＭＯＳトランジスタ）の形成方法に
関する。

ＭＯＳトランジスタにおいては、近年の高集積化による
素子の微細化に伴って、ショートチャネル効果が問題に
なってきている。この対策として、例えばｎ−ＭＯＳの
場合、ソース・ドレイン領域となるｎ゛型拡散領域とｐ
型基板の境界になだらかな不純物の濃度分布を持たせて
、電界、特にドレイン近傍での電界を緩和し、これによ
ってショートチャネル効果の防止がなされる。

〔従来の技術〕

ソース・ドレインとなるｎ゛型拡散領域とｐ型基板の境
界になだらかな濃度分布を持たせる従来の技術に、以下
の２種類の構造がある。

■　従来のＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
　Ｄｒａｉｎ　）構造この構造は、第６図の模式断面図
に示すように、ゲート電極７３をマスクにして低濃度の
燐（Ｐ゛）のイオン注入でｎ−型低濃度ｅＭＪＡ１４ｓ
　、　７４Ｄを形成してソース・ドレイン近傍をｎ−化
し、次いで基板上に化学気相成長により酸化シリコン（
ＳｉＯｚ）膜を被着させ、続いて全面エツチングを行う
ことによりゲート電極７３の側壁にＳｉＯ□サイドウオ
ール７５を形成し、その後この５ｉＯｚサイドウオール
７５を有するゲート電極７３をマスクにして高濃度の砒
素（Ａｓ”　）のイオン注入でソース・ドレイン領域７
６Ｓ　、７６Ｄをｎ゛化させることによって得られる。

なお図中、７１はｐ型シリコン（Ｓｉ）基板、７２はゲ
ート酸化膜を示す。

■　Ｄ　Ｄ　Ｄ　（Ｄｏｕｂｌｅ　Ｄｉｆｆｕｓｅｄ　
Ｄｒａｉｎ　）構造この構造は、第７図の模式断面図に
示すように、高濃度のＡｓでゲート電極７３に自己整合
して形成されるｎ゛型のソース・ドレイン領域７７Ｓ　
、　７７Ｄに重ねて、拡散速度の速いＰを低濃度に導入
し、この拡散速度の速いＰをＡｓより広く拡散させてｎ
゛型ソース・ドレイン領域７７５．７７Ｄの外側をｎ型
低濃度領域７８Ｓ　、７８Ｄにより取り囲むことにより
得られる。なお図中、７１はＰ型シリコン（Ｓｉ）基板
、７２はゲート酸化膜を示す。

〔発明が解決しようとする課題］ しかし■に示す従来のＬＤＤ構造においては、ゲート電
極７３の側壁に形成したＳｉＯ□サイドウオール７５の
ソース・トレイン側のエツジで、上記ＳｉＯ□サイドウ
オール７５とＳｉ基板７１との熱膨張係数の違いに起因
する熱応力が集中し易くなる。そのために、ソース、ド
レイン等のイオン打ち込み領域に転位網が発生したとき
、続く熱処理で更にＳｉＯ□サイドウオール７５による
応力が加わり、転位が増殖して、従来のＬＤＤ構造の問
題点を示す第８図の模式断面図に示されるように、前記
転位７９がゲート電極７３の下部にまで成長してしまう
。そしてこの転位が接合８０を横切った場合には、ソー
ス−ドレイン間のリーク電流が増大し、闇値やコンダク
タンスの変動等の素子性能劣化の問題を生ずる。

ここで、図中の各符号は第６図と同一対称物を示してい
る。

また■に示すＤＤＤ構造は、拡散速度の速いＰを広（拡
散させるので、これにより形成されるｎ−型低濃度領域
７８Ｓ　、７８Ｄの拡がりの制御が非常に困難になり、
閾値やソース−ドレイン間耐圧が、ばらつくという問題
を生ずる。

そこで本発明は、転位の増殖を防ぎ、且つソース・ドレ
イン拡散領域と基板の境界がなだらかな濃度分布を持つ
構造を再現性良く形成し、リーク電流の減少、闇値の変
動、コンダクタンスの変動、耐圧低下環の素子性能の劣
化を防止することを目的とする。

〔課題を解決するための手段〕

上記課題は、絶縁ゲート型電界効果トランジスタを形成
するに際して、−導電型半導体基板上を覆って形成され
たゲート電極材料層の上に、ゲート電極形状に対応する
マスク材パターンを形成する工程と、該マスク材パター
ンを有するゲート電極材料層の表面を、カーボンを含ん
だガスを主成分とするガスのプラズマに曝して、該マス
ク材パターンの側壁に付着物を形成する工程と、該付着
物を含む該マスク材パターンをマスクにして該ゲート電
極材料層を、基板に対して垂直に底面までドライエツチ
ングする工程と、該付着物を含む該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型低不純物濃度領域を形成する工程と
、該付着物を除去した後、該マスク材パターンをマスク
にして該ゲート電極材料層を基板に対して垂直に底面ま
でドライエッチングする工程と、該マスク材パターンと
その下部の該ゲート電極材料層をマスクにして、該半導
体基板に反対導電型高不純物濃度領域を形成する工程と
を含む本発明による半導体装置の製造方法により解決さ
れる。

［作　用］ 第１図（ａ、）〜（ｅ）は本発明の原理説明用工程断面
図である。

本発明の方法においては、例えばρ型半導体基板１上に
ゲート絶縁膜２を形成し、その上にゲート電極材料層３
を形成した後、先ずゲート電極材料層３上に例えば上層
が有機膜（レジスト膜）４ａ、下層が無機絶縁膜（Ｓｉ
Ｏ□膜）４ｂからなりゲート電極パターンに対応するパ
ターン形状を有する２層構造のマスク材パターン４を形
成しく第１図（ａ）参照）、この基板をカーボンを含ん
だガス（例えば、ＣＨＦ３、ＣＬ　、Ｃ２１（６等）を
主とし、更にハロゲン系のエツチングガスを添加したガ
スのプラズマに曝すことによって、上記マスク材パター
ン４の側壁に付着物５が選択的に形成される（第１図（
ｂ）参照）。本来は、カーボンを含んだガスのプラズマ
により基板面全面に付着物が形成され、従ってマスク材
パターン４の側壁部には高さ方向に段差に相当して見掛
は上厚く付着物５が形成される。そこで、上記カーボン
を含んだガスに前記エッチングガスを添加して付着物の
堆積と同時に異方性エンチングを行うと、マスク材パタ
ーン４の側壁以外の付着物は除去され上記側壁部のみに
選択的に付着物５が形成される。このマスク材パターン
４の側壁につく付着物５の量（厚さ）は、処理条件が一
定の場合、被加工物が上記プラズマに曝される時間乙こ
依存し、プラズマに曝される時間が長い程、付着物の量
（厚さ）は多く　（厚く）なる。

マスク材パターンが無機絶縁膜の単層構造を有する場合
も、同様にマスク材パターンの側壁に選択的に付着物が
形成される。そして、ゲート電極材料層３は前記付着物
５を含めたマスク材パターン４通りに基板に対して垂直
にエンチングされる。

そこで、前記のカーボンを含んだガスを主とするガスの
プラズマに曝される時間を制御することによって、上記
電極材料層の端部に整合して形成されるｎ゛型（高濃度
）ソース・ドレイン領域６Ｓ、６Ｄの領域が決定される
（第１図（Ｃｌ参照）。続いて前記付着物５とマスク材
パターン４上層部の有機膜（レジスト４ａを除去すると
、本来のゲート電極形状と二対応する無機絶縁膜４ｂの
マスク材パターンが残る（第１図（ｄ）参照）。そこで
この無機絶縁膜４ｂのパターンをマスクにし、再びゲー
ト電極材料層３を基板に対して垂直にエツチングすると
本来の寸法を有するゲート電極パターン３Ｇが形成され
、このゲート電極パターン３Ｇをマスクにしイオン注入
によってその側面に整合して形成れさるｎ−型低濃度領
域７Ｓ、７Ｄの領域が決定される（第１図（ｅ）参照）
。かくて、ｎ゛型ソース・ドレイン拡散領域６Ｓ、６Ｄ
とＰ型基板ｌのゲート側境界になだらかな濃度分布を持
つ構造が形成される。

また、ゲート電極の形状制御は、エツチングにおけるエ
ツチングガスと基板温度に依存する。本発明においては
エツチングガスに例えば硼素系のガスであるＨＢｒを用
い、このガスのプラズマを利用し、更に基板温度を５０
℃〜１５０″Ｃの範囲内に保ちながらゲート電極材料で
ある多結晶シリコンのエツチングを行う。この場合、反
応生成物であるＳ＋Ｂｒｘ　（ｘ＝１〜４）が多結晶シ
リコンの側壁を保護し、アンダーカットを生じることな
く基板に垂直にエツチングできる。この側壁保護膜は極
めて薄いので寸法忠実度も高い。

なお、上記ＨＢｒを用いて、基板温度が５０’Ｃよりも
低温では多結晶シリコンの側壁形状は類テーバとなり、
１５０℃を越える高温ではアンダーカットが生してしま
う。

二のような効果は、エツチングガスにＣｌ２を用いる場
合にも現れ、この場合、基板面に垂直な側壁形状を得る
ためにはエツチング温度を一６０℃〜０℃の範囲に保持
する必要がある。

つまり、ゲート電極材料に応してエツチングガスと基板
温度を最適に選択する必要があり、こうしたエツチング
プロセスを用いることによってゲート電極の形状制御が
可能になる。また希ガス例えばＨｅの添加により、エツ
チングレートの分布を良くすることができる。

以上の説明から明らかなように本発明によれば、高濃度
ソース・ドレイン領域のゲート側端部と基板との界面に
、濃度分布を緩やかにするための低濃度拡散領域を形成
する際に、ゲート電極の側壁にＳｉＯ□膜のサイドウオ
ールを設ける必要が無くなるので、ソース・ドレイン領
域の接合を横切る転位の発生が防止されてリーク電流の
軽減が図れ、且つ高濃度ソース・ドレイン及び低濃度拡
散層領域の位置も再現性良く形成出来、闇値、耐圧等の
トランジスタ特性のばらつきも減少する。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第２図（ａ）〜（（至）は本発明の第１の実施例の工程
断面図、第３図（ａ）〜（Ｃ）は本発明の第２の実施例
の工程断面図、第４図は本発明の実施例に用いた処理装
置の模式断面図、第５図は本発明の実施例に用いたダウ
ンストリームアッシング装置の模式断面図である。

全図を通し同一対象物は同一符合で示す。

第２図（ａ）参照 本発明の方法によりＬＤＤ構造のＭＯＳ）ランジスタを
形成するに際しては、通常通り、例えばＰ−型Ｓｉ基板
１１の、フィールド酸化膜１２及びその下部のＰ型チャ
ネルストンバ１３によって分離表出された素子形成領域
１４面に、例えば熱酸化により厚さ３００人程０のゲー
ト酸化１１５を形成した後、この基板上にＣＶＤ法によ
りゲート電極材料である例えば厚さ４０００人程度０ポ
リ５ｉｌｌ１６を形成し、このポリＳｉ層１１６に燐を
拡散させて導電性を付与する。（以上従来通り） 続いて、上記ポリＳｉ層１１６上にＣＶＤ法により厚さ
２０００λ程度の５ｉ０２膜を形成し、その上に通常の
フォトプロセスによりゲート電極パターンに対応する形
状ををするレジスト膜パターン１８を形成し、このレジ
スト膜パターン１８をマスクにしりアクティブイオンエ
ツチング（ＲＩＥ　）処理で前記ＳｉＯ□膜を選択的に
エツチング除去し、前記ポリ５ｉｉｌ１６上に上層がレ
ジスト膜パターン１８で下層が５ｉＯｚ膜パターン１７
からなる２層マスク材パターン１９を形成する。

ここで、上記ＲＩＥ処理には被処理基板が固定されるエ
ツチング用電極に基板温度調節機構を備えた通常の平行
平板型ＲＩＥ処理装置を用いる。第４図は実施例に用い
た処理（ＲＩＢ　）装置の模式断面図で、３１はステン
レス等の金属壁面を有するエツチング室、　３１Ｅは対
向電極面、３２は排気系、３３はガス供給管、３４は石
英窓、３５は絶縁体、３６は工“ツチング用電極、３７
は静電チャック、３８はチャック用電源、３９Ａは冷媒
導入管、３９Ｂは冷媒導出管、４０はエフ・チング量測
定用のレーザ干渉計、４１は被処理半導体基板、４２は
ＲＦ電源、４３は接地点、４４は石英カバー、４５はガ
ス拡散板を示す。

第２回（ｂ）参照 第１の実施例においては、先ず、前記２層マスク材パタ
ーン１９を有する被処理半導体基板が固定され真空に排
気されたＲＴＥ装置内に、炭素を含むガスである例えば
ＣＨＦ３とハロゲン系のガスである例えばＨＢｒを供給
し、この混合ガスのプラズマを発生させ、このプラズマ
に被処理半導体基板を曝し、前記２層マスク材パターン
１９の側壁のみに選択的に例えば厚さ２０００人程度０
付着物２０を形成する。このときの処理条件は、例えば
次の通りである。

ＣＨＦ　、流量 ＨＢｒ流量 圧力 ｒｆパワー 基板温度 処理時間 ８０　　　（ｓｃｃｍ） ２０　　　（ｓｃｃｍ） ０．１　　（Ｔｏｒｒ） ３００　　（Ｗ）　　（０，６６Ｗ／ｃｍ”　　）２０
　　　（”Ｃ） ３０〔秒〕 第２図（Ｃ）参照 続いて、上記付着物２０を含めた２層マスク材パター刈
９をマスクにし、［Ｅ処理によりポリＳｉ層１１６を基
板面に対して垂直に底面までエツチングする。この時の
エツチング条件は、例えば次ぎに示す通りである。

ＨＢｒ流量　：　　１００　　（ｓｃｃｉ）圧力　　　
：　　０．１　　［Ｔｏｒｒ）ｒｆパワー　：　　３０
０　　（Ｗ）　　（０，６６Ｗ／ｃｍ２）基板温度　：
　　８０　　（”Ｃ） 第２図（ｄ）参照 続いて、上記付着’ｌ１２０を含めた２層マスク材パタ
ーン１９及びその下部のポリＳｉ層１１６をマスクにし
、例えば、加速エネルギー：　７０ＫｅＶ　、ドーズ量
：　Ｉ　ＸＩＯ”　〜Ｉ　ＸＩＯ”７ｃｍ２の条件で、
ｎ゛型高濃度ソース・ドレイン形成用の砒素（Ａｓ”　
）をイオン注入する。なお１２１は高濃度Ａｓ”注入領
域を示す。

第２図（ｅ）参照 続いて、酸素（０□）に弗素系のガス例えばＣＦ、を混
合したガスによるダウンストリームアッシング処理を行
い、付着物２０と２層マスク材パターン１９上層のレジ
スト膜パターン１８を除去し、ゲート電極寸法に対応す
る寸法を有する前記マスク材パターン１９下層のＳｉＯ
□膜パターン１７を残留せしめる。

圧 第４図はダウンストリームアッシング装置の概略を示し
た模式断面図で、図中、４６はマイクロ波導波管、４７
はマイクロ波透過窓、４８はプラズマ室、４９はガス供
給口、５０はシャワーヘッド、５１はアッシング室、５
２は排気口、５３はステージ、５４はヒータ、５５はヒ
ータスイッチ、５６はヒータ電源、５７は被処理半導体
基板を示す。

このダウンストリームアッシングにおける条件は、例え
ば次ぎの通りである。

ＣＦ４流量　：　　　４５　　［ｓｃｃｍ］０□　流量
　：　　２４００　　Ｃｓｃｃｍ）μ波出力　：　　１
．５　　（ＫＷ） 基板温度　：　　１００　　［’Ｃ） 第２図げ）参照 続いて、上記５ｉｎｚ膜パターン１７をマスクにし、前
記第２図ＩＣ）　；こ示した工程と同様な条件のＲＩＥ
処理により、ポリＳｉ層１１６を基板面に垂直に底面ま
でエツチングしてポリＳｉゲート電極Ｊ６を形成し、次
いでこの５ｉＯｚ膜パターン１７を上部に有するゲート
電極１６をマスクにし燐（Ｐ゛）のイオン注入を、例え
ば加速エネルギー：　６０ＫｅＶ　、ドーズ量＝１×１
０１３〜１．　ＸＩＯ”７ｃｍ２の条件で行う。１２２
ハ低濃度Ｐ゛注大頭域を示す。

第２図（ｇ）参照 続いてアニール処理を行い、前記低濃度Ｐ゛注入領域１
２２及び高濃度Ａｓ”注入領域１２１を活性化して、ゲ
ート側端部がゲート電極１６に自己整合し上記Ｐ゛を不
純物とするｎ−型低濃度領域２２Ｓ、２２Ｄ及び、ゲー
ト電極１６から前記付着物２０の厚さに相当する分だけ
離間した前記Ａｓ”を不純物とするｎ゛型高濃度ソース
・ドレイン領域２１Ｓ、２１Ｄを形成する。

以上のプロセスにより、図のように、チャネルが形成さ
れるゲート電極１６の直下部とｎ゛型（高濃度）ソース
・ドレイン領域２１Ｓ、２１０との間にｎ−型低濃度領
域２２Ｓ　、２２Ｄがそれぞれ介在してその部分でのソ
ース・トレイン接合部がなだらかな濃度分布を持つよう
になるので、特に大きな電位差が形成されるドレイン近
傍の電界が緩和される。

そして以後、図示しないが、眉間絶縁膜の生成、コンタ
クトホールの形成、Ａ／２等の金属配線層の形成等がな
されて、本発明の方法によるＭＯＳトランジスタは完成
する。

第３図（ａ）参照 第２の実施例においては、第１の実施例における第２図
（ａ）に示す試料からレジスト膜パターン（１８）を除
去してなる被処理基板を用い、この基板を第４図の処理
装置のエツチング電極に固定し、装置内にカーボンを含
んだガスのＣＨ，とエツチングガスであるＨＢｒの混合
ガスのプラズマを発生させ、マスク材パターンであるＳ
ｉＯ□膜パターン１７の側壁に付着物２０を形成した。

このときの処理条件は、例えば次ぎに示す通りとした。

ＣＨ４流量　：　　８０　　Ｃｓｃｃｍ）ＨＢｒ流量　
：　　　２０　　（ｓｃｃｍ）圧力　　　：　　０．１
　　（Ｔｏｒｒ）ｒｆパワー　：　　３００　　（Ｗ）
　　（０，６６Ｗ／ｃｍ”　）基板温度　：２０（’Ｃ
） 処理時間　：３０〔秒］ 第３図ｃｂ）参照 続いて、上記付着物２０を含むＳｉＯ□膜パターン１７
をマスクにし、ＲＩＥ処理によりポリＳｉ層１１６を底
面まで基板に対し垂直にエツチングした。このときのエ
ツチング条件は、例えば次ぎに示す通りとした。

ＨＢｒ流量　：　　１００　　（ｓｃｃｒｎ〕圧力　　
　：　　０．１　　［Ｔｏｒｒ］ｒｆパワー　：　　３
００　　（Ｗ）　　（０，６６Ｗ／ｃｍ２）基板温度　
：８０（”Ｃ） 第３図（Ｃ）参照 続いて、上記付着物２１を含めた５ｉ０２膜パターン１
７及びその下部のポリＳｉ層１１６をマスクにし、例え
ば、加速エネルギー：　７０ＫｅＶ、ドーズ量：１ｘ１
０１４〜１ｘｌＯ１５／ｃ１１２の条件で、ｎ゛型高ａ
度ソース・ドレイン形成用の砒素（Ａｓ”）をイオン注
入する。

１２１は高濃度Ａｓ”注入領域を示す。

以後図示しないが、前記第１の実施例同様にＣＦ、と０
□の弗素系のガス例えばＣＦ４を混合したガス第１の実
施例と同様な条件によるダウンストリームアッシング処
理を行って付着物２０を除去した後、第１の実施例にお
ける第２図げ）、第２図（（至）で説明したのと同様な
工程を経てＬＤＤ構造のＭＯＳトランジスタが形成され
る。

第３の実施例においては、前記第４図の処理装置を使用
してＣｚＨｂとＣ＋Ｚの混合ガスのプラズマを発生させ
、このプラズマに第１の実施例同様の２層マスク材パタ
ーンを有する試料を曝し、２層マスク材パターンの側壁
に付着物を形成した。この時の条件は例えば次ぎの通り
である。

ＣｚＨｂ流量　：　　　９０　　（ｓｃｃｍ）Ｃｌ２流
量　：、　　１０　　（ｓｃｃＩｌｌ）圧力　　　：　
　０．１　　（Ｔｏｒｒ）ｒｆパワー　：　　３００　
　（Ｗ）　　（０，６６Ｗ／ｃａ＋２）基板温度　：２
０（’Ｃ） 処理時間　＝３０〔秒〕 続いて、上記付着物と２層マスク材パターンを含めたも
のをマスクにし、ＣＩ２ガスを用いてポリＳｉ層を基板
に垂直に底面までエツチングした。この時のエツチング
条件は次ぎの通りである。

Ｃｌｚ流量　：　　１００　　［ｓｃｃｍ）圧力　　　
：　　０．１　　（Ｔｏｒｒ）ｒｆパワー　：　　３０
０　　（Ｗ）　　（０，６６Ｗ／ｃｍ”　）基板温度　
ニー１０（’Ｃ） 続いて、第１の実施例同様に付着物を含む２層マスク材
パターン及びその下部のポリＳｉ層をマスクにし、Ａｓ
”のイオン注入を加速エネルギー＝７０ＫｅＶ　、ドー
ズ量：　Ｉ　Ｘｌ０１４〜Ｉ　ＸＩＯ”７ｃｍ２の条件
で行って高濃度のＡｓ注入領域を形成した。

続いて、第１の実施例同様のダウンストリームアッシン
グにより付着物及びマスク材パターン上層のレジスト膜
パターンを除去した後、第１の実施例同様に、残留する
５ｉ０２膜パターンをマスクに用い、再びポリＳｉ層を
基板に対して垂直にエツチングしてゲート電極を形成し
た。この時のエツチング条件は例えば次ぎの通りである
。

ＣＩ２流ＬＥ　　：　　１００　　（ｓｃｃｒｇ〕圧力
　　　：　　０．１　　ｊＴｏｒｒ）ｒｆパワー　：　
　３００　　ＣＷ）　　（０，６６Ｗ／ｃｍ”　）基板
温度　ニー５０（’Ｃ） 続いて、上記で得られたゲート電極をマスクにし、　Ｐ
゛のイオン注入を６０ＫｅＶ、１×１ＯＩ３〜１×１０
”７ｃｍ２の条件で行い、アニール処理を行ってｎ４型
ソース・ドレイン領域のゲート側端部ムこｎ−型領域を
有する第１の実施例同様のＬＤＤ構造のＭＯＳトランジ
スタを形成した。

更に第４の実施例においては、第４図の処理装置を使っ
てＣ２Ｈ６とＣｌ□とＨｅとの混合ガスのプラズマを発
生させ、このプラズマに第３の実施例同様の試料を曝し
、２層マスク材パターンの側壁に付着物を形成した。こ
の時の処理条件は、例えば次ぎの通りである。

Ｃｄｌ、流量　：　　９０　　（ｓｃｃｍ〕ＣＩＺ流量
　：　　　１０　　（ｓｃｃｍ）Ｈｅ　　　　　　　：
　　　５０　　（ｓｃｃｍ）圧力　　　：　　０．　Ｉ
　　ＣＴｏｒｒ　）ｒｆパワー　：　　３００　　（Ｗ
）　　（０，６６Ｗ／ｃｍ２）基板温度　：２０（’Ｃ
） 処理時間　：３０〔秒〕 このようなＨｅの添加によって、装置内のプラズマ密度
が均一化し、付着物の面内分布が一様になる効果を生ず
る。

以後の工程は第３の実施例と同様に行いＬＤＤ構造のＭ
ＯＳトランジスタを形成した。

以上の実施例においては、付着物及び２層マスク材パタ
ーン上層のレジスト膜の除去をダウンストリームアッシ
ングにより行ったが、上記付着物及びレジスト膜の除去
は、第４図の処理（ＲＩＥ　）装置を用いて行うことも
できる。その時の条件は例えば次ぎの通りである。

０２　　流量　：　　　９０　　（ｓｃｃｍ：ＩＣＦ、
流量　：　Ｏ〜２０１’ｓｃｃｍ）圧力　　　：　　０
．１　　（Ｔｏｒｒ）ｒｆパワー　：　　３００　　Ｃ
Ｗ〕（０，６６Ｗ／ｃｍ２）基十反温変　　　：２０（
”Ｃ） 従って、上記付着物及びレジスト膜の除去に処理（ＲＩ
Ｅ　）装置を用い、同一１７ＩＥ装置内でその後のポリ
Ｓｉ層のエンチングを連続して行うことにより、作業の
効率化が図れてスルーブツトが向上できる。

また、付着物を形成する際に用いるカーボンを含んだガ
スには、実施例で用いたＣＨＦ３、ＣＨ４、ＣｚＨｂ以
外に、Ｃ２Ｈ，、Ｃ２）１４、Ｃｄ５、Ｃ３Ｈ，、Ｃａ
ＨＩｏ、ＣｂＨｂ、ＣＨｚＦｚ　、ＣＨＣｌ３　、ＣＨ
２Ｃｌ□、Ｃ２Ｈ５０）１等も用いられる。

更にまた、カーボンを含んだガスに添加されるハロゲン
系ガスには、実施例で用いた）ｔａｒ　、　Ｃｌ２以外
に、ＳＦ６、ＮＦ３　、ＣＦａ　、ＣＨＦ６、ＸｅＦ　
２、ＨＣＩ、ＣＣｌＦ３　、ＣＣｌ４、ＣＣｌ２Ｆ２、
ＣＢｒＦ３　、Ｃ２ＣｌｚＦ４、Ｃ２Ｃｌ３Ｆ３　、Ｃ
２Ｃｌ３Ｆ３　、ＣｚＣＩＦｓ、ＣｚＢｒｚＦｎ　、Ｂ
Ｃｌ３．５ＩＣｌ４、Ｂｒｚ　、ＢＢｒ＊等も用いられ
る。

以上の実施例から明らかなように、本発明の方法におい
ては、高濃度の例えばｎ゛型ソース・ドレイン領域のゲ
ート側端部にソース・ドレイン領域と同導電型の低濃度
領域例えばｎ−型領域を有し、ゲート下部の半導体基板
例えばＰ型基板との境界部の濃度分布をなだらかにして
ショートチャ２ル効果を防止したＬＤＤＩｌ造を形成す
る際の、ゲート電極端からオフセットされた高濃度ソー
ス・トレイン領域形成用のイオン汀入を、ゲート電極の
側壁部に酸化ノリコン膜によるサイドウオールを設けず
に形成することができる。従ってイオン注入層の活性化
アニール時の熱処理において、ゲート電極の側壁に上記
酸化シリコン膜が存在しないことから、酸化シリコン膜
と半導体基板との熱膨張係数の違いに起因する転位の発
生及び増殖がなくなり、ソース−ドレイン間リーク電流
の大幅な軽減がはかれる。

また、ゲート電極端と高濃度ソース・ドレイン領域端と
のオフセット部の寸法を決定する前記付着物の厚さの制
御は、付着物の成長条件及び成長時間の制御により正確
に行え、且つその基板面内の分布も一様にできるので、
上記のようにソース・ドレイン接合に一定のなだらかな
濃度分布を有するＬＤＤ構造を再現性良く形成できる。

〔発明の効果〕 以上説明したように本発明によれば、ＬＤＤ構造のＭＯ
３Ｉ−ランジスタのソース−ドレイン間リーク電流を大
幅に軽減できる。

従って本発明は、ンヨートチャネル化されたＬＤＤ素子
を用いるＬＳＩ等の性能及び信顧性向上に有効である。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の原理説明用工程断面図
、第２図（ａ）〜（ｇ）は本発明の第１の実施例の工程
断面図、 第３図（ａ）〜（Ｃ）は本発明の第２の実施例の工程断
面図、 第４図は本発明の実施例に用いた処理装置の模式断面図
、 第５図は本発明の実施例に用いたダウンストリームアッ
シング装置の模式断面図、 第６図は従来のＬＤＤ構造の模式断面図、第７図はＤＤ
ＤＩＩ造の模式断面図、 第８図は従来のＬＤＤ構造の問題点を示す模式％式％ ３はゲート電極材料層、 ４マスク材パターン、 ４ａは有機膜、 ４ｂは無機絶縁膜、 ５は付着物、 ６Ｓ、６Ｄはｎ゛型ソース・ドレイン領域、７Ｓ、７Ｄ
はｎ−型低濃度領域 を示す。 植２図（マの１） 本完明の第１の寛厳Ｊ゛１のＴ打断面図第２図（”＃）
２） 第５図 オＪｒ明の躬２のア姶ず列の工竹田ｎ拍図第３図 従来のＬＤＤ構造の横式断面図 第６図 Ｄ［）Ｄ構造の柳へ断面図 第７図 呆δ図

Claims (1)

1. 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタを形成するに際
   して、 一導電型半導体基板上を覆って形成されたゲート電極材
   料層の上に、ゲート電極形状に対応するマスク材パター
   ンを形成する工程と、 該マスク材パターンを有するゲート電極材料層の表面を
   、カーボンを含んだガスを主成分とするガスのプラズマ
   に曝して、該マスク材パターンの側壁に付着物を形成す
   る工程と、該付着物を含む該マスク材パターンをマスク
   にして該ゲート電極材料層を、基板に対して垂直に底面
   までドライエッチングする工程と、 該付着物を含む該マスク材パターンとその下部の該ゲー
   ト電極材料層をマスクにして、該半導体基板に反対導電
   型低不純物濃度領域を形成する工程と、 該付着物を除去した後、該マスク材パターンをマスクに
   して該ゲート電極材料層を基板に対して垂直に底面まで
   ドライエッチングする工程と、該マスク材パターンとそ
   の下部の該ゲート電極材料層をマスクにして、該半導体
   基板に反対導電型高不純物濃度領域を形成する工程とを
   含むことを特徴とする半導体装置の製造方法。 ２、前記マスク材パターンが、上層が有機膜、下層が無
   機絶縁膜の積層構造を有し、前記付着物の除去に際し該
   有機膜の除去も同時に行われることを特徴とする請求項
   １記載の半導体装置の製造方法。 ３、前記マスク材パターンが、無機絶縁膜の単層構造を
   有することを特徴とする請求項１記載の半導体装置の製
   造方法。 ４、前記無機絶縁膜が酸化シリコン膜または窒化シリコ
   ン膜よりなることを特徴とする請求項２または３記載の
   半導体装置の製造方法。 ５、前記無機絶縁膜が燐及び硼素の何れか一方若しくは
   両方を含んでいることを特徴とする請求項２または３記
   載の半導体装置の製造方法。 ６、前記カーボンを含んだガスが、ＣＨ＿４、Ｃ＿２Ｈ
   ＿２、Ｃ＿２Ｈ＿４、Ｃ＿２Ｈ＿６、Ｃ＿３Ｈ＿６、Ｃ
   ＿３Ｈ＿８、Ｃ＿４Ｈ＿１＿０、Ｃ＿６Ｈ＿６、ＣＨＦ
   ＿３、ＣＨ＿２Ｆ＿２、ＣＨＣｌ＿３、ＣＨ＿２Ｃｌ＿
   ２、Ｃ＿２Ｈ＿５ＯＨの中の１種類若しくは複数種類か
   らなることを特徴とする請求項１記載の半導体装置の製
   造方法。 ７、前記カーボンを含んだガスを主とするガスに添加さ
   れるガスにハロゲン系ガスが使用されることを特徴とす
   る請求項１記載の半導体装置の製造方法。 ８、前記ハロゲン系ガスが、ＳＦ＿６、ＮＦ＿３、ＣＦ
   ＿４、Ｃ＿２Ｆ＿６、ＸｅＦ＿２、Ｃｌ＿２、ＨＣＩ、
   ＣＣｌＦ＿３、ＣＣｌ＿４、ＣＣｌ＿２Ｆ＿２、ＣＢｒ
   Ｆ＿３、Ｃ＿２Ｃｌ＿２Ｆ＿４、Ｃ＿２Ｃｌ＿３Ｆ＿３
   、Ｃ＿２Ｃｌ＿４Ｆ＿２、Ｃ＿２ＣｌＦ＿５、Ｃ＿２Ｂ
   ｒ＿２Ｆ＿４、ＢＣｌ＿３、ＳｉＣｌ＿４、Ｂｒ＿２、
   ＨＢｒ、ＢＢｒ＿３、の中の１種類若しくは複数種類か
   らなることを特徴とする請求項７記載の半導体装置の製
   造方法。 ９、前記カーボンを含んだガスを主とするガスに添加さ
   れるキャリアガスに希ガス特にＨｅ若しくはＡｒが使用
   されることを特徴とする請求項１記載の半導体装置の製
   造方法。 １０、前記ゲート電極材料層をドライエッチングする際
   に用いるエッチングガスが、Ｃｌ＿２、Ｂｒ＿２、ＨＢ
   ｒ、ＢＢｒ＿３の中の１種類若しくは複数種類からなる
   ことを特徴とする請求項１記載の半導体装置の製造方法
   。 １１、前記Ｃｌ＿２をエッチングガスに用いてゲート電
   極材料層をドライエッチングするに際し、エッチング中
   の該ゲート電極材料層の温度を−６０℃乃至０℃の温度
   範囲に保持することを特徴とする請求項１０記載の半導
   体装置の製造方法。 １２、前記Ｂｒ＿２、ＨＢｒ、ＢＢｒ＿３をエッチング
   ガスに用いてゲート電極材料層をドライエッチングする
   に際し、エッチング中の該ゲート電極材料の温度を５０
   ℃乃至１５０℃の温度範囲に保持することを特徴とする
   請求項１０記載の半導体装置の製造方法。 １３、前記ゲート電極材料層をドライエッチングする際
   に用いるエッチングガスが、水素基或いは酸素基を有す
   るガス、または希ガスの中の１種類若しくは複数種類を
   含むことを特徴とする請求項１記載の半導体装置の製造
   方法。 １４、前記付着物、或いは前記付着物と前記有機膜を除
   去する際に、酸素或いは酸素に２０％以下の弗素系ガス
   を加えた混合ガスを主とするガスによるアッシング処理
   が用いられ、該弗素系ガスにはＳＦ＿６、ＮＦ＿３、Ｃ
   Ｆ＿４の中の１種類若しくは複数種類が用いられること
   を特徴とする請求項１若しくは２記載の半導体装置の製
   造方法。