JPH0475364A - Programmable logic array - Google Patents
Programmable logic arrayInfo
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- JPH0475364A JPH0475364A JP19163490A JP19163490A JPH0475364A JP H0475364 A JPH0475364 A JP H0475364A JP 19163490 A JP19163490 A JP 19163490A JP 19163490 A JP19163490 A JP 19163490A JP H0475364 A JPH0475364 A JP H0475364A
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- array
- pla
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- 238000012790 confirmation Methods 0.000 abstract 1
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- 230000007704 transition Effects 0.000 description 3
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、プログラマブルロジックアレイに関するも
のである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a programmable logic array.
第２図は従来のプログフマブ〃ロジックプレイｃ以下Ｐ
ＬＡと記す）の構成を示すブロック図である０図におい
て、（１）は入力デコーダ、（２）はＡＮＰアレイ、（
３）はＯＲアレイ、（４）はフィードバックレジスタ、
（５）は出力レジスタ、（７）はＰＬＡである。Figure 2 shows the conventional programmable logic play c and below P.
In Figure 0, which is a block diagram showing the configuration of LA), (1) is an input decoder, (2) is an ANP array, (
3) is an OR array, (4) is a feedback register,
(5) is an output register, and (7) is a PLA.
次に動作について説明する。Next, the operation will be explained.
今、フィードバックレジスタ（４） Ｋは、ある値が保
持されているとする。この値と外部から入力される入力
信号は入力デコーダ（１）を通ってＡＮＤ７レイ（２）
に入力される。これによって、論理積項全生成する。そ
してそれをＯＲプレイ（３）に入力することにより論理
和をとって出力信号を得る。この出力信Ｊ８−はフィー
ドバックレジスタ（４）及び出力レジスタ（５）に入力
されて外部に信号を伝える。It is now assumed that feedback register (4) K holds a certain value. This value and the input signal input from the outside pass through the input decoder (1) and are AND7-rayed (2).
is input. This generates all logical product terms. Then, by inputting it to the OR play (3), a logical sum is taken and an output signal is obtained. This output signal J8- is input to a feedback register (4) and an output register (5) to transmit the signal to the outside.
従来のＰＬＡは以上のように構成されているので、１組
の入力信号に対して１組の出力信号しか生成されなかっ
た。状態遷移を制御する系にＰＬＡを用いた場合、ＰＬ
Ａの値が確定される過程に入力信号が変化して別の状態
に定文されても即座に対処できなかった。また、そのよ
うな構成のところにＰＬＡを用いるのは不向きであった
。Since the conventional PLA is configured as described above, only one set of output signals is generated for one set of input signals. When PLA is used in a system that controls state transition, PL
Even if the input signal changes and enters a different state during the process of determining the value of A, it cannot be dealt with immediately. Furthermore, it is not suitable to use PLA in such a structure.
この発明は上記のような問題点を解消するためになされ
たもので、即座に対処可能なＰＬＡを得ることを目的と
する。This invention was made to solve the above-mentioned problems, and aims to provide a PLA that can be dealt with immediately.
この発明にかかるＰＬＡはＡＮＤアレイｔ１つに対して
ＯＲアレイを複数個備え、それらの出力のうちの１つを
選択する手段を備えたものであシ、早く決定される入力
信号はＰＬＡの入力とし、遅く決定する入力信号はＰＬ
Ａの出力を選択するようにしたものである。The PLA according to the present invention is provided with a plurality of OR arrays for one AND array t, and means for selecting one of the outputs thereof, and the input signal determined quickly is the input signal of the PLA. and the input signal to be determined late is PL
The output of A is selected.
この発明にがかるＰＬＡは、複数個の出力を有するので
、状態遷移を制御する系に使用することが可能となる。Since the PLA according to the present invention has a plurality of outputs, it can be used in a system that controls state transition.
第１図はこの発明の一実施例によるＰＬＡの構成を示す
ブロック図である。図において、＜１） 、 ｔ２）。FIG. 1 is a block diagram showing the configuration of a PLA according to an embodiment of the present invention. In the figure, <1), t2).
（４） 、 （５） 、 （７）は第２図の従来例に示
したものと同等であるので説明を省略する。（３ａ）、
（３ｂ）はＯＲアレイ、（６）ｒｉマルチプレクサであ
る。(4), (5), and (7) are the same as those shown in the conventional example of FIG. 2, and therefore their explanations will be omitted. (3a),
(3b) is an OR array, and (6) an ri multiplexer.
次に動作について説明する。Next, the operation will be explained.
今、フィードバックレジスタ（４）には、ある値が保持
されているとする。この値と外部から入力される入力信
号は入力デコーダ（１）を通ってＡＮＤアレイ（２１Ｋ
入力される。これによって、論理積項を生成する。そし
て生成した論理積項をそれぞれＯＲプレイ（３ａ）、（
３ｂ）に入力し、論理和をとって２程類の出力信号を得
る。これらの出力信号はマルチプレクサ（６）でＰ Ｌ
Ａ （７）の入力信号確定後に決定する制御信号によ
って選択される０選択された信−８はフィードバックレ
ジスタ（４）及び出力レジスタ（５）に入力されて外部
に信号を伝える。Assume that a certain value is now held in the feedback register (4). This value and the input signal input from the outside pass through the input decoder (1) and the AND array (21K
is input. This generates a logical product term. Then, the generated logical product terms are ORed (3a), (
3b) and performs a logical sum to obtain two output signals. These output signals are P L
The 0 selected signal -8 selected by the control signal determined after the input signal of A (7) is determined is input to the feedback register (4) and the output register (5) to transmit the signal to the outside.
なお、上記の実施例では、２つのＯＲアレイ（３ａ）、
（ｓｂ）の場合について説明したがそれ以上の場合でも
上記実施例と同様の効果を得る。Note that in the above embodiment, two OR arrays (3a),
Although the case of (sb) has been described, the same effects as in the above embodiment can be obtained even in cases beyond that.
以上のように、この発明によればＰＬＡのＡＮＤアレイ
１つに対して複数個のＯＲアレイを備えて、それらの出
力をマルチプレクサによって選択して所望の出力信号を
得るようにしている。そして、早く決定される信号をＰ
ＬＡの入力信号とし、遅く決定される信号をマルチプレ
クサの制御信号としている。従って、ＰＬＡの入力が確
定した後、ＰＬＡの出力が確定する途中に条件が変化す
るような論理構成であっても即座に対処可能となる。As described above, according to the present invention, a plurality of OR arrays are provided for one AND array of a PLA, and the outputs thereof are selected by a multiplexer to obtain a desired output signal. Then, P
The LA input signal is used as the input signal, and the signal determined later is used as the multiplexer control signal. Therefore, even if the logic configuration is such that the conditions change while the PLA output is being determined after the PLA input is determined, it can be dealt with immediately.
すなわち、状態遷移を制御する系に使用することが可能
となる。また、ＰＬＡのＡＮＤアレイはユつであるので
レイアウト面積を抑えることができる０In other words, it can be used in a system that controls state transitions. In addition, since the PLA AND array is a unit, the layout area can be reduced.
第１図はこの発明の一実施例によるＰＬＡの構成を示す
ブロック図、第２図は従来のＰＬＡの構成を示すブロッ
ク図である。
図において、（１）は入力デコーダ、（２）はＡＮＤア
レイ、（３ａ）、（３ｂ）はＯＲアレイ、（４）はフィ
ードバラクレジスタ、（５）は出力レジスタ、（６）ｕ
マルチプレクサ、（７）はＰＬＡである。
なお、図中、同一符号は同一、又は相当部分をボす。FIG. 1 is a block diagram showing the configuration of a PLA according to an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional PLA. In the figure, (1) is an input decoder, (2) is an AND array, (3a) and (3b) are OR arrays, (4) is a feed barac register, (5) is an output register, and (6) u
The multiplexer (7) is a PLA. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
の論理積項を生成するＡＮＰアレイとＬ個の論理積項を
入力としてＭ個（Ｍ＞Ｏ）の論理和を出力するプログラ
マブルロジックアレイにおいて、１つのＡＮＤアレイに
少なくとも２組のＯＲアレイを備えて、１組の入力信号
に対して出力した少なくとも２組の出力信号のうちの一
つを選択する手段を備えたプログラマブルロジツクアレ
イ。Receives N input signals (N>O), receives L input signals (L>O)
In an ANP array that generates a logical product term and a programmable logic array that receives L logical product terms as input and outputs M logical sums (M>O), one AND array includes at least two sets of OR arrays. A programmable logic array comprising means for selecting one of at least two sets of output signals output in response to one set of input signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19163490A JPH0475364A (en) | 1990-07-17 | 1990-07-17 | Programmable logic array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19163490A JPH0475364A (en) | 1990-07-17 | 1990-07-17 | Programmable logic array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0475364A true JPH0475364A (en) | 1992-03-10 |
Family
ID=16277920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19163490A Pending JPH0475364A (en) | 1990-07-17 | 1990-07-17 | Programmable logic array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0475364A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374789B2 (en) | 1999-12-16 | 2002-04-23 | Kawasaki Jukogyo Kabushiki Kaisha | Cam shaft driving structure of SOHC V-type engine |
| EP1609959A2 (en) | 2004-06-21 | 2005-12-28 | Yamaha Hatsudoki Kabushiki Kaisha | Engine |
| EP1676982A1 (en) | 2004-12-28 | 2006-07-05 | HONDA MOTOR CO., Ltd. | Cam drive gear and valve operating system drive gear for engine |
-
1990
- 1990-07-17 JP JP19163490A patent/JPH0475364A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374789B2 (en) | 1999-12-16 | 2002-04-23 | Kawasaki Jukogyo Kabushiki Kaisha | Cam shaft driving structure of SOHC V-type engine |
| EP1609959A2 (en) | 2004-06-21 | 2005-12-28 | Yamaha Hatsudoki Kabushiki Kaisha | Engine |
| US7455039B2 (en) | 2004-06-21 | 2008-11-25 | Yamaha Motor Co., Ltd. | Engine |
| EP1676982A1 (en) | 2004-12-28 | 2006-07-05 | HONDA MOTOR CO., Ltd. | Cam drive gear and valve operating system drive gear for engine |
| US7156060B2 (en) | 2004-12-28 | 2007-01-02 | Honda Motor Co., Ltd. | Cam drive gear and valve operating system drive gear for engine |
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