JPH0473961A - Mosfet integrated circuit - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯＳＦＥＴ集積回路装置に関し、特に、高
相対精度を有する対のトランジスタが集積化された、ア
ナログ型あるいはアナログ・ディジタル混在型ＭＯＳ集
積回路装置に間する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a MOSFET integrated circuit device, and particularly to an analog type or analog/digital mixed type MOS integrated circuit device in which a pair of transistors having high relative accuracy is integrated. between circuit devices.
［従来の技術］
高い相対精度を有する対トランジスタを必要とする回路
として従来より差動増幅器等がＭＯＳ集積回路上に実現
されている。第６図は、代表的なＭＯＳＦＥＴ差動増幅
器の回路図であり、この回路ではｎチャネルＭＯＳＦＥ
ＴＭｎ １とＭｎ２およびｐチャネルＭＯ３ＦＥＴＭｐ
１とＭｐ２が高い相対精度を必要とする対トランジス
タである。[Prior Art] Differential amplifiers and the like have conventionally been realized on MOS integrated circuits as circuits that require paired transistors with high relative accuracy. Figure 6 is a circuit diagram of a typical MOSFET differential amplifier.
TMn 1 and Mn2 and p-channel MO3FETMp
1 and Mp2 are paired transistors that require high relative accuracy.
差動増幅器ではこれら対トランジスタの相対精度の高さ
により入力オフセット電圧等の重要回路特性が決定され
る。In a differential amplifier, important circuit characteristics such as input offset voltage are determined by the relative accuracy of these paired transistors.
従来からＭＯＳＦＥＴはしきい電圧のバラツキが大きく
、その対トランジスタの相対精度はバイポーラトランジ
スタのそれに比べて劣っていたため、低入力オフセット
電圧の差動増幅器等を集積化したい場合には、バイポー
ラトランジスタを有するバイポーラまたはパイ・ＣＭＯ
３集積回路技術が用いられてきた。対ＭＯ３ＦＥＴの高
相対精度化対策、つまりしきい電圧バラツキ低減策とし
ては、素子の近接配置の外に、第７図に示すような、ユ
ニットトランジスタｍｐｌとｍｐ４によって第６図のＭ
ｐｌを構成し、ｍｐ２とｍｐ３とによりＭｐ２を構成す
る、いわゆるたすき掛は配置がある。これは、ゲート酸
化膜厚、基板濃度等のウェハ上の各種勾配の影響を対Ｍ
ＯＳＦＥＴ間で平均化することにより、対ＭＯＳＦＥＴ
間でのしきい電圧の相対バラツキを低減することを意図
したものである。Conventionally, MOSFETs have large variations in threshold voltage, and the relative accuracy of their pair to transistors has been inferior to that of bipolar transistors. Therefore, if you want to integrate a differential amplifier with a low input offset voltage, etc., it is recommended to use bipolar transistors. Bipolar or Pi CMO
Three integrated circuit technologies have been used. In order to improve the relative accuracy of the MO3FET, that is, to reduce the variation in threshold voltage, in addition to arranging the elements close to each other, unit transistors mpl and mp4 as shown in FIG.
There is an arrangement of so-called sashes that constitute pl and mp2 and mp3 constitute Mp2. This reduces the influence of various gradients on the wafer such as gate oxide film thickness and substrate concentration.
By averaging across OSFETs,
This is intended to reduce the relative variation in threshold voltage between the two.
第８図は、近接配置した対ｐチャネルＭＯ３ＦＥＴ間の
しきい電圧の相対バラツキを、たすき掛は配置しないも
の〔第８図（ａ）〕とたすき掛は配置としたもの〔第８
図（ｂ）〕とのそれぞれについて度数分布表示したもの
である。ここでは、対トランジスタの総数は４６組で、
また、測定したトランジスタ対は、ゲート長が１０Ａ１
ｍ、ゲート幅が１００μｍのトランジスタ〔（ａ）の場
合〕、あるいはゲート長が１０μｍ、ゲート幅が５０μ
ｍのトランジスタをそれぞれ２個ずつ並列接続したもの
〔（ｂ）の場合〕である。FIG. 8 shows the relative variation in threshold voltage between paired p-channel MO3FETs placed close to each other, with no cross-crossing [Fig. 8 (a)] and with cross-crossing [Fig. 8 (a)].
Figure (b)] shows the frequency distribution for each. Here, the total number of pairs of transistors is 46,
In addition, the gate length of the measured transistor pair was 10A1
m, a transistor with a gate width of 100 μm [in the case of (a)], or a gate length of 10 μm and a gate width of 50 μm
In this case, two m transistors are connected in parallel [case (b)].
［発明が解決しようとする課題］
上述した従来の対トランジスタでは、たすき掛は配置し
ても、そうでない場合と比較して、しきい電圧差のバラ
ツキは標準偏差で１０〜３０％程度しか低減できず、そ
の値は０．７ｍＶ程度と大きかった。バイポーラトラン
ジスタの場合、トランジスタ間のΔＶＢ！（同じコレク
タ電流を得るのに必要なベース−エミッタ閉；圧の差）
のバラツキは標準偏差の３倍が１ｍＶ以下であるので、
ＭＯＳＦＥＴは、たすき掛けにしたとしてもなお、バイ
ポーラトランジスタの２倍以上にばらつく。[Problem to be solved by the invention] In the conventional pair of transistors described above, even if cross-crossing is arranged, the variation in threshold voltage difference is reduced by only about 10 to 30% in terms of standard deviation compared to the case without cross-crossing. The value was as large as about 0.7 mV. In the case of bipolar transistors, ΔVB! between the transistors! (Base-emitter closure required to obtain the same collector current; pressure difference)
Since the variation in is 3 times the standard deviation less than 1mV,
Even if MOSFETs are cross-wired, the variation is more than twice that of bipolar transistors.
そのなめ低入力オフセット電圧の差動増幅器等、高い相
対精度を有する対トランジスタを必要とする回路を集積
回路化する場合には、バイポーラまたはパイＣＭＯ３集
積回路技術を用いなければならなかった。Therefore, when integrating circuits that require paired transistors with high relative accuracy, such as differential amplifiers with low input offset voltages, it has been necessary to use bipolar or pi CMO3 integrated circuit technology.
よって、本発明の目的とするところは、対ＭＯＳＦＥＴ
ｒａ１のしきい電圧の相対精度を高めることであり、も
って、従来バイポーラ技術のみによって可能であった、
低入力オフセット電圧の差動増幅器等の高相対精度を要
する回路をＭＯ３型集積回路上に実現しうるようにする
ことである。Therefore, the object of the present invention is to
The goal is to improve the relative accuracy of the ra1 threshold voltage, which was previously possible only with bipolar technology.
The object of the present invention is to enable circuits that require high relative accuracy, such as a differential amplifier with a low input offset voltage, to be realized on an MO3 type integrated circuit.
［課題を解決するための手段］
本発明のＭＯＳＦＥＴ集積回路装置は、互に対となって
用いられる同一導電型の第１、第２のＭＯＳＦＥＴを有
するものであって、前記第１、第２のＭＯＳＦＥＴはそ
れぞれ複数のユニットＭＯＳＦＥＴの並列接続体から構
成され、前記第１のＭＯＳＦＥＴに属するユニットＭＯ
Ｓ Ｆ ＥＴと前記第２のＭＯＳＦＥＴに属するユニッ
トＭＯＳＦＥＴとは横方向および縦方向に交互に配置さ
れ、かつ、それぞれのＭＯＳＦＥＴに属するユニットＭ
ＯＳＦＥＴのゲート面積の和はそれぞれ５０００μｍ２
以上であるようになされたものである。[Means for Solving the Problems] The MOSFET integrated circuit device of the present invention has first and second MOSFETs of the same conductivity type that are used in pairs, the first and second MOSFETs having the same conductivity type. Each of the MOSFETs is composed of a parallel connection of a plurality of unit MOSFETs, and the unit MOSFET belonging to the first MOSFET is
The S FET and the unit MOSFETs belonging to the second MOSFET are arranged alternately in the horizontal and vertical directions, and the units M belonging to each MOSFET are arranged alternately in the horizontal and vertical directions.
The sum of the gate areas of each OSFET is 5000 μm2
This is what was done above.
［実施例コ
次に、本発明の実施例について、図面を参照して説明す
る。[Embodiments] Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を説明するための回路図で
あり、これは、第６図の差動アンプを入力段とする演算
増幅器の回路図である。この回路の入力段の差動対のｐ
チャネルＭＯ３ＦＥＴＭｐ１、ＭＰ２は、第２図に示さ
れるようなユニットトランジスタの並列接続回路により
構成されている。ｍｐｌ、ｍｐ３、ｍｐ６、ｍｐ８、ｍ
ｐ９、ｍｐＨの６個のユニットトランジスタでＭｐｌが
構成され、同様にｍｐ２、ｍｐ４、ｍｐ５、ｍｐｌ、ｍ
ｐｌｏ、ｍｐｌ２の６個のユニットトランジスタでＭｐ
２が構成されている。これら各ユニットトランジスタの
ゲート面積は、ｔ ｏｏｏμｍＺ （ゲート長１０μｍ
、ゲート幅１００μｍ）となされている、したがって、
Ｍｐｌ、Ｍｐ２の全ゲート面積はそれぞれ６０００μｍ
２である。FIG. 1 is a circuit diagram for explaining one embodiment of the present invention, and is a circuit diagram of an operational amplifier having the differential amplifier of FIG. 6 as an input stage. p of the differential pair in the input stage of this circuit
Channel MO3FETM Mp1 and MP2 are constituted by a parallel connection circuit of unit transistors as shown in FIG. mpl, mp3, mp6, mp8, m
Mpl is composed of six unit transistors p9, mpH, and similarly mp2, mp4, mp5, mpl, m
Mp with 6 unit transistors plo and mpl2
2 are configured. The gate area of each of these unit transistors is tooooμmZ (gate length 10μm
, gate width 100 μm), therefore,
The total gate area of Mpl and Mp2 is 6000 μm each.
It is 2.
一般にＭＯＳＦＥＴの（１／周波数）に比例する低周波
ノイズはゲート面積が大きくなる程小さくなることが知
られているが、同様なことがしきい電圧のバラツキにつ
いても成り立つことが予測される０面積を大きくするこ
とにより表面準位等の局所的バラツキを平均化できるか
らである。そこで、全ゲート面積の異なる対トランジス
タの特性を比較するために、ゲート面積が！５００ｔｔ
ｒｒｒ”のユニットトランジスタが２個、１８個、２０
０個並列接続されたＭＯＳＦＥＴの対を作成し、その対
のしきい電圧の差を調べた。得られた結果の度数分布を
それぞれ第３図（ａ）、（ｂ）、（ｃ）に示す、即ち、
第３図（ａ）、（ｂ）、（ｃ）はそれぞれ、ゲート面積
が１０００．９０００．１０５μｍ１の対トランジスタ
のしきい電圧差のバラツキを示している。この場合、対
をなすトランジスタそれぞれのユニットトランジスタは
、第２図に示すように、対間で各種勾配の影響を平均化
するために対称的に配置されている。この第３図より、
対をなすトランジスタのゲート面積を大きくするとしき
い電圧の相対バラツキが小さくなっていることがわかる
。It is generally known that the low-frequency noise proportional to (1/frequency) of a MOSFET decreases as the gate area increases, but the same is predicted to hold true for threshold voltage variations as well. This is because by increasing , local variations in surface levels and the like can be averaged out. Therefore, in order to compare the characteristics of transistors with different total gate areas, we decided to compare the characteristics of transistors with different total gate areas. 500tt
rrr” unit transistors: 2, 18, 20
A pair of 0 MOSFETs connected in parallel was created, and the difference in threshold voltage between the pairs was investigated. The frequency distributions of the obtained results are shown in FIGS. 3(a), (b), and (c), respectively.
FIGS. 3(a), 3(b), and 3(c) each show the variation in the threshold voltage difference between a pair of transistors each having a gate area of 1000.9000.105 μm1. In this case, the unit transistors of each pair of transistors are arranged symmetrically, as shown in FIG. 2, to average out the effects of various gradients between the pairs. From this figure 3,
It can be seen that as the gate area of the paired transistors increases, the relative variation in threshold voltage becomes smaller.
第４図は、第３図の分布のデータより得たしきい電圧差
の標準偏差のゲート面積依存性を表すグラフであって、
横軸は１／（全ゲート面積）としである。同図より第１
図中の差動対Ｍｐ１．Ｍｐ２のしきい電圧差をバイポー
ラトランジスタ対の差電圧Δ■１の値と同様に、標準偏
差を１／３ｍＶ以下とするためには、対をなすトランジ
スタのそれぞれの全ゲート面積を５０００μＸ１１２以
上とすればよいことがわかる。FIG. 4 is a graph showing the gate area dependence of the standard deviation of the threshold voltage difference obtained from the distribution data of FIG.
The horizontal axis is 1/(total gate area). From the same figure, the first
Differential pair Mp1. In order to keep the standard deviation of the threshold voltage difference of Mp2 to 1/3 mV or less, similar to the value of the differential voltage Δ■1 of a pair of bipolar transistors, the total gate area of each transistor in the pair should be 5000μX112 or more. I know it's good.
上記説明では簡単化のため負荷のミラー回路を構成する
ｎチャネルＭＯ３ＦＥＴＭｎｌ、Ｍｎ２間のしきい電圧
バラツキを無視しているが、実際にはこれも考慮にいれ
る必要がある。そこで、ｎチャネルＭＯＳＦＥＴについ
ても、ゲート面積が５００μｍ２のユニットトランジス
タを前述のｐチャネルの場合と同様に、対称的に配置さ
れたユニットトランジスタを２個、１８個、２００個ず
つそれぞれ並列接続して同一ウェハ上にｎチャネルＭＯ
ＳＦＥＴ対を作成し１．：のＭＯＳＦＥＴ対間のしきい
電圧差の度数分布を調べたところ、バラツキ（標準偏差
）はｐチャネルＭＯＳＦＥＴの場合よりやや小さくなっ
ているものの、第３図、第４図とほぼ同様の結果が得ら
れた。従って、前述の実施例で負荷のｎチャネルＭＯＳ
ＦＥＴ対間のしきい電圧差が問題となる場合にはｐチャ
ネル型の場合と同様にゲート面積を５０００μｍ２以上
とすることにより、負荷のｎチャネルＭＯＳＦＥＴ対間
のしきい電圧差のバラツキによる影響を排除することが
できる。In the above description, for the sake of simplicity, the threshold voltage variation between the n-channel MO3FETs Mnl and Mn2 constituting the mirror circuit of the load is ignored, but in reality, it is necessary to take this into consideration as well. Therefore, for n-channel MOSFETs, unit transistors with a gate area of 500 μm2 are connected in parallel with 2, 18, and 200 symmetrically arranged unit transistors, respectively, as in the case of the p-channel unit described above. n-channel MO on wafer
Create a SFET pair 1. When we investigated the frequency distribution of the threshold voltage difference between the pair of MOSFETs in Obtained. Therefore, in the above embodiment, the load n-channel MOS
If the threshold voltage difference between a pair of FETs is a problem, by setting the gate area to 5000 μm2 or more, as in the case of p-channel MOSFETs, the influence of variations in the threshold voltage difference between a pair of n-channel MOSFETs in the load can be reduced. can be excluded.
しかし、注意すべき点は、本発明は単にゲート面積を大
きくすることによってしきい電圧差を低減しているので
はない点である。ゲート面積を大きくとることの効果は
表面単位等の局所的なバラツキ要因に対するものである
ので、十分な効果を得るには上記対策とともにウェハ上
の各種勾配に対する平均化対策を併用する必要がある０
本発明では、十分率さいしきい電圧差を得るために必要
なゲート面積を、ウェハ上の各種勾配を対ＭＯＳＦＥＴ
間で十分平均化できる程小さいゲート面積のユニットト
ランジスタを複数個対称配置することにより得ている。However, it should be noted that the present invention does not reduce the threshold voltage difference simply by increasing the gate area. The effect of increasing the gate area is on local variation factors such as surface units, so in order to obtain a sufficient effect, it is necessary to use averaging measures for various slopes on the wafer in addition to the above measures.
In the present invention, the gate area required to obtain a sufficient threshold voltage difference is determined by varying the various slopes on the wafer between MOSFETs.
This is achieved by symmetrically arranging a plurality of unit transistors each having a gate area small enough to be averaged between the two.
第５図は、本発明の他の実施例を示す回路図である。同
図において、Ｍｐ４乃至Ｍｐ６は同一サイズのｐチャネ
ルＭＯＳＦＥＴ、Ｍｎ４、Ｍｎ５は、それぞれゲート面
積が５００μｍ２のユニットトランジスタを１２個並列
に接続し、第２図に示すように互に対称的に配置して構
成したｎチャネルＭＯＳＦＥＴ、Ｒ１、Ｒ２はｐ型基板
上のｎウェルに形成されたＲ ２ ／ Ｒ１＝ ａを満
たす拡散抵抗、Ｄｌ乃至Ｄ３はｐチャネルＭＯＳＦＥＴ
のソース・ドレインと同時に形成される高濃度ｐ型拡散
層をアノード、ｎウェルをカソードとするｐ＋ｎ−型接
合ダイオードである。これら各ダイオードを、
（ＤＩのアノード面積）： （Ｄ２のアノード面積）：
（Ｄ３のアノード面積）
＝ｎ：１：ｎ（但し、ｎ〉１）
となるように設定しておくと、出力電圧Ｖｏ２は次式で
与えられる。FIG. 5 is a circuit diagram showing another embodiment of the present invention. In the figure, Mp4 to Mp6 are p-channel MOSFETs of the same size, and Mn4 and Mn5 are 12 unit transistors each with a gate area of 500 μm2 connected in parallel, and arranged symmetrically with each other as shown in FIG. R1 and R2 are diffused resistors that satisfy R2/R1=a formed in an n-well on a p-type substrate, and Dl to D3 are p-channel MOSFETs.
It is a p+n- type junction diode in which the high concentration p-type diffusion layer formed at the same time as the source and drain of is used as an anode, and the n-well is used as a cathode. For each of these diodes, (DI anode area): (D2 anode area):
(Anode area of D3) =n:1:n (where n>1) When set, the output voltage Vo2 is given by the following equation.
Ｖ ０２＝ Ｖ ｐ ＋ ａ−Ｖｔ Ｊ ａ ｎここで
、ＶＰはダイオードＤ１の順方向電圧、ｖ丁はｋＴ／ｑ
で与えられる電圧である。この回路は、バイポーラ集積
回路で高精度電圧源とじてしばしば利用されるバンド・
ギャップ・リファレンス回路をＭＯ５集積回路技術で実
現したものである。従来技術により第５図の回路を実現
した場合、主にＭｎ４とＭｎ５間のしきい電圧差のバラ
ツキにより、バイポーラ集積回路で実現されるものと比
較して、常温出力電圧バラツキ、温度特性変動が共に大
きかった。しかし、本実施例では、Ｍ ｎ ４とＭ ｎ
５間のしきい電圧差は、バイポーラトランジスタのΔ
ＶｎｔＴＫ圧と同等以下となり、バイポーラ集積回路と
同等あるいはそれ以上に高精度なバンド・ギャップ・リ
ファレンス回路がＭＯ８集積回路技術により得られる。V 02 = V p + a-Vt J a n Here, VP is the forward voltage of diode D1, and v is kT/q.
is the voltage given by . This circuit is a band-band converter often used as a precision voltage source in bipolar integrated circuits.
This gap reference circuit is realized using MO5 integrated circuit technology. When the circuit shown in Fig. 5 is realized using the conventional technology, the normal temperature output voltage variation and temperature characteristic variation are reduced compared to the circuit realized with a bipolar integrated circuit, mainly due to the variation in the threshold voltage difference between Mn4 and Mn5. Both were big. However, in this example, M n 4 and M n
The threshold voltage difference between 5 is Δ of bipolar transistor
A band gap reference circuit which is equal to or lower than the VntTK pressure and has a precision equal to or higher than that of a bipolar integrated circuit can be obtained using MO8 integrated circuit technology.
［発明の効果］
以上説明したように、本発明は、ＭＯＳＦＥＴ対に対す
るウェハ上の各種勾配の影響を複数のユニットトランジ
スタの対称配置により小さくすると同時に表面準位等の
局所的なバラツキの影響をゲート面積を５０００μｍ２
以上とすることにより小さくしたものであるので、本発
明によれば、ＭＯＳＦＥＴ対のしきい電圧の差をバイポ
ーラトランジスタ対のΔ■ＢＥと同程度かあるいはそれ
以下に抑えることができる。したがって、本発明によれ
ば、従来バイポーラ技術のみによって実現可能であった
高精度の回路をＭＯ３集積回路において実現することが
できる。[Effects of the Invention] As explained above, the present invention reduces the influence of various gradients on a wafer on MOSFET pairs by symmetrically arranging a plurality of unit transistors, and at the same time gates the influence of local variations such as surface states. The area is 5000μm2
According to the present invention, the difference in threshold voltage of the MOSFET pair can be suppressed to the same level as Δ■BE of the bipolar transistor pair or less. Therefore, according to the present invention, a highly accurate circuit that could conventionally be realized only by bipolar technology can be realized in an MO3 integrated circuit.
【図面の簡単な説明】
第１図は、本発明の一実施例を説明するための回路図、
第２図は、本発明の一実施例を示す平面図、第３図（ａ
）〜（ｃ）は、それぞれユニットトランジスタの並列接
続数を変えた場合についてのしきい電圧差の発生度数分
布図、第４図は、ゲート電極面積に対するしきい電圧差
の標準偏差の変化を示す図、第５図は、本発明の他の実
施例を説明するための回路図、第６図は、従来例を説明
するための回路図、第７図は、従来例の平面図、第８図
（ａ）、（ｂ）は、従来例のしきい電圧差の発生度数分
布図である。
１・・・ゲート電極、 ２・・・素子領域、 ３・・・
第１層金属配線、 ４・・・第２層金属配線、 Ｍｎｌ
〜Ｍ ｎ ５−−− ｎチャネルＭＯＳＦＥＴ、 Ｍ
ｐｌ 〜Ｍｐ ６ ＝−ｐチャネルＭＯ３ＦＥＴ、 ｍ
ｐｌ 〜ｍｐ１２・・・ユニットトランジスタ。[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a circuit diagram for explaining an embodiment of the present invention.
FIG. 2 is a plan view showing one embodiment of the present invention, and FIG.
) to (c) are frequency distribution diagrams of the threshold voltage difference when the number of parallel connection of unit transistors is changed, and Figure 4 shows the change in the standard deviation of the threshold voltage difference with respect to the gate electrode area. 5 is a circuit diagram for explaining another embodiment of the present invention, FIG. 6 is a circuit diagram for explaining a conventional example, FIG. 7 is a plan view of the conventional example, and FIG. Figures (a) and (b) are frequency distribution diagrams of threshold voltage differences in the conventional example. 1... Gate electrode, 2... Element region, 3...
1st layer metal wiring, 4... 2nd layer metal wiring, Mnl
~M n 5--- n-channel MOSFET, M
pl ~ Mp 6 = -p channel MO3FET, m
pl to mp12...unit transistors.
Claims (1)
ＭＯＳＦＥＴを有するＭＯＳＦＥＴ集積回路装置であっ
て、前記第１、第２のＭＯＳＦＥＴはそれぞれ複数のユ
ニットＭＯＳＦＥＴの並列接続回路から構成され、前記
第１のＭＯＳＦＥＴに属するユニットＭＯＳＦＥＴと前
記第２のＭＯＳＦＥＴに属するユニットＭＯＳＦＥＴと
は横方向および縦方向に交互に配置され、かつ、それぞ
れのＭＯＳＦＥＴに属するユニットＭＯＳＦＥＴのゲー
ト面積の和はそれぞれ５０００μｍ＾２以上であること
を特徴とするＭＯＳＦＥＴ集積回路装置。A MOSFET integrated circuit device having first and second MOSFETs of the same conductivity type used in pairs, each of the first and second MOSFETs comprising a parallel connection circuit of a plurality of unit MOSFETs. , the unit MOSFETs belonging to the first MOSFET and the unit MOSFETs belonging to the second MOSFET are arranged alternately in the horizontal and vertical directions, and the sum of the gate areas of the unit MOSFETs belonging to each MOSFET is 5000 μm. A MOSFET integrated circuit device characterized in that it is ^2 or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187757A JP2850500B2 (en) | 1990-07-16 | 1990-07-16 | MOSFET integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187757A JP2850500B2 (en) | 1990-07-16 | 1990-07-16 | MOSFET integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0473961A true JPH0473961A (en) | 1992-03-09 |
| JP2850500B2 JP2850500B2 (en) | 1999-01-27 |
Family
ID=16211672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187757A Expired - Lifetime JP2850500B2 (en) | 1990-07-16 | 1990-07-16 | MOSFET integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850500B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552402B1 (en) | 1998-04-09 | 2003-04-22 | Matsushita Electric Industrial Co., Ltd. | Composite MOS transistor device |
| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
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| JPH0212929A (en) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | Semiconductor integrated circuit |
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- 1990-07-16 JP JP2187757A patent/JP2850500B2/en not_active Expired - Lifetime
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| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
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| JP2850500B2 (en) | 1999-01-27 |
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