JPH0473343B2 - - Google Patents
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- JPH0473343B2 JPH0473343B2 JP58095079A JP9507983A JPH0473343B2 JP H0473343 B2 JPH0473343 B2 JP H0473343B2 JP 58095079 A JP58095079 A JP 58095079A JP 9507983 A JP9507983 A JP 9507983A JP H0473343 B2 JPH0473343 B2 JP H0473343B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アナログ信号をデジタル化し、そ
の信号を処理する信号処理回路にかかわり、特に
ビデオ信号の輪郭補償回路（シヤープネス回路）
に好適な信号処理回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a signal processing circuit that digitizes an analog signal and processes the signal, and particularly relates to a contour compensation circuit (sharpness circuit) for a video signal.
The present invention relates to a signal processing circuit suitable for.
ビデオ信号や音声信号をデジタル化し、デジタ
ル信号処理回路で演算処理すると、ノイズやひず
みから開放され有効な信号処理が行われる。
When a video signal or an audio signal is digitized and processed by a digital signal processing circuit, effective signal processing is performed free from noise and distortion.
しかしながら、シヤープネス回路にみられるよ
うな信号処理を通常の演算処理によつて行うと、
以下に述べるような問題が発生する。 However, if the signal processing seen in sharpness circuits is performed using normal arithmetic processing,
The following problems occur.
通常、アナログ信号は第１図ａに示すような変
換特性で量子化され、デジタルコード信号に変換
されるが、アナログ信号が正・負の振幅値をもつ
時は、第１図ｂに示すような変換特性によつて量
子化され、正・負のサインデジツトが付加された
デジタルコード信号に変換されることになる。 Normally, an analog signal is quantized and converted into a digital code signal using the conversion characteristics shown in Figure 1a, but when the analog signal has positive and negative amplitude values, it is converted into a digital code signal as shown in Figure 1b. The signal is quantized using specific conversion characteristics and converted into a digital code signal to which positive and negative sign digits are added.
第２図はかかる正・負のデジタルコード信号を
取り扱う信号処理回路の一例としてシヤープネス
回路のブロツク図を示したもので、１は微分回
路、２はＡ／Ｄ変換器、３は信号処理回路、４は
Ｄ／Ａ変換器、５は加算器である。 FIG. 2 shows a block diagram of a sharpness circuit as an example of a signal processing circuit that handles such positive and negative digital code signals, in which 1 is a differentiation circuit, 2 is an A/D converter, 3 is a signal processing circuit, 4 is a D/A converter, and 5 is an adder.
この回路で、微分したアナログ信号を第１図ｂ
に示した変換特性で量子化し、デジタル信号に変
換すると、まず、量子化の過程で正方向のノイズ
（量子化ノイズ）は切り下げによつて減少する傾
向にあるのに対し、負方向のノイズは切り下げに
よつてその振幅が増強される傾向になる。 With this circuit, the differentiated analog signal is
When quantized and converted into a digital signal using the conversion characteristics shown in , first, during the quantization process, noise in the positive direction (quantization noise) tends to decrease by rounding down, while noise in the negative direction tends to decrease. Devaluation tends to increase its amplitude.
次に、信号処理回路３において正・負のデジタ
ルコード信号に演算処理を施すと、１回の演算毎
に負方向のノイズが増強されることになる。 Next, when the signal processing circuit 3 performs arithmetic processing on the positive and negative digital code signals, the noise in the negative direction is amplified with each calculation.
すなわち、通常Ｍビツトのデジタルコード信号
は演算毎にビツト数が増加（例えば加算では１ビ
ツトの増加、Ｎビツトとの乗算ではＭ＋Ｎビツト
に増加）する。しかし、演算回路のビツト数の増
大を避けるため上位Ｍビツトを有効ビツトとし、
下位のビツトの切り捨てが行われる。すると、２
の補数コードにみられるように正のコード信号は
切り捨てによつてその振幅レベルが減少するのに
対し、負のコード信号は切り捨てによつて振幅レ
ベルが増大することになり、負方向のノイズが増
加する。 In other words, the number of bits in a normal M-bit digital code signal increases each time an operation is performed (for example, an addition increases by 1 bit, and a multiplication with N bits increases to M+N bits). However, in order to avoid increasing the number of bits in the arithmetic circuit, the upper M bits are used as effective bits.
The lower bits are truncated. Then, 2
As seen in the complement code, the amplitude level of a positive code signal decreases due to truncation, whereas the amplitude level of a negative code signal increases due to truncation, and noise in the negative direction increases. To increase.
したがつて、シヤープネス回路にみられるよう
に正・負の信号を取り扱う演算を含む処理回路の
場合は問題が生じる。 Therefore, a problem arises in the case of processing circuits that include operations that handle positive and negative signals, such as in sharpness circuits.
この発明は、かかる実状にかんがみてなされた
もので、シヤープネス回路にみられるように正・
負の信号が演算される信号処理回路において、演
算処理の過程で付加されるノイズを軽減できるデ
ジタル信号処理回路を提供するものである。
This invention was made in view of the actual situation, and as seen in the sharpness circuit, positive and
An object of the present invention is to provide a digital signal processing circuit that can reduce noise added in the process of arithmetic processing in a signal processing circuit that operates on negative signals.
この発明は、上記の目的を達成するため、ミツ
ドトレード形のＡ／Ｄ変換器によつてアナログ信
号をデジタル信号に変換し、変換されたデジタル
信号を演算したあと負のコード信号となる時は、
その最下位ビツトに１を加えてデジタルコード信
号を所定のビツト数に丸め込むように処理し、負
のノイズが増加しないようにする。
In order to achieve the above object, the present invention converts an analog signal into a digital signal using a mid-trade type A/D converter, and when the converted digital signal becomes a negative code signal after calculation,
The digital code signal is rounded to a predetermined number of bits by adding 1 to the least significant bit, thereby preventing an increase in negative noise.
第３図はこの発明の一実施例をシヤープネス回
路としたブロツク図を示したもので、１１はビデ
オ信号のエツジ部分（変化点）を検出する微分回
路、１２はミツドトレード形のＡ／Ｄ変換器、１
３は信号処理回路を示し、この信号処理回路１３
は例えば第１、第２の演算回路１３ａ，１３ｂと
後述するように演算されたデジタル信号の補正を
行う丸め補正回路１３ｓによつて構成されてい
る。
FIG. 3 shows a block diagram of a sharpness circuit according to an embodiment of the present invention, in which numeral 11 is a differentiation circuit for detecting edge portions (change points) of a video signal, and numeral 12 is a mid-trade type A/D converter. ,1
3 indicates a signal processing circuit, and this signal processing circuit 13
is constituted by, for example, first and second arithmetic circuits 13a and 13b, and a rounding correction circuit 13s that corrects the calculated digital signal as described later.
なお、１４はＤ／Ａ変換器、１５は加算器を示
す。 Note that 14 represents a D/A converter, and 15 represents an adder.
この回路は、ビデオ信号の輪郭部分を強調する
際に使用されるもので、微分回路１１で検出した
エツジ強調信号をミツドトレード形のＡ／Ｄ変換
器１２によつてデジタル化し、そのデジタル信号
を演算処理することによつて任意の輪郭部を形成
するものである。 This circuit is used to emphasize the contours of a video signal, and the edge emphasis signal detected by the differentiating circuit 11 is digitized by a mid-trade type A/D converter 12, and the digital signal is calculated. By processing, an arbitrary contour can be formed.
すなわち、微分された信号は、まず第４図に示
すようなミツドトレード形のＡ／Ｄ変換器１２に
よつてデジタルコード信号（以下デジタル信号と
いう）に変換される。そのため０レベル付近で目
立ちやすいノイズ成分は正・負とも減少するよう
に変換される。次に、変換されたデジタル信号は
信号および輪郭強調の程度に対応して信号処理回
路１３において演算処理され、再びＤ／Ａ変換器
１４においてアナログ信号に変換し、もとのビデ
オ信号に加えられる。 That is, the differentiated signal is first converted into a digital code signal (hereinafter referred to as digital signal) by a mid-trade type A/D converter 12 as shown in FIG. Therefore, noise components that are noticeable near the 0 level are converted so as to decrease both positive and negative. Next, the converted digital signal is processed in the signal processing circuit 13 according to the signal and the degree of edge enhancement, and is again converted into an analog signal in the D/A converter 14 and added to the original video signal. .
ところで、信号処理回路１３において、加算、
乗算処理が行われ、例えば上位８ビツトを有効な
デジタル信号とするように下位ビツトを切り捨て
ると前述したように負方向のノイズのみが増強さ
れることになるが、この発明の場合は丸め補正回
路１３ｓによつて補正することができる。 By the way, in the signal processing circuit 13, addition,
If a multiplication process is performed and the lower bits are truncated so that the upper 8 bits become a valid digital signal, for example, only the noise in the negative direction will be amplified as described above, but in the case of this invention, the rounding correction circuit 13s.
第５図ａは信号処理回路１３における丸め補正
回路１３ｓの具体例の１つを示したもので、４ビ
ツトのフルアツダ１６ａ，１６ｂを使用した場合
である。 FIG. 5a shows one specific example of the rounding correction circuit 13s in the signal processing circuit 13, in which 4-bit full adders 16a and 16b are used.
この回路で演算回路１３ａが、例えば８ビツト
＋８ビツトのシヤープネス成分を示すデジタル信
号の加算を行うとすれば９ビツトの演算デジタル
信号が出力される。 In this circuit, if the arithmetic circuit 13a adds, for example, 8 bits+8 bits of digital signals representing sharpness components, a 9-bit arithmetic digital signal is output.
今、デジタル信号が正・負のサインデジツトを
持つている２の補数コードで形成されているとす
ると、上位８ビツトのみを抽出した時、９ビツト
目は切り捨てられたことになるので、前述したよ
うに正の信号はその振幅値が減少したものになり
負の信号は切り捨てによつて振幅値が増加する。 Now, assuming that the digital signal is formed by a two's complement code with positive and negative sign digits, when only the upper 8 bits are extracted, the 9th bit is discarded, so as mentioned above, the 9th bit is discarded. Positive signals have their amplitude values reduced, and negative signals have their amplitude values increased by truncation.
そこで、この発明の実施例では正・負のデジタ
ル信号を示すサインデジツトがMSBとなつてい
ることに着目して、MSBをフルアツダ１６ｂの
キヤリイ入力端子C0に入力する。 Therefore, in the embodiment of the present invention, paying attention to the fact that the sign digit indicating the positive and negative digital signals is the MSB, the MSB is inputted to the carry input terminal C0 of the full adder 16b.
例えば、演算回路１３ａから出力されるデジタ
ル信号が負の信号を示す９ビツトのデジタル信号
↓MSB×
11010100.１（−43.5）
↑最下位bit
の時は、最下位の“１”を切り捨て８ビツトにす
るとともにMSBの“１”を最下位のビツト
（LSB）に加える。その結果、
11010100＋１
（MSB）
11010101（−43）
として丸め補正回路１３ｓから出力され、負の信
号も第４図の変換特性にそつてその振幅が切り下
げられるようにする。 For example, when the digital signal output from the arithmetic circuit 13a is a 9-bit digital signal indicating a negative signal ↓MSB× 11010100.1 (-43.5) ↑the lowest bit, the lowest "1" is rounded down and the 8-bit signal is At the same time, the MSB "1" is added to the least significant bit (LSB). As a result, 11010100 + 1 (MSB) 11010101 (-43) is output from the rounding correction circuit 13s, and the amplitude of the negative signal is also rounded down in accordance with the conversion characteristics shown in FIG.
なお、正のデジタル信号はそのサインビツトが
“０”であるから９ビツト目は常に切り下げられ
正・負とも同様に取り扱つたことになる。 Note that since the sign bit of a positive digital signal is "0", the 9th bit is always rounded down, and both positive and negative signals are treated in the same way.
すなわち、正の場合は、 ↓MSB × 00101011.1 ＋ ０ （＋43.5） （MSB） 00101011 （＋43） となる。 That is, if it is positive, ↓MSB × 00101011.1 +0 (+43.5) (MSB) 00101011 (+43) becomes.
次に、図に示したように、さらに第２の演算回
路１３ｂが設けてある場合は、同様な丸め補正回
路１３ｓによつて最下位ビツトの補正を行う。 Next, as shown in the figure, if a second arithmetic circuit 13b is further provided, the least significant bit is corrected by a similar rounding correction circuit 13s.
以上のように、この発明の信号処理回路では複
数の演算回路（１３ａ，１３ｂ，１３ｃ，……）
があれば、その後続段に丸め補正回路１３ｓ，１
３ｓ，……を設けることによつて何段の演算が行
われる場合も、正・負の信号が同じ取り扱いによ
つて丸め込まれるので、シヤープネス回路の場合
は輪郭部に違和感がないものにすることができ
る。 As described above, the signal processing circuit of the present invention includes a plurality of arithmetic circuits (13a, 13b, 13c, . . . )
If there is, the rounding correction circuit 13s, 1 is installed in the subsequent stage.
By providing 3s, ..., positive and negative signals are treated in the same way and rounded no matter how many stages of calculations are performed, so in the case of a sharpness circuit, the outline should not look strange. I can do it.
第５図ｂは丸め補正回路１３ｓとして他の実施
例を示したものである。 FIG. 5b shows another embodiment of the rounding correction circuit 13s.
この回路は、フルアツダ１６ｂのキヤリイ入力
端子C0を使用せず、演算出力のMSBをフルアツ
ダ１６ｂのLSB端子に直接入力し、負のデジタ
ル信号のみ＋１を加えるようにしたものである。 This circuit does not use the carry input terminal C0 of the full adder 16b, but directly inputs the MSB of the calculation output to the LSB terminal of the full adder 16b, and adds +1 only to negative digital signals.
第６図はこの発明の他の実施例を示したもの
で、各演算回路１３ａ，１３ｂ，１３ｃ，１３
ｄ，１３ｅに対し、最終段に丸め補正回路１３
s′を設けるようにしたものである。 FIG. 6 shows another embodiment of the present invention, in which each arithmetic circuit 13a, 13b, 13c, 13
Rounding correction circuit 13 is installed in the final stage for d and 13e.
s' is provided.
そのため、各演算毎に出力されるサインデジツ
ト（MSB）は加算回路１７ａ，１７ｂ，１７ｃ
によつて累算され、この実施例の場合は累算され
たMSBが丸め補正回路１３s′のフルアツダ１６
ｂの下位３ビツトの入力端子に供給され、ここ
で、切り捨てによつて増加した負のデジタル信号
の補正を行うようにする。 Therefore, the sign digit (MSB) output for each operation is sent to the adder circuits 17a, 17b, 17c.
In this embodiment, the accumulated MSB is accumulated by the full adder 16 of the rounding correction circuit 13s'.
The signal is supplied to the input terminal of the lower 3 bits of signal b, where the negative digital signal increased due to truncation is corrected.
この回路構成によると、加算回路１７ａは１ビ
ツト、加算回路１７ｂは２ビツト、加算回路１７
ｃも２ビツトの加算器で構成できるので、多数の
演算回路（１３ａ〜１３ｅ）が使用される時、第
５図ａに比較して回路が大幅に改善されることが
分る。 According to this circuit configuration, the adder circuit 17a has 1 bit, the adder circuit 17b has 2 bits, and the adder circuit 17
Since c can also be constructed from a 2-bit adder, it can be seen that when a large number of arithmetic circuits (13a to 13e) are used, the circuit is greatly improved compared to FIG. 5a.
以上８ビツトのデジタル信号の実施例について
説明したが、12ビツト、16ビツトについても同様
に構成できることはいうまでもない。 Although the embodiment for 8-bit digital signals has been described above, it goes without saying that 12-bit and 16-bit signals can be similarly constructed.
第７図ａはトランスバーサルフイルタを使用し
たシヤープネス回路の輪郭部分を形成する信号回
路である。 FIG. 7a shows a signal circuit forming the outline of a sharpness circuit using a transversal filter.
この回路はよく知られているように、遅延回路
２０ａ，２０ｂの遅延量が140ns程度に選ばれて
いる場合は、ビデオ信号の水平方向に対してシヤ
ープネス成分が加算器２１から出力され、遅延回
路２０ａ，２０ｂの遅延量が１水平期間に設定さ
れている時は垂直方向で輪郭部を強調するシヤー
プネス成分が出力される。 As is well known in this circuit, when the delay amount of the delay circuits 20a and 20b is selected to be about 140 ns, a sharpness component is output from the adder 21 in the horizontal direction of the video signal, and the delay circuit When the delay amount of 20a and 20b is set to one horizontal period, a sharpness component that emphasizes the contour in the vertical direction is output.
すなわち、第７図ｂに示すように、輪郭部分を
付加すべきデジタル信号ａを波形Ａで示すと、こ
の波形Ａは遅延回路２０ａ，２０ｂによつて波形
Ｂ、波形Ｃとされる。そこで、これらの波形Ａ，
Ｂ，Ｃを所定の極性と割合で加算するとシヤープ
ネス成分を示す波形Ｄが形成される。 That is, as shown in FIG. 7b, if a digital signal a to which an outline portion is to be added is represented by a waveform A, this waveform A is converted into a waveform B and a waveform C by the delay circuits 20a and 20b. Therefore, these waveforms A,
When B and C are added at a predetermined polarity and ratio, a waveform D representing a sharpness component is formed.
この場合の演算処理は、第７図ｃに示すように
Ｍビツトのデジタル信号ａを遅延回路２０ａ，２
０ｂによつて同一のビツト数で遅延し、デジタル
信号ｂ、およびｃを形成し、まず、加算回路２１
ａによつてａ＋ｃを演算する。そして、その出力
であるＭ＋１ビツトのデジタル信号を1/2、すな
わちＭビツトに丸め込み、次にＭビツトの信号
（ａ＋ｃ）／２とＭビツトの信号ｂを減算回路２
１ｂによつて減算処理することになる。 The arithmetic processing in this case is as shown in FIG.
0b by the same number of bits to form digital signals b and c, and first, adder circuit 21
Calculate a+c using a. Then, the output M+1-bit digital signal is rounded to 1/2, that is, M bits, and then the M-bit signal (a+c)/2 and the M-bit signal b are sent to the subtraction circuit 2.
Subtraction processing is performed using 1b.
この時、減算回路２１ｂでは波形Ｄに示すよう
に正・負のデジタル信号が出力されることになる
ので、前述したようにこの出力を再びＭビツトに
するため最下位ビツトを切り捨てると、負成分の
信号が切り上げられてノイズ成分が増強されると
いう問題がある。 At this time, the subtraction circuit 21b outputs positive and negative digital signals as shown in waveform D, so if the least significant bit is truncated to make this output M bits again as described above, the negative component There is a problem in that the signal is rounded up and the noise component is amplified.
そこで、この発明では、特に減算回路２１ｂの
後段に丸め補正回路１３ｓを設けて、前述したよ
うにシヤープネス信号成分が負の値となつた時は
LSBに＋１を加えて、正・負の信号の取り扱い
が同一となるようにする。 Therefore, in the present invention, a rounding correction circuit 13s is provided especially after the subtraction circuit 21b, so that when the sharpness signal component becomes a negative value as described above,
Add +1 to the LSB so that positive and negative signals are treated the same.
このような信号処理は、シヤープネス信号が形
成されたあと、さらに第２次のシヤープネス信号
を形成する場合の演算回路がある場合も行われ、
結局、第３図、または第６図に示した実施例にみ
られるように演算毎に丸め補正を行うことにな
る。 Such signal processing is also performed when there is an arithmetic circuit for forming a second sharpness signal after the sharpness signal is formed.
As a result, rounding correction is performed for each calculation as seen in the embodiments shown in FIGS. 3 and 6.
第８図は前記第７図ｃの加算、および減算処理
を行う回路例を示したもので、加算回路２２は４
ビツトのフルアツダ１６ａ，１６ｂを使用し８ビ
ツトのデジタル信号ａ，ｃの加算を行う。加算出
力は下位のLSBは切り捨て上位８ビツトの信号
を出力する。この加算回路２２では波形Ａ＋Ｃ
（第７図ｂ）に示すように正・負方向の信号は出
力されないので丸め補正を行う必要がない。しか
し、減算回路２３において、ｂ−｛（ａ＋ｃ）／
２｝の演算を行うと正・負のデジタル信号が出力
されることになる。したがつて、この減算回路２
３の後段には前述した丸め補正回路１３ｓを設
け、下位ビツトの切り捨てに基づく負信号ノイズ
の増大を補正する。 FIG. 8 shows an example of a circuit that performs the addition and subtraction processing shown in FIG.
Bit full adders 16a and 16b are used to add 8-bit digital signals a and c. For the addition output, the lower LSB is rounded down and the upper 8 bits are output. In this adder circuit 22, the waveform A+C
As shown in FIG. 7b, since positive and negative signals are not output, there is no need to perform rounding correction. However, in the subtraction circuit 23, b−{(a+c)/
2}, positive and negative digital signals will be output. Therefore, this subtraction circuit 2
The rounding correction circuit 13s described above is provided at the subsequent stage of 3 to correct the increase in negative signal noise due to the truncation of the lower bits.
以上説明したように、この発明の信号処理回路
は、シヤープネス信号にみられるように演算され
た結果、正・負の信号が出力される回路に対して
丸め補正回路を付加することによつて正・負の信
号が同じ取り扱いでビツト制限をうけるようにす
ることができ、特に輪郭強調を行う場合ノイズに
対して極めて有効な演算処理を行うことができ
る。
As explained above, the signal processing circuit of the present invention adds a rounding correction circuit to a circuit that outputs positive and negative signals as a result of calculations seen in sharpness signals. - Negative signals can be treated in the same manner and subject to bit restrictions, and particularly when performing edge enhancement, extremely effective arithmetic processing can be performed against noise.
第１図ａ，ｂはアナログ信号をデジタル信号に
変換する変換特性図、第２図はシヤープネス回路
のブロツク図、第３図はこの発明の一実施例を示
すシヤープネス回路のブロツク図、第４図はミツ
ドトレード形の変換特性図、第５図ａ，ｂは丸め
補正を行うための回路図、第６図はこの発明の丸
め補正を行う信号処理回路ブロツク図、第７図ａ
はトランスバーサルフイルタによるシヤープネス
回路図、第７図ｂは第７図ａの各部波形図、第７
図ｃは第７図ａの演算順序を説明するブロツク
図、第８図は演算回路の具体的な一実施例を示す
回路図である。
図中、１２はＡ／Ｄ変換器、１３ａ，１３ｂ，
１３ｃ，１３ｄ，１３ｅは演算回路、１３ｓは丸
め補正回路、１４はＤ／Ａ変換器を示す。
Figures 1a and b are conversion characteristic diagrams for converting analog signals into digital signals, Figure 2 is a block diagram of a sharpness circuit, Figure 3 is a block diagram of a sharpness circuit showing an embodiment of the present invention, and Figure 4. 5 is a conversion characteristic diagram of the mid-trade type, FIGS. 5a and 5b are circuit diagrams for performing rounding correction, FIG. 6 is a block diagram of a signal processing circuit for performing rounding correction according to the present invention, and FIG. 7a
is a sharpness circuit diagram using a transversal filter, FIG. 7b is a waveform diagram of each part of FIG. 7a, and FIG.
FIG. 7c is a block diagram illustrating the operation order of FIG. 7a, and FIG. 8 is a circuit diagram showing a specific embodiment of the arithmetic circuit. In the figure, 12 is an A/D converter, 13a, 13b,
13c, 13d, and 13e are arithmetic circuits, 13s is a rounding correction circuit, and 14 is a D/A converter.
Claims (1)
デジタルコード信号に変換し、変換されたデジタ
ルコード信号に対して演算処理を行う信号処理回
路において、 演算されたデジタルコード出力信号が正の値を
とる時はその最下位ビツトを切り捨て、負の値を
とる時は、その最下位ビツトに１を加えて前記デ
ジタルコード信号を所定のビツトに丸め込む補正
回路を備えていることを特徴とするデジタル信号
処理回路。[Claims] 1. In a signal processing circuit that converts a sampled signal into a digital code signal consisting of two's complement and performs arithmetic processing on the converted digital code signal, the calculated digital code output signal is It is characterized by comprising a correction circuit that rounds off the least significant bit when it takes a positive value and adds 1 to the least significant bit when it takes a negative value to round the digital code signal to a predetermined bit. Digital signal processing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095079A JPS59221079A (en) | 1983-05-31 | 1983-05-31 | Digital signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095079A JPS59221079A (en) | 1983-05-31 | 1983-05-31 | Digital signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221079A JPS59221079A (en) | 1984-12-12 |
| JPH0473343B2 true JPH0473343B2 (en) | 1992-11-20 |
Family
ID=14127947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095079A Granted JPS59221079A (en) | 1983-05-31 | 1983-05-31 | Digital signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221079A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321795A (en) * | 1988-06-23 | 1989-12-27 | Nec Home Electron Ltd | Method and device for improving television picture quality |
-
1983
- 1983-05-31 JP JP58095079A patent/JPS59221079A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59221079A (en) | 1984-12-12 |
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