JPH0470820A - アクティブ・マトリックス型平板表示装置 - Google Patents
アクティブ・マトリックス型平板表示装置Info
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- JPH0470820A JPH0470820A JP2186438A JP18643890A JPH0470820A JP H0470820 A JPH0470820 A JP H0470820A JP 2186438 A JP2186438 A JP 2186438A JP 18643890 A JP18643890 A JP 18643890A JP H0470820 A JPH0470820 A JP H0470820A
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- 230000000694 effects Effects 0.000 description 2
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- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶表示装置などの平板表示装置に係り、とく
に、各表示素子にアクティブ素子を持ったアクティブ・
マトリックス型平板表示装置に関する。
に、各表示素子にアクティブ素子を持ったアクティブ・
マトリックス型平板表示装置に関する。
従来の技術
従来のアクティブ・マトリックス型平板表示装置は主と
してテレビジョン用画像表示装置として実用化されてい
る。第4図に従来のアクティブ・マトリックス型平板表
示装置のデバイス等価回路図を示す。第4図に示すよう
に、従来のアクティブ・マトリックス型表示装!は表示
データ信号に対応した電圧を供給する信号電極l、線順
次走査を行うための走査信号を供給する走査電極2、信
号電極1および走査電極2からの制御電圧により制御さ
れるアクティブ素子としての薄膜トランジスタ3および
表示素子4とで構成されている。なお、1画素は、1個
の薄膜トランジスタ3と1個の表示素子4からなる破線
で囲まれた部分5で構成される。
してテレビジョン用画像表示装置として実用化されてい
る。第4図に従来のアクティブ・マトリックス型平板表
示装置のデバイス等価回路図を示す。第4図に示すよう
に、従来のアクティブ・マトリックス型表示装!は表示
データ信号に対応した電圧を供給する信号電極l、線順
次走査を行うための走査信号を供給する走査電極2、信
号電極1および走査電極2からの制御電圧により制御さ
れるアクティブ素子としての薄膜トランジスタ3および
表示素子4とで構成されている。なお、1画素は、1個
の薄膜トランジスタ3と1個の表示素子4からなる破線
で囲まれた部分5で構成される。
信号電極1および走査電極2はマトリックス状に配置さ
れ、これに対して薄膜トランジスタ3のソースは信号電
極1に、ゲートは走査電極2に接続されている。画像表
示は、表示データ信号に対応した電圧を各信号電極lを
介して各薄膜トランジスタ3のソースに供給するととも
に、選択された走査電極1を介して選択走査電圧を各薄
膜トランジスタ3のゲートに供給する。これにより、選
択走査電極上の各薄膜トランジスタ3は一斉にオンし、
各液晶表示素子4に表示データ信号に対応した電圧を充
電して画像情報が表示され、薄膜トランジスタ3のオフ
後もその情報は次の情報の来る1フレ一ム期間に渡って
保持される。このため、コントラストの良い優れた表示
品質の画像を表示することができる。ところで、1画素
が1個の液晶表示素子4に対して1個の薄膜トランジス
タ3で構成しているために、薄膜トランジスタ3のショ
ートやオープンといった欠陥が生した場合、液晶表示素
子4は正常な情報表示ができなくなり、致命的な画素欠
陥を発生してしまう。
れ、これに対して薄膜トランジスタ3のソースは信号電
極1に、ゲートは走査電極2に接続されている。画像表
示は、表示データ信号に対応した電圧を各信号電極lを
介して各薄膜トランジスタ3のソースに供給するととも
に、選択された走査電極1を介して選択走査電圧を各薄
膜トランジスタ3のゲートに供給する。これにより、選
択走査電極上の各薄膜トランジスタ3は一斉にオンし、
各液晶表示素子4に表示データ信号に対応した電圧を充
電して画像情報が表示され、薄膜トランジスタ3のオフ
後もその情報は次の情報の来る1フレ一ム期間に渡って
保持される。このため、コントラストの良い優れた表示
品質の画像を表示することができる。ところで、1画素
が1個の液晶表示素子4に対して1個の薄膜トランジス
タ3で構成しているために、薄膜トランジスタ3のショ
ートやオープンといった欠陥が生した場合、液晶表示素
子4は正常な情報表示ができなくなり、致命的な画素欠
陥を発生してしまう。
一方、画素欠陥をできるだけ抑える方法として1画素に
対し複数のスイッチング素子を使用する冗長構成があり
、例えば特開昭62−91993号公報で開示されてい
る。これは、第5図に示すように1画素に対し直列接続
されたスイッチング素子を2&lI、並列動作させて使
用する冗長構成である。第5図において、薄膜トランジ
スタ311312を直列接続した第1スインチング素子
310と、薄膜トランジスタ321.322を直列接続
した第2スイツチング素子320とで構成される。第5
図で、Sはソース、Gはゲート、Dはドレインを示して
いる。また、第1スイツチング素子310と第2スイツ
チング素子320の各ソースSt、33は信号電極1に
、各ゲートGIG2.G3.G4は走査電極2に、各ド
レインD2゜D4は表示素子4の画素電極9に共通接続
されている。画像表示に関する基本的動作は第4図の従
来例と同様である。第1スイツチング素子310と第2
スイ、チング素子320を並列接続させて表示素子4を
駆動させるので、冗長動作として(1)薄膜トランジス
タ311,312.321322のうち1個の薄膜トラ
ンジスタのオープン欠陥、(2)薄膜トランジスタ31
1,312と薄膜トランジスタ321 322のいずれ
か一方での2個の薄膜トランジスタのオーブン欠陥、(
3)第1スイツチング素子310と第2スイツチング素
子320での各々1個の薄膜トランジスタのショート欠
陥に対して有効であった。
対し複数のスイッチング素子を使用する冗長構成があり
、例えば特開昭62−91993号公報で開示されてい
る。これは、第5図に示すように1画素に対し直列接続
されたスイッチング素子を2&lI、並列動作させて使
用する冗長構成である。第5図において、薄膜トランジ
スタ311312を直列接続した第1スインチング素子
310と、薄膜トランジスタ321.322を直列接続
した第2スイツチング素子320とで構成される。第5
図で、Sはソース、Gはゲート、Dはドレインを示して
いる。また、第1スイツチング素子310と第2スイツ
チング素子320の各ソースSt、33は信号電極1に
、各ゲートGIG2.G3.G4は走査電極2に、各ド
レインD2゜D4は表示素子4の画素電極9に共通接続
されている。画像表示に関する基本的動作は第4図の従
来例と同様である。第1スイツチング素子310と第2
スイ、チング素子320を並列接続させて表示素子4を
駆動させるので、冗長動作として(1)薄膜トランジス
タ311,312.321322のうち1個の薄膜トラ
ンジスタのオープン欠陥、(2)薄膜トランジスタ31
1,312と薄膜トランジスタ321 322のいずれ
か一方での2個の薄膜トランジスタのオーブン欠陥、(
3)第1スイツチング素子310と第2スイツチング素
子320での各々1個の薄膜トランジスタのショート欠
陥に対して有効であった。
第6図に別の従来のアクティブ・マトリックス型平板表
示装置のデバイス等価回路を示す。第5図の従来例との
違いは、第1スイツチング素子310は画素電極91を
介して表示素子41を、第2のスイッチング素子320
は画素電極92を介して表示素子42を駆動した点であ
る。
示装置のデバイス等価回路を示す。第5図の従来例との
違いは、第1スイツチング素子310は画素電極91を
介して表示素子41を、第2のスイッチング素子320
は画素電極92を介して表示素子42を駆動した点であ
る。
発明が解決しようとする課題
このような従来の構成では、第1スイツチング素子31
0と第2スイツチング素子320とで同時に薄膜トラン
ジスタのオーブン欠陥が生した場合、表示素子4は完全
にオープンとなり、画素欠陥を招くという問題点を有し
ていた。
0と第2スイツチング素子320とで同時に薄膜トラン
ジスタのオーブン欠陥が生した場合、表示素子4は完全
にオープンとなり、画素欠陥を招くという問題点を有し
ていた。
本発明はかかる点に鑑み、1画素に対して複数の薄膜ト
ランジスタを直並列接続してスイッチング素子を構成す
ることにより、画素欠陥の発生を防止したアクティブ・
マトリックス型平板表示装置を提供することを目的とす
る。
ランジスタを直並列接続してスイッチング素子を構成す
ることにより、画素欠陥の発生を防止したアクティブ・
マトリックス型平板表示装置を提供することを目的とす
る。
課題を解決するための手段
この目的を達成するため、本発明アクティフマトリック
ス型平板表示装!は、マトリックス状に配列した信号電
極と走査電極と、各マトリックス内に配!されたスイッ
チング素子と表示画素で構成され前記スイッチング素子
は複数個のスイッチングトランジスタからなり、前記複
数個のスイッチングトランジスタは一体形成の直列接続
型スイッチング素子群からなる複数のスイッチング素子
群で構成するとともに、前記複数のスイッチング素子群
間で各スイッチングトランジスタの入力および出力端子
部を中間電極で接続して並列接続を行ったものである。
ス型平板表示装!は、マトリックス状に配列した信号電
極と走査電極と、各マトリックス内に配!されたスイッ
チング素子と表示画素で構成され前記スイッチング素子
は複数個のスイッチングトランジスタからなり、前記複
数個のスイッチングトランジスタは一体形成の直列接続
型スイッチング素子群からなる複数のスイッチング素子
群で構成するとともに、前記複数のスイッチング素子群
間で各スイッチングトランジスタの入力および出力端子
部を中間電極で接続して並列接続を行ったものである。
作用
この構成により、複数個のスイッチングトランジスタで
オーブン欠陥が生した場合、中間電極の接続により個々
のスイッチングトランジスタが並列接続されているので
、欠陥のないスイッチング素子群より表示素子への駆動
電圧の印加ができる。
オーブン欠陥が生した場合、中間電極の接続により個々
のスイッチングトランジスタが並列接続されているので
、欠陥のないスイッチング素子群より表示素子への駆動
電圧の印加ができる。
一方、スイッチングトランジスタの複数個でショート欠
陥が生した場合、欠陥箇所のあるスイッチングトランジ
スタに接続された中間電極を切断することにより、正常
な表示を行うことができる。
陥が生した場合、欠陥箇所のあるスイッチングトランジ
スタに接続された中間電極を切断することにより、正常
な表示を行うことができる。
実施例
第1図に本発明の第1の実施例のアクティブ・マトリッ
クス型平板表示装置のデバイス等価回路図を示す。本発
明の特徴は、第5図と同様な直列接続型の並列動作によ
る冗長構成において、共通接続されている薄膜トランジ
スタ311のドレインDIと薄膜トランジスタ3120
ソースS2、および共通接続されている薄膜トランジス
タ321のドレインD3と薄膜トランジスタ322のソ
ースS4との間に中間電極6が接続されていることであ
る。この構成により、薄膜トランジスタ3】1と薄膜ト
ランジスタ321は並列接続、薄膜トランジスタ312
と薄膜トランジスタ322も並列接続となり、第1スイ
ツチング素子310と第2スイツチング素子320は直
並列接続構成となる。また、中間電極6は後述するよう
に薄膜トランジスタの欠陥モードによっては、画素欠陥
の補修のためレーザ光線などによる溶断を行って、第1
スイツチング素子310と第2スインチング素子 32
0を分離させることもできる。
クス型平板表示装置のデバイス等価回路図を示す。本発
明の特徴は、第5図と同様な直列接続型の並列動作によ
る冗長構成において、共通接続されている薄膜トランジ
スタ311のドレインDIと薄膜トランジスタ3120
ソースS2、および共通接続されている薄膜トランジス
タ321のドレインD3と薄膜トランジスタ322のソ
ースS4との間に中間電極6が接続されていることであ
る。この構成により、薄膜トランジスタ3】1と薄膜ト
ランジスタ321は並列接続、薄膜トランジスタ312
と薄膜トランジスタ322も並列接続となり、第1スイ
ツチング素子310と第2スイツチング素子320は直
並列接続構成となる。また、中間電極6は後述するよう
に薄膜トランジスタの欠陥モードによっては、画素欠陥
の補修のためレーザ光線などによる溶断を行って、第1
スイツチング素子310と第2スインチング素子 32
0を分離させることもできる。
以上のように構成されたこの実施例のアクティブ・マト
リックス型平板表示装置において、以下その動作を説明
する。薄膜トランジスタの欠陥個数が1または2個の場
合に対する表示状態を第5図の従来例と比較した結果を
第1表に示す。なお、各yl薄膜トランジスタ11.3
12.321゜322はTri、Tr2.Tr3.Tr
4とし、OPはオーブン欠陥、SHはショート欠陥を示
している。そして、各状態は、○(正常)、×(不良)
、△(補修による中間電極6のオーブンで正常)で示し
ている。
リックス型平板表示装置において、以下その動作を説明
する。薄膜トランジスタの欠陥個数が1または2個の場
合に対する表示状態を第5図の従来例と比較した結果を
第1表に示す。なお、各yl薄膜トランジスタ11.3
12.321゜322はTri、Tr2.Tr3.Tr
4とし、OPはオーブン欠陥、SHはショート欠陥を示
している。そして、各状態は、○(正常)、×(不良)
、△(補修による中間電極6のオーブンで正常)で示し
ている。
(以 下 余 白)
第1表
冗長構成の比較(1画素−1表示素子)第1表の結果か
ら明らかなように、本実施例では1個の薄膜トランジス
タの欠陥については従来と同等、1個の薄膜トランジス
タの欠陥についてはオープン欠陥に対して有利であり、
また、ンヨート欠陥についても中間電極6を補修のため
レーザ光線などによる溶断を行ってオープンにすること
により従来と同等にできる。このことからも従来の冗長
構成に比べ、総合的に優れている。
ら明らかなように、本実施例では1個の薄膜トランジス
タの欠陥については従来と同等、1個の薄膜トランジス
タの欠陥についてはオープン欠陥に対して有利であり、
また、ンヨート欠陥についても中間電極6を補修のため
レーザ光線などによる溶断を行ってオープンにすること
により従来と同等にできる。このことからも従来の冗長
構成に比べ、総合的に優れている。
第2図は、第1の実施例における冗長構成のデバイス・
パターン図の一例を示したものである。
パターン図の一例を示したものである。
信号電極1と走査電極2との交差部は絶縁層7により絶
縁されており、第1スイツチング素子310の薄膜トラ
ンジスタ311.312はチャンネル層81により形成
され、第2スインチング素子320の薄膜トランジスタ
321.322はチャンネル層82により形成される。
縁されており、第1スイツチング素子310の薄膜トラ
ンジスタ311.312はチャンネル層81により形成
され、第2スインチング素子320の薄膜トランジスタ
321.322はチャンネル層82により形成される。
サブ走査電極210.220は走査電極2に対して櫛形
に配置されサブ走査電極210は薄膜トランジスタ31
1.321のゲート電極となり、サブ走査電極220は
薄膜トランジスタ312,322のゲート電極となる。
に配置されサブ走査電極210は薄膜トランジスタ31
1.321のゲート電極となり、サブ走査電極220は
薄膜トランジスタ312,322のゲート電極となる。
第1スイツチング素子310と第2スイツチング素子3
20は、一定の距離をおいて中間電極6により接続され
る。薄膜トランジスタの欠陥モードにより、補修の必要
性があるときには、中間電極6の溶断などによるオーブ
ンで薄膜トランジスタなどに影響のでないパッチング印
の中央部を補修部60としている。
20は、一定の距離をおいて中間電極6により接続され
る。薄膜トランジスタの欠陥モードにより、補修の必要
性があるときには、中間電極6の溶断などによるオーブ
ンで薄膜トランジスタなどに影響のでないパッチング印
の中央部を補修部60としている。
第3図に本発明の第2の実施例のアクティブ・マトリッ
クス型平板表示装置のデバイス等価回路図を示す。第1
の実施例との違いは、第1スイ。
クス型平板表示装置のデバイス等価回路図を示す。第1
の実施例との違いは、第1スイ。
チング素子310は画素電極91を介して表示素子41
を、第2スインチング素子320は画素電極92を介し
て表示素子42を駆動した点である。
を、第2スインチング素子320は画素電極92を介し
て表示素子42を駆動した点である。
以上のように構成された第2の実施例のアクティブ・マ
トリックス型平板表示装宜について、以下その動作を説
明する。1画素を表示素子41゜42の2個で構成した
場合について、第6図の従来例と第2の実施例とを比較
したのが第2表である。
トリックス型平板表示装宜について、以下その動作を説
明する。1画素を表示素子41゜42の2個で構成した
場合について、第6図の従来例と第2の実施例とを比較
したのが第2表である。
第2表
冗長構成の比較(1画素=2表示素子)(但し、
ムは1/2画素分のみ表示可能を示す。
第2表の結果から明らかなように、第2の実施例では1
個の薄膜トランジスタの欠陥について表示欠陥が生しな
い。また、2個の薄膜トランジスタの欠陥についても2
画素欠陥に抑えれるなど、従来に比べて有利である。1
/2画素欠陥まで許容できるとすれば、実施例の方が冗
長度および表示品質から見て、優れているといえる。
個の薄膜トランジスタの欠陥について表示欠陥が生しな
い。また、2個の薄膜トランジスタの欠陥についても2
画素欠陥に抑えれるなど、従来に比べて有利である。1
/2画素欠陥まで許容できるとすれば、実施例の方が冗
長度および表示品質から見て、優れているといえる。
なお、本実施例においては、スイッチング素子310.
320を2個の直列接続型薄膜トランジスタで構成して
、中間電極6で並列接続した構成で示したが、基本的に
は一体化された複数個の直列接続型薄膜トランジスタか
らなるスイッチング素子を複数個並べ、各スイッチング
素子間で複数の中間電極を配置する構成を取ればよい。
320を2個の直列接続型薄膜トランジスタで構成して
、中間電極6で並列接続した構成で示したが、基本的に
は一体化された複数個の直列接続型薄膜トランジスタか
らなるスイッチング素子を複数個並べ、各スイッチング
素子間で複数の中間電極を配置する構成を取ればよい。
第1スイツチング素子310と第2スインチング素子3
20のソースSl、S3は信号電極l、ゲートGl、G
2.G3.G4は走査電極2といった同一電極に接続し
ているが、マトリックス状に配置されている隣接した電
極(例えば、左右の信号電極および上下の走査電極)に
第1スイッチング素子310のソースS1とゲー1−G
1.G2および第2スイツチング素子320のソースS
3とゲートG3.G4を分離して接続してもよい。また
、1画素−2表示素子の構成は、第3図では信号電極1
と走査電極2に囲まれた領域内での構成をとっているが
、信号電極1を対称とした上下での分割構成や走査電極
2を対称とした上下での分割構成であってもよい。かつ
、1画素−2表示素子の構成に限らず、1画素=N表示
素子の構成も可能である。ここでの実施例では、表示素
子として液晶表示素子を例にのべたが、これに限らず、
エレクトロルミネンセント表示装置(ELD)、プラズ
マ表示装置(FDP)などを含めアクティブマトリック
ス型で構成できる表示装置であれば、本発明が有効であ
ることはいうまでもない。
20のソースSl、S3は信号電極l、ゲートGl、G
2.G3.G4は走査電極2といった同一電極に接続し
ているが、マトリックス状に配置されている隣接した電
極(例えば、左右の信号電極および上下の走査電極)に
第1スイッチング素子310のソースS1とゲー1−G
1.G2および第2スイツチング素子320のソースS
3とゲートG3.G4を分離して接続してもよい。また
、1画素−2表示素子の構成は、第3図では信号電極1
と走査電極2に囲まれた領域内での構成をとっているが
、信号電極1を対称とした上下での分割構成や走査電極
2を対称とした上下での分割構成であってもよい。かつ
、1画素−2表示素子の構成に限らず、1画素=N表示
素子の構成も可能である。ここでの実施例では、表示素
子として液晶表示素子を例にのべたが、これに限らず、
エレクトロルミネンセント表示装置(ELD)、プラズ
マ表示装置(FDP)などを含めアクティブマトリック
ス型で構成できる表示装置であれば、本発明が有効であ
ることはいうまでもない。
発明の効果
以上の実施例の説明からも明らかなように本発明によれ
ば、複数個の直列接続型薄膜トランジスタからなるスイ
ッチング素子群を中間電極を介して並列接続構成をする
ことにより、薄膜トランジスタの欠陥に起因した画素表
示の不良を防止できるため、高品質な表示画像が得られ
る。
ば、複数個の直列接続型薄膜トランジスタからなるスイ
ッチング素子群を中間電極を介して並列接続構成をする
ことにより、薄膜トランジスタの欠陥に起因した画素表
示の不良を防止できるため、高品質な表示画像が得られ
る。
第1図は本発明の第1の実施例のアクティフマトリノク
ス型平板表示装置のデバイス等価回路図、第2図は同冗
長構成のデバイス パターン図、第3図は本発明の第2
の実施例のアクティブ・マトリックス型平板表示装置の
デバイス等価回路図、第4図は従来例のアクティブ・マ
トリックス型平板表示装置のデバイス等価回路図、第5
図は従来例の冗長構成のアクティブ・マトリックス型平
板表示装置のデバイス等価回路図、第6図は従来のアク
ティブ・マトリックス型平板表示装置のデバイス等価回
路図である。 ■・・・・・信号電極、2,21.22・・・・・・走
査電極、210.220・・・・・・サブ走査電極、3
11312.321.322・・・・・・薄膜トランジ
スタ、4.41.42・・・・・・表示素子、6・・・
・・・中間電極、60・・・・・・補修部、81.82
・・・・・チャンフル層、9.91.92・・・・・・
画素電極。 @ 2 図 すフ建貸1[トに 1−化3炙礒 牛−・−表示索引 g−4間貫躇 9−−一立tttvM
ス型平板表示装置のデバイス等価回路図、第2図は同冗
長構成のデバイス パターン図、第3図は本発明の第2
の実施例のアクティブ・マトリックス型平板表示装置の
デバイス等価回路図、第4図は従来例のアクティブ・マ
トリックス型平板表示装置のデバイス等価回路図、第5
図は従来例の冗長構成のアクティブ・マトリックス型平
板表示装置のデバイス等価回路図、第6図は従来のアク
ティブ・マトリックス型平板表示装置のデバイス等価回
路図である。 ■・・・・・信号電極、2,21.22・・・・・・走
査電極、210.220・・・・・・サブ走査電極、3
11312.321.322・・・・・・薄膜トランジ
スタ、4.41.42・・・・・・表示素子、6・・・
・・・中間電極、60・・・・・・補修部、81.82
・・・・・チャンフル層、9.91.92・・・・・・
画素電極。 @ 2 図 すフ建貸1[トに 1−化3炙礒 牛−・−表示索引 g−4間貫躇 9−−一立tttvM
Claims (4)
- (1)マトリックス状に配列した信号電極と走査電極と
、各マトリックス内に配置されたスイッチング素子と表
示画素で構成されるアクティブ・マトリックス型平板表
示装置であって、前記スイッチング素子は複数個のスイ
ッチングトランジスタからなり、前記複数個のスイッチ
ングトランジスタは一体形成の直列接続型スイッチング
素子群からなる複数のスイッチング素子群で構成すると
ともに、前記複数のスイッチング素子群間で各スイッチ
ングトランジスタの入力および出力端子部を中間電極で
接続して並列接続を行ったアクティブ・マトリックス型
平板表示装置。 - (2)中間電極の切断により補修を行う請求項1記載の
アクティブ・マトリックス型平板表示装置。 - (3)1つの表示素子に対して、複数のスイッチング素
子群の最終出力を共通に接続させた請求項1記載のアク
ティブ・マトリックス型平板表示装置。 - (4)複数に分割された表示素子に対して、複数のスイ
ッチング素子群の最終出力を複数ブロックで共通化また
は独立して接続させた請求項1記載のアクティブ・マト
リックス型平板表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2186438A JPH0470820A (ja) | 1990-07-12 | 1990-07-12 | アクティブ・マトリックス型平板表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2186438A JPH0470820A (ja) | 1990-07-12 | 1990-07-12 | アクティブ・マトリックス型平板表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0470820A true JPH0470820A (ja) | 1992-03-05 |
Family
ID=16188450
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2186438A Pending JPH0470820A (ja) | 1990-07-12 | 1990-07-12 | アクティブ・マトリックス型平板表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0470820A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1990
- 1990-07-12 JP JP2186438A patent/JPH0470820A/ja active Pending
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