JPH0469896A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH0469896A JPH0469896A JP2184961A JP18496190A JPH0469896A JP H0469896 A JPH0469896 A JP H0469896A JP 2184961 A JP2184961 A JP 2184961A JP 18496190 A JP18496190 A JP 18496190A JP H0469896 A JPH0469896 A JP H0469896A
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- 230000003321 amplification Effects 0.000 claims description 13
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 13
- 230000007257 malfunction Effects 0.000 abstract description 5
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 241000656145 Thyrsites atun Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ｌデツプ・マイクロコンピュータおよびマイ
クロプロセッサおよびメモリに使用できる０ＭＯ８を用
いた半導体集積回路装置におけるセンスアンプ回路に関
する。
クロプロセッサおよびメモリに使用できる０ＭＯ８を用
いた半導体集積回路装置におけるセンスアンプ回路に関
する。
第３，４図に従来のセンスアンプ回路の回路図とタイミ
ング図を示す。第３図において、ＩＩ。 １２は予備充電用のＰヂャネルトランジスタ、１３．１
４は増幅用のＮチャネルトランジスタ、Ｉ５は駆動用の
Ｎチャネルトランジスタである。ゲートに印加されるＩ
’ｌ？Ｅ信号が予備充電用のＰチャネルトランジスタ１
１および１２をオンすると同時に、ゲートに印加される
ＳＡ倍信号駆動用のＮチャネルトランジスタ１５をオン
することはない。 以下、トランジスタのゲートにかかる信号がこのトラン
ジスタをオンする値になることを、信号がアクティブに
なると言い、上記信号が上記トランジスタをオフする値
になることを、信号が非アクティブになるという。ずな
わち、上記ＰＲＥ信号とＳＡ倍信号同時にアクティブに
なることはない。 また、一対のビット線ＢＩＴ、Ｉ３１’ｌ’の信号であ
るＢＩＴ信号とＢ Ｉ Ｔ信号は、図示しないメモリよ
りの出力信号あるいは入力信号である。 上記センスアンプは、上記ＢＩＴ信号およびＢＩＴ信号
とＳＡ倍信号タイミングが、図示しない外部回路によっ
て正確に制御されている場合には、第４図（Ａ）に示す
動作タイミングで、次のように動作する。すなわち、メ
モリへの古き込み動作およびメモリからの読み出し動作
の際には、まず、Ｐ ＲＥ倍信号アクティブになり、Ｐ
チャネルトランジスタ１１および１２をオンする。この
とき、Ｂ ！ ｉ’倍信号［３１Ｔ信号は、両方共、高
レベルである。その後、ＰＩＫＥ信号が非アクティブに
なる。次に、Ｂ Ｉ Ｔ信号とＢＩＴ信号とが互いに反
転した信号になった後に、ＳＡ倍信号アクティブになり
、Ｎヂャネルトランジスタ１５をオンする。そして、増
幅用のＮチャネルトランジスタ３４が互いに反転したＢ
Ｉ Ｔ信号とＢ Ｉ Ｔ信号を増幅する。
ング図を示す。第３図において、ＩＩ。 １２は予備充電用のＰヂャネルトランジスタ、１３．１
４は増幅用のＮチャネルトランジスタ、Ｉ５は駆動用の
Ｎチャネルトランジスタである。ゲートに印加されるＩ
’ｌ？Ｅ信号が予備充電用のＰチャネルトランジスタ１
１および１２をオンすると同時に、ゲートに印加される
ＳＡ倍信号駆動用のＮチャネルトランジスタ１５をオン
することはない。 以下、トランジスタのゲートにかかる信号がこのトラン
ジスタをオンする値になることを、信号がアクティブに
なると言い、上記信号が上記トランジスタをオフする値
になることを、信号が非アクティブになるという。ずな
わち、上記ＰＲＥ信号とＳＡ倍信号同時にアクティブに
なることはない。 また、一対のビット線ＢＩＴ、Ｉ３１’ｌ’の信号であ
るＢＩＴ信号とＢ Ｉ Ｔ信号は、図示しないメモリよ
りの出力信号あるいは入力信号である。 上記センスアンプは、上記ＢＩＴ信号およびＢＩＴ信号
とＳＡ倍信号タイミングが、図示しない外部回路によっ
て正確に制御されている場合には、第４図（Ａ）に示す
動作タイミングで、次のように動作する。すなわち、メ
モリへの古き込み動作およびメモリからの読み出し動作
の際には、まず、Ｐ ＲＥ倍信号アクティブになり、Ｐ
チャネルトランジスタ１１および１２をオンする。この
とき、Ｂ ！ ｉ’倍信号［３１Ｔ信号は、両方共、高
レベルである。その後、ＰＩＫＥ信号が非アクティブに
なる。次に、Ｂ Ｉ Ｔ信号とＢＩＴ信号とが互いに反
転した信号になった後に、ＳＡ倍信号アクティブになり
、Ｎヂャネルトランジスタ１５をオンする。そして、増
幅用のＮチャネルトランジスタ３４が互いに反転したＢ
Ｉ Ｔ信号とＢ Ｉ Ｔ信号を増幅する。
【発明が解決しようとする課題］
ところが、上記従来のセンスアンプ回路では、一対のビ
ット線の信号であるＢＩＴ信号およびＢＩ′ｒ信号と駆
動用トランジスタを駆動するＳＡ倍信号の間のタイミン
グを制御する外部回路が必要・であるという問題がある
。さらに、上記センスアンプ回路は、上記ＢＩＴ信号お
よびＢＩＴ信号とＳΔ倍信号間のタイミングを外部回路
が正確に制御しない時には、例えば、第４図（１３）に
示す動作タイミングで動作する。この場合には、ＳＡ倍
信号アクティブになって、Ｎチャネルトランジスタ！５
がオンになったときに、ＢＩＴ信号と［３１′ｒＴ信号
両方とし高レベルの状態のままである。すると、１３１
Ｔ信号とＵ ［’Ｉ’信号は、両方共、低レベルに引
っ張られる。このとき、例えば、高レベル信号を佇する
べきビット１ｉＱ１３１１’が、低レベルを有するべき
ビット線＋３１ ’ｒより低レベルに引き落とされると
すると、？ｆｉ４図（Ｕ）に点線で示すように、Ｂｌ’
ｌ”信号とｒ（Ｉ Ｔ信号の取るべき値が逆になるとい
う誤動作を生じる問題がある。 そこで、本発明の目的は、一対のビット線の信号を用い
て〃）作タイミングを正確に制御することのできるセン
スアンプ回路を提供することにある。 【課題を解決するための手段】 上記目的を達成するため、本発明のセンスアンプ回路は
、一対のビット線のうちの一方のビット線と電源との間
に接続した第１予備充電用トランジスタと、上記一対の
ビット線のうちの他方のビット線とｆｆ１Ｋｔとの間に
接続した第２予備充電用トランジスタと、ゲートに駆動
用の信号線を接続し、一端を接地した駆動用トランジス
タと、上記一方のビット線と駆動用トランジスタの他端
との間に接続され、ゲートを他方のビット線に接続した
第１増幅用トランジスタと、上記他方のビット線と駆動
用トランジスタの他端との間に接続され、ゲートを上記
一方のビット線に接続した第２増幅用トランジスタを備
えたセンスアンプ回路において、上記第１．第２増幅用
トランジスタの接続点と上記駆動用トランジスタの他端
との間に接続した制御用トランジスタと、上記一対のビ
ット線に入力側を接続し、出力側を上記制御用トランジ
スタのゲートに接続したエクスクル−シブオア回路を備
えたことを特徴としている。 また、上記エクスクル−シブオア回路に替えてナンド回
路を用いることが望ましい。
ット線の信号であるＢＩＴ信号およびＢＩ′ｒ信号と駆
動用トランジスタを駆動するＳＡ倍信号の間のタイミン
グを制御する外部回路が必要・であるという問題がある
。さらに、上記センスアンプ回路は、上記ＢＩＴ信号お
よびＢＩＴ信号とＳΔ倍信号間のタイミングを外部回路
が正確に制御しない時には、例えば、第４図（１３）に
示す動作タイミングで動作する。この場合には、ＳＡ倍
信号アクティブになって、Ｎチャネルトランジスタ！５
がオンになったときに、ＢＩＴ信号と［３１′ｒＴ信号
両方とし高レベルの状態のままである。すると、１３１
Ｔ信号とＵ ［’Ｉ’信号は、両方共、低レベルに引
っ張られる。このとき、例えば、高レベル信号を佇する
べきビット１ｉＱ１３１１’が、低レベルを有するべき
ビット線＋３１ ’ｒより低レベルに引き落とされると
すると、？ｆｉ４図（Ｕ）に点線で示すように、Ｂｌ’
ｌ”信号とｒ（Ｉ Ｔ信号の取るべき値が逆になるとい
う誤動作を生じる問題がある。 そこで、本発明の目的は、一対のビット線の信号を用い
て〃）作タイミングを正確に制御することのできるセン
スアンプ回路を提供することにある。 【課題を解決するための手段】 上記目的を達成するため、本発明のセンスアンプ回路は
、一対のビット線のうちの一方のビット線と電源との間
に接続した第１予備充電用トランジスタと、上記一対の
ビット線のうちの他方のビット線とｆｆ１Ｋｔとの間に
接続した第２予備充電用トランジスタと、ゲートに駆動
用の信号線を接続し、一端を接地した駆動用トランジス
タと、上記一方のビット線と駆動用トランジスタの他端
との間に接続され、ゲートを他方のビット線に接続した
第１増幅用トランジスタと、上記他方のビット線と駆動
用トランジスタの他端との間に接続され、ゲートを上記
一方のビット線に接続した第２増幅用トランジスタを備
えたセンスアンプ回路において、上記第１．第２増幅用
トランジスタの接続点と上記駆動用トランジスタの他端
との間に接続した制御用トランジスタと、上記一対のビ
ット線に入力側を接続し、出力側を上記制御用トランジ
スタのゲートに接続したエクスクル−シブオア回路を備
えたことを特徴としている。 また、上記エクスクル−シブオア回路に替えてナンド回
路を用いることが望ましい。
制御用トランジスタを、第１．第２増幅用トランジスタ
の接続点と駆動用トランジスタの間に接続している。そ
して、一対のビット線の信号が互いに反転した信号であ
るときには、この互いに反転した信号を受けたエクスク
ルーシブオア回路は、このエクスクル−ツブオア回路の
出力側にゲートを接続した上記制御用）・ランジスタを
オンする。 すると、駆動用トランジスタは第１．第２増幅用トラン
ジスタと導通し、この駆動用トランジスタは、この駆動
用トランジスタのゲートに駆動用信号線からの信号を受
けて第１．第２増幅用トランジスタを駆動することがで
きる状態になる。一方、一対のビット線が両方とも高レ
ベルのときには、この２つの高レベルの信号を受けたエ
クスクル−シブオア回路は、制御用トランジスタをオフ
する。 すると、上記駆動用トランジスタは、第１．第２増幅用
トランノスタと非導通となり、この駆動用トランジスタ
は第１．第２増輻用トランジスタを駆動できない状態に
なる。すなわち、一対のビット線の信号が互いに反転し
た信号であるときにだけ、第１．第２増幅用トランジス
タを駆動可能であるので、一対のビット線の信号が両方
共晶レベルの時に、第１．第２増幅用トランジスタが駆
動して、一対のビット線の信号が低レベルに引っ張られ
て、一対のビット線の有するべき信号値が逆になるとい
う誤動作がなく、動作タイミングを正確に制御できる。 また、上記エクスクル−シブオア回路に替えてナンド回
路を用いた場合には、同じ作用を有し、トランジスタの
個数を減らすことができる。
の接続点と駆動用トランジスタの間に接続している。そ
して、一対のビット線の信号が互いに反転した信号であ
るときには、この互いに反転した信号を受けたエクスク
ルーシブオア回路は、このエクスクル−ツブオア回路の
出力側にゲートを接続した上記制御用）・ランジスタを
オンする。 すると、駆動用トランジスタは第１．第２増幅用トラン
ジスタと導通し、この駆動用トランジスタは、この駆動
用トランジスタのゲートに駆動用信号線からの信号を受
けて第１．第２増幅用トランジスタを駆動することがで
きる状態になる。一方、一対のビット線が両方とも高レ
ベルのときには、この２つの高レベルの信号を受けたエ
クスクル−シブオア回路は、制御用トランジスタをオフ
する。 すると、上記駆動用トランジスタは、第１．第２増幅用
トランノスタと非導通となり、この駆動用トランジスタ
は第１．第２増輻用トランジスタを駆動できない状態に
なる。すなわち、一対のビット線の信号が互いに反転し
た信号であるときにだけ、第１．第２増幅用トランジス
タを駆動可能であるので、一対のビット線の信号が両方
共晶レベルの時に、第１．第２増幅用トランジスタが駆
動して、一対のビット線の信号が低レベルに引っ張られ
て、一対のビット線の有するべき信号値が逆になるとい
う誤動作がなく、動作タイミングを正確に制御できる。 また、上記エクスクル−シブオア回路に替えてナンド回
路を用いた場合には、同じ作用を有し、トランジスタの
個数を減らすことができる。
以下、本発明を図示の実施例により詳細に説明する。
第１図は本実施例のセンスアンプ回路の回路図である。
第２図は上記センスアンプ回路のタイミング図である。
このセンスアンプ回路は、一対のビット線ＢＩＴ、ＢＩ
Ｔの一方のビット線Ｂ１７１’と電源の間に接続され、
ゲートを予備充電用の信号線１’ＲＥに接続した第１予
備充電用トランジス・夕としてのＰチャネルトランジス
タ１と、他方のビット線ＢＩＴと電源の間に接続され、
ゲートを上記信号線ＰＲＥに接続した第２予備充電用ト
ランジスタとしてのＰチャネルトランジスタ２を備えて
いる。また、第１増幅用トランジスタとしてのＮチャネ
ルトランジスタ３は、上記ビット線ＢＩＴと制御用トラ
ンジスタとしてのＮチャネルトランジスタ５の間に接続
され、ゲートをビット線ｌ３１Ｔに接続している。第２
増幅用トランジスタとしてのＮチャネルトランジスタ４
はビット線Ｂ丁モと上記Ｎチャネルトランジスタ５の間
に接続され、ゲートをビット線Ｂ Ｉ Ｔに接続してい
る。 上記Ｎチャネルトランジスタ５のゲートには、対のビッ
ト線ＢＩＴ、ＢＩＴに入力端を接続した２人力エクスク
ルーシブオア回路の出力側を接続している。また、駆動
用トランジスタとしてのＮチャネルトランジスタ６は、
一端を接地して、他端を上記Ｎチャネルトランジスタ５
に接続し、ゲ−１に駆動用の信号線ＳＡを接続している
。 上記構成のセンスアンプ回路は、第２図に示す動作タイ
ミングに基づいて次のように動作する。 すなわち、図示しないメモリへの書き込み動作および上
記メモリからの読み出し動作の際には、まず、信号線Ｐ
ＩＦの予備充電信号としてのＰＲＥ信号が、アクティブ
になり、予備充電用のＰチャネルトランジスタｌおよび
２をオンして、一対のビット線［３１’ｆ’、 ＢＩ
ｉ’を予備充電する。このとき、一対のビット線ｒ３
ＩＴ、 Ｂ Ｉ ＴＯ）Ｂ ＩＴ倍信号８１ ’Ｉ’信
号は両方とも高レベルである。次に、上記Ｆ ＴＩ Ｅ
信号が非アクティブになり、その後、信号線ＳＡの駆動
用信号としてのＳＡ倍信号アクティブになる。このとき
、上記ＳＡ倍信号よって、駆動用トランジスタとしての
Ｎチャネルトランジスタ６がオンになる。そして、ＢＩ
Ｔ信号と１３１ ’ｌ’信号のいずれか一方がメモリの
内容に応じて低レベルになった場合にだけ、上記２人力
エクスクルーシブオア回路７の発生するタイミング信号
がアクティブになって、制御用トランジスタとしてのＮ
チャネルトランジスタ５がオンし、増幅用のＮチャネル
トランジスタ３．４が駆動してＢＩＴ信号とｌ３１Ｔ信
号を増幅する。したがって、上記ＢＩＴ信号とＢＩＴ信
号が両方共差が表われる程に高レベルのときには、上記
Ｎチャネルトランジスタ５がオンにならず、増幅用のＮ
チャネルトランジスタ３，４は駆動せず、上記Ｂ Ｉ
Ｔ信号とＩ３１′ｌ゛信号を、両方共、低レベルに引っ
張り一対のビット線ＢＩＴとＢ Ｉ Ｔの取るべき信号
値を逆にするという誤動作が発生しない。 尚、本実施例では、タイミング信号を発生する手段とし
て、２人力エクスクルーシブオア回路を用いたが、上記
Ｄ Ｉ ’ｒＴ信号Ｉ３１ ’Ｉ’信号が同時に低レベ
ルとなることはないことを考慮して、上記２人力エクス
クルーシブオア回路に替えて２人力ナンド回路を用いて
もよい。上記２人力ナンド回路を用いた場合には、先の
実施例と同様の作用をし、トランジスタの個数を減らず
ことができる。
Ｔの一方のビット線Ｂ１７１’と電源の間に接続され、
ゲートを予備充電用の信号線１’ＲＥに接続した第１予
備充電用トランジス・夕としてのＰチャネルトランジス
タ１と、他方のビット線ＢＩＴと電源の間に接続され、
ゲートを上記信号線ＰＲＥに接続した第２予備充電用ト
ランジスタとしてのＰチャネルトランジスタ２を備えて
いる。また、第１増幅用トランジスタとしてのＮチャネ
ルトランジスタ３は、上記ビット線ＢＩＴと制御用トラ
ンジスタとしてのＮチャネルトランジスタ５の間に接続
され、ゲートをビット線ｌ３１Ｔに接続している。第２
増幅用トランジスタとしてのＮチャネルトランジスタ４
はビット線Ｂ丁モと上記Ｎチャネルトランジスタ５の間
に接続され、ゲートをビット線Ｂ Ｉ Ｔに接続してい
る。 上記Ｎチャネルトランジスタ５のゲートには、対のビッ
ト線ＢＩＴ、ＢＩＴに入力端を接続した２人力エクスク
ルーシブオア回路の出力側を接続している。また、駆動
用トランジスタとしてのＮチャネルトランジスタ６は、
一端を接地して、他端を上記Ｎチャネルトランジスタ５
に接続し、ゲ−１に駆動用の信号線ＳＡを接続している
。 上記構成のセンスアンプ回路は、第２図に示す動作タイ
ミングに基づいて次のように動作する。 すなわち、図示しないメモリへの書き込み動作および上
記メモリからの読み出し動作の際には、まず、信号線Ｐ
ＩＦの予備充電信号としてのＰＲＥ信号が、アクティブ
になり、予備充電用のＰチャネルトランジスタｌおよび
２をオンして、一対のビット線［３１’ｆ’、 ＢＩ
ｉ’を予備充電する。このとき、一対のビット線ｒ３
ＩＴ、 Ｂ Ｉ ＴＯ）Ｂ ＩＴ倍信号８１ ’Ｉ’信
号は両方とも高レベルである。次に、上記Ｆ ＴＩ Ｅ
信号が非アクティブになり、その後、信号線ＳＡの駆動
用信号としてのＳＡ倍信号アクティブになる。このとき
、上記ＳＡ倍信号よって、駆動用トランジスタとしての
Ｎチャネルトランジスタ６がオンになる。そして、ＢＩ
Ｔ信号と１３１ ’ｌ’信号のいずれか一方がメモリの
内容に応じて低レベルになった場合にだけ、上記２人力
エクスクルーシブオア回路７の発生するタイミング信号
がアクティブになって、制御用トランジスタとしてのＮ
チャネルトランジスタ５がオンし、増幅用のＮチャネル
トランジスタ３．４が駆動してＢＩＴ信号とｌ３１Ｔ信
号を増幅する。したがって、上記ＢＩＴ信号とＢＩＴ信
号が両方共差が表われる程に高レベルのときには、上記
Ｎチャネルトランジスタ５がオンにならず、増幅用のＮ
チャネルトランジスタ３，４は駆動せず、上記Ｂ Ｉ
Ｔ信号とＩ３１′ｌ゛信号を、両方共、低レベルに引っ
張り一対のビット線ＢＩＴとＢ Ｉ Ｔの取るべき信号
値を逆にするという誤動作が発生しない。 尚、本実施例では、タイミング信号を発生する手段とし
て、２人力エクスクルーシブオア回路を用いたが、上記
Ｄ Ｉ ’ｒＴ信号Ｉ３１ ’Ｉ’信号が同時に低レベ
ルとなることはないことを考慮して、上記２人力エクス
クルーシブオア回路に替えて２人力ナンド回路を用いて
もよい。上記２人力ナンド回路を用いた場合には、先の
実施例と同様の作用をし、トランジスタの個数を減らず
ことができる。
以上の説明より明らかなように、本発明のセンスアンプ
回路は、一対のビット線に入力側を接続したエクスクル
−シブオア回路と、第１．第２増幅用トランジスタと駆
動用トランジスタの間に接続され、上記エクスクル−シ
ブオア回路の出力信号をゲートに受けてオンオフする制
御用トランジスタを備えて、上記一対のビット線の信号
が互いに反転した信号であるときにのみ、上記制御用ト
ランジスタがオンして第１．第２増幅用トランジスタが
駆動可能な状態になるので、一対のビット線の信号と駆
動用トランジスタを駆動する信号との間のタイミングを
制御する外部回路がなくても、上記一対のビット線の信
号が、両方ノ（、高レベルの時に、一対のビット線の信
号を両方共低レベルに引っ張り、一対のピッ！・線の取
るべき信号値を逆にするという誤動作がなく、動作タイ
ミングが正確になる。 また、上記エクスクル−シブオア回路に替えてナンド回
路を用いた場合には、トランジスタの個数を減らずこと
ができる。
回路は、一対のビット線に入力側を接続したエクスクル
−シブオア回路と、第１．第２増幅用トランジスタと駆
動用トランジスタの間に接続され、上記エクスクル−シ
ブオア回路の出力信号をゲートに受けてオンオフする制
御用トランジスタを備えて、上記一対のビット線の信号
が互いに反転した信号であるときにのみ、上記制御用ト
ランジスタがオンして第１．第２増幅用トランジスタが
駆動可能な状態になるので、一対のビット線の信号と駆
動用トランジスタを駆動する信号との間のタイミングを
制御する外部回路がなくても、上記一対のビット線の信
号が、両方ノ（、高レベルの時に、一対のビット線の信
号を両方共低レベルに引っ張り、一対のピッ！・線の取
るべき信号値を逆にするという誤動作がなく、動作タイ
ミングが正確になる。 また、上記エクスクル−シブオア回路に替えてナンド回
路を用いた場合には、トランジスタの個数を減らずこと
ができる。
第１図は本発明のセンスアンプ回路の一実施例の回路図
、第２図は上記実施例の動作タイミングを示すタイミン
グ図、第３図は従来のセンスアンプ回路の回路図、第４
図は従来のセンスアンプ回路の動作タイミングを示すタ
イミング図である。 １．２．１１．１２・・・Ｐチャネルトランジスタ、３
．４，５，６．＋ ３．１４．１５ ・・・Ｎチャネルトランジスタ、 ７・・２人力エクスクルーシブオア回路。
、第２図は上記実施例の動作タイミングを示すタイミン
グ図、第３図は従来のセンスアンプ回路の回路図、第４
図は従来のセンスアンプ回路の動作タイミングを示すタ
イミング図である。 １．２．１１．１２・・・Ｐチャネルトランジスタ、３
．４，５，６．＋ ３．１４．１５ ・・・Ｎチャネルトランジスタ、 ７・・２人力エクスクルーシブオア回路。
Claims (2)
- （１）一対のビット線のうちの一方のビット線と電源と
の間に接続した第１予備充電用トランジスタと、 上記一対のビット線のうちの他方のビット線と電源との
間に接続した第２予備充電用トランジスタと、 ゲートに駆動用の信号線を接続し、一端を接地した駆動
用トランジスタと、 上記一方のビット線と駆動用トランジスタの他端との間
に接続され、ゲートを他方のビット線に接続した第１増
幅用トランジスタと、 上記他方のビット線と駆動用トランジスタの他端との間
に接続され、ゲートを上記一方のビット線に接続した第
２増幅用トランジスタを備えたセンスアンプ回路におい
て、 上記第１、第２増幅用トランジスタの接続点と上記駆動
用トランジスタの他端との間に接続した制御用トランジ
スタと、 上記一対のビット線に入力側を接続し、出力側を上記制
御用トランジスタのゲートに接続したエクスクルーシブ
オア回路を備えたことを特徴とするセンスアンプ回路。 - （２）請求項１に記載のセンスアンプ回路において、上
記エクスクルーシブオア回路に替えてナンド回路を用い
たことを特徴とするセンスアンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184961A JPH0469896A (ja) | 1990-07-10 | 1990-07-10 | センスアンプ回路 |
| US07/725,786 US5272670A (en) | 1990-07-10 | 1991-07-08 | Sense amplifier for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184961A JPH0469896A (ja) | 1990-07-10 | 1990-07-10 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469896A true JPH0469896A (ja) | 1992-03-05 |
Family
ID=16162380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184961A Pending JPH0469896A (ja) | 1990-07-10 | 1990-07-10 | センスアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5272670A (ja) |
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