JPH046858A - ピングリッドアレイパッケージ型半導体装置 - Google Patents
ピングリッドアレイパッケージ型半導体装置Info
- Publication number
- JPH046858A JPH046858A JP10838390A JP10838390A JPH046858A JP H046858 A JPH046858 A JP H046858A JP 10838390 A JP10838390 A JP 10838390A JP 10838390 A JP10838390 A JP 10838390A JP H046858 A JPH046858 A JP H046858A
- Authority
- JP
- Japan
- Prior art keywords
- external lead
- semiconductor device
- substrate
- chip
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims description 47
- 239000011295 pitch Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000011347 resin Substances 0.000 abstract description 3
- 229920005989 resin Polymers 0.000 abstract description 3
- 238000007789 sealing Methods 0.000 abstract description 3
- 230000002950 deficient Effects 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は複数のICチップが搭載されるピングリッドア
レイパッケージ型半導体装置に関する。
レイパッケージ型半導体装置に関する。
[従来の技術]
従来、この種のピングリッドアレイパッケージ型半導体
装置としては、例えばハイブリッドICのように、1つ
の基板上に複数のICチップが搭載されるものがある。
装置としては、例えばハイブリッドICのように、1つ
の基板上に複数のICチップが搭載されるものがある。
このハイブリッドICは第4図に示すように構成されて
いる。板状の基板11の上面には2つのICチップ12
が所定の位置に搭載されている。各ICチップ12はボ
ンディングワイヤ13により基板11上に形成された配
線(図示せず)に電気的に接続されている。パッケージ
15はICチップ12を覆うようにして基板11の上面
の縁部に固定されている。基板11の下面には複数の外
部リードピン14が下方に向けて設けられている。外部
リードピン14はワイヤ13及び前記配線を介してIC
チップ12に電気的に接続されている。
いる。板状の基板11の上面には2つのICチップ12
が所定の位置に搭載されている。各ICチップ12はボ
ンディングワイヤ13により基板11上に形成された配
線(図示せず)に電気的に接続されている。パッケージ
15はICチップ12を覆うようにして基板11の上面
の縁部に固定されている。基板11の下面には複数の外
部リードピン14が下方に向けて設けられている。外部
リードピン14はワイヤ13及び前記配線を介してIC
チップ12に電気的に接続されている。
また、その他のピングリッドアレイパッケージ型半導体
装置としては、例えば特開昭59−84557号に示す
ように、1つの基板の両面にICチップが搭載されるも
のもある。
装置としては、例えば特開昭59−84557号に示す
ように、1つの基板の両面にICチップが搭載されるも
のもある。
[発明が解決しようとする課題]
しかしながら、上述した従来のピングリッドアレイパッ
ケージ型半導体装置においては、1つの基板に複数個の
ICチップを搭載するため、全てのICチップを搭載し
た後でなければ、良品及び不良品の選別試験を実施する
ことができない。この場合、例えば、1つのICチップ
を基板上に搭載した後の歩留りが98%である場合、こ
の基板上に2つのICチップを搭載した後の歩留りは8
6%となり、装置全体としての製造歩留りが低下してし
まうという問題点がある。
ケージ型半導体装置においては、1つの基板に複数個の
ICチップを搭載するため、全てのICチップを搭載し
た後でなければ、良品及び不良品の選別試験を実施する
ことができない。この場合、例えば、1つのICチップ
を基板上に搭載した後の歩留りが98%である場合、こ
の基板上に2つのICチップを搭載した後の歩留りは8
6%となり、装置全体としての製造歩留りが低下してし
まうという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
製造歩留りを向上させることができるピングリッドアレ
イパッケージ型半導体装置を提供することを目的とする
。
製造歩留りを向上させることができるピングリッドアレ
イパッケージ型半導体装置を提供することを目的とする
。
[課題を解決するための手段]
本発明に係るピングリッドアレイパッケージ型半導体装
置は、第1のICチップが搭載され複数の第1の外部リ
ードピンが設けられた第1の基板と、第2のICチップ
が搭載され複数の第2の外部リードピンが設けられてい
ると共に前記第1の外部リードピンが挿通されるスルー
ホールが形成された第2の基板とを有し、前記第1及び
前記第2の基板は前記第1の外部リードピンを前記スル
ーホールに挿通させて前記第2の基板から突出させた状
態で相互に固定されることを特徴とする。
置は、第1のICチップが搭載され複数の第1の外部リ
ードピンが設けられた第1の基板と、第2のICチップ
が搭載され複数の第2の外部リードピンが設けられてい
ると共に前記第1の外部リードピンが挿通されるスルー
ホールが形成された第2の基板とを有し、前記第1及び
前記第2の基板は前記第1の外部リードピンを前記スル
ーホールに挿通させて前記第2の基板から突出させた状
態で相互に固定されることを特徴とする。
[作用コ
本発明においては、複数の第1の外部リードピンが設け
られた第1の基板に搭載された第1のICチップと、複
数の第2の外部リードピンが設けられていると共に前記
第1の外部リードピンが挿通されるスルーホールが形成
された第2の基板に搭載された第2のICチップとを夫
々個別的に検査して良品及び不良品を選別することがで
きる。
られた第1の基板に搭載された第1のICチップと、複
数の第2の外部リードピンが設けられていると共に前記
第1の外部リードピンが挿通されるスルーホールが形成
された第2の基板に搭載された第2のICチップとを夫
々個別的に検査して良品及び不良品を選別することがで
きる。
また、前記第1の外部リードピンを前記スルーホールに
挿通し、前記第2の基板から突出させることにより、前
記第1及び前記第2の基板を相互に固定すると、第1及
び第2の基板が組み立てられて本発明に係るピングリッ
ドアレイパッケージ型半導体装置の製品が得られる。こ
のため、従来のように、複数のICチップを1つの基板
上に搭載する場合とは異なって、製造歩留りが向上する
。
挿通し、前記第2の基板から突出させることにより、前
記第1及び前記第2の基板を相互に固定すると、第1及
び第2の基板が組み立てられて本発明に係るピングリッ
ドアレイパッケージ型半導体装置の製品が得られる。こ
のため、従来のように、複数のICチップを1つの基板
上に搭載する場合とは異なって、製造歩留りが向上する
。
また、本発明においては、前記第1及び前記第2の外部
リードピンのピッチを夫々2.54■lにすると、前記
第1及び前記第2の基板を検査する場合に、従来から使
用されている検査用ソケットをそのまま使用できるにも
拘らず、製品としては、第1及び第2の基板を組み立て
て前記第1及び前記第2の外部リードピンの全てのピン
を使用することにより、ピッチが1.8+mの千鳥状の
ピン配置にすることができ、実装密度を高めることがで
きる。
リードピンのピッチを夫々2.54■lにすると、前記
第1及び前記第2の基板を検査する場合に、従来から使
用されている検査用ソケットをそのまま使用できるにも
拘らず、製品としては、第1及び第2の基板を組み立て
て前記第1及び前記第2の外部リードピンの全てのピン
を使用することにより、ピッチが1.8+mの千鳥状の
ピン配置にすることができ、実装密度を高めることがで
きる。
[実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図は本発明の第1の実施例に係るピングリッドアレ
イパッケージ型半導体装置を示す部分拡大断面図である
。
イパッケージ型半導体装置を示す部分拡大断面図である
。
板状の基板1a及び1bは平面視で矩形をなし、夫々上
面の略中夫に凹状のキャビティが形成されている。基板
1a、1bの前記キャビティの底面には夫々ICチップ
2a、2bが搭載されている。
面の略中夫に凹状のキャビティが形成されている。基板
1a、1bの前記キャビティの底面には夫々ICチップ
2a、2bが搭載されている。
ICチップ2 a + 2 bは夫々ボンディングワ
イヤ3a、3bにより基板1a、lb上に形成された配
線(図示せず)に接続されている。そして、ICチップ
2a、2b及びボンディングワイヤ3a。
イヤ3a、3bにより基板1a、lb上に形成された配
線(図示せず)に接続されている。そして、ICチップ
2a、2b及びボンディングワイヤ3a。
3bは、ICチップ2a、2b上に夫々形成された封止
樹脂層4 a + 4 bにより保護されている。
樹脂層4 a + 4 bにより保護されている。
基板1a、lbの下面には夫々ピッチが2.54mmで
ある複数の外部リードピン5 a + 5 bがその
先端を下方に向けて格子状に配設されている。この外部
リードピン5a、5bはいずれもその基端部に太径部分
を有し、この太径部分を夫々基板1a+1bの厚さ方向
に設けられたスルーホール7a。
ある複数の外部リードピン5 a + 5 bがその
先端を下方に向けて格子状に配設されている。この外部
リードピン5a、5bはいずれもその基端部に太径部分
を有し、この太径部分を夫々基板1a+1bの厚さ方向
に設けられたスルーホール7a。
7bに押し込んで嵌合させることにより基板1a。
1bに固定されている。この外部リードピン5a。
5bは夫々ワイヤ3a、3b及び前記配線を介してIC
チップ2 a r 2 bに電気的に接続されている。
チップ2 a r 2 bに電気的に接続されている。
また、外部リードピン5a、5bは、基板la、lbを
整合させて重ね合わせた場合、基板の表面に沿う方向の
縦及び横方向に夫々1.27mmずれるようになってい
る。そして、基板1bには基板1aの外部リードピン5
aに対応する部分に厚さ方向に挿通するスルーホール7
Cが設けられている。そして、基板1bの上方から外部
リードピン5aをスルーホール7Cに挿通させて基板f
at1bを重ね合わせた後に、外部リードピン5a。
整合させて重ね合わせた場合、基板の表面に沿う方向の
縦及び横方向に夫々1.27mmずれるようになってい
る。そして、基板1bには基板1aの外部リードピン5
aに対応する部分に厚さ方向に挿通するスルーホール7
Cが設けられている。そして、基板1bの上方から外部
リードピン5aをスルーホール7Cに挿通させて基板f
at1bを重ね合わせた後に、外部リードピン5a。
5bが半田6により基板1bに固着されるようになって
いる。また、外部リードピン5bの長さを通常の4乃至
5菖嘗にし、外部リードピン5aの長さを例えば7.5
乃至8.5mmにすると、外部リードピン5a、5bの
先端を揃えることができる。
いる。また、外部リードピン5bの長さを通常の4乃至
5菖嘗にし、外部リードピン5aの長さを例えば7.5
乃至8.5mmにすると、外部リードピン5a、5bの
先端を揃えることができる。
このように構成されるピングリッドアレイパッケージ型
半導体装置においては、基板1a+1bに夫々ICチッ
プ2a、2bを搭載した後に、即ち基板!a、lbを組
み立てる前に各ICチップ2a、2bについて個別的に
良否を判定することができる。このため、複数のICチ
ップを1つの基板上に搭載する場合とは異なって、ピン
グ’J −/ドアレイパッケージ型半導体装置の製造歩
留りの低下を防止できる。また、ICチップが搭載され
た基板1a、1bを検査する場合には、従来と同様にし
て、ピッチが2.54■嘗の検査用ソケットを使用する
ことができる。一方、製品としては、第1図に示すよう
に、ピッチが2.54mmの外部リードピン5 a +
5 bを有する基板1a、lbを重ねあわせること
により使用されるので、第3図に示す基板1bの部分拡
大底面図に示すように、外部り−Fピア5aと外部リー
ドピン5bとの間のピッチが約1.8酊であって千鳥格
子状の実装密度が高いピングリッドアレイパッケージ型
半導体装置を得ることができる。
半導体装置においては、基板1a+1bに夫々ICチッ
プ2a、2bを搭載した後に、即ち基板!a、lbを組
み立てる前に各ICチップ2a、2bについて個別的に
良否を判定することができる。このため、複数のICチ
ップを1つの基板上に搭載する場合とは異なって、ピン
グ’J −/ドアレイパッケージ型半導体装置の製造歩
留りの低下を防止できる。また、ICチップが搭載され
た基板1a、1bを検査する場合には、従来と同様にし
て、ピッチが2.54■嘗の検査用ソケットを使用する
ことができる。一方、製品としては、第1図に示すよう
に、ピッチが2.54mmの外部リードピン5 a +
5 bを有する基板1a、lbを重ねあわせること
により使用されるので、第3図に示す基板1bの部分拡
大底面図に示すように、外部り−Fピア5aと外部リー
ドピン5bとの間のピッチが約1.8酊であって千鳥格
子状の実装密度が高いピングリッドアレイパッケージ型
半導体装置を得ることができる。
なお、本実施例においては、外部リードピン5a、5b
の直径は、機械的強度、スルーホールの開孔技術及び微
小基板の配線技術等を勘案して約0.3m+iにするこ
とが好ましい。
の直径は、機械的強度、スルーホールの開孔技術及び微
小基板の配線技術等を勘案して約0.3m+iにするこ
とが好ましい。
第2図は本発明の第2の実施例に係るピングリッドアレ
イパッケージ型半導体装置を示す部分拡大断面図である
。本実施例はICチップの搭載構造が異なる実施例であ
るため、第2図において第1図と同一物には同一符号を
付してその部分の詳細な説明は省略する。
イパッケージ型半導体装置を示す部分拡大断面図である
。本実施例はICチップの搭載構造が異なる実施例であ
るため、第2図において第1図と同一物には同一符号を
付してその部分の詳細な説明は省略する。
本実施例においては、基板1bは下面の略中央に凹状の
キャビティが形成されていて、このキャビティの底面に
ICチップ2bが搭載されている。
キャビティが形成されていて、このキャビティの底面に
ICチップ2bが搭載されている。
そして、基板1aと基板1bとは密着するようにして固
定されている。
定されている。
本実施例においては、スルーホール7a、7cが連結さ
れるので、半田デイツプ工程において、毛細管現象によ
り半田8がスルーホール7aに注入される。このため、
第1の実施例に比して強度を高めることができ、信頼性
をより一層向上させることができる。
れるので、半田デイツプ工程において、毛細管現象によ
り半田8がスルーホール7aに注入される。このため、
第1の実施例に比して強度を高めることができ、信頼性
をより一層向上させることができる。
[発明の効果コ
以上説明したように本発明によれば、第1のICチップ
が搭載され複数の第1の外部リードピンが設けられた第
1の基板と、第2のICチップが搭載され複数の第2の
外部リードピンが設けられていると共に前記第1の外部
リードピンが挿通されるスルーホールが形成された第2
の基板とを有し、前記第1及び前記第2の基板は前記第
1の外部リードピンを前記スルーホールに挿通させて前
記第2の基板から突出させた状態で相互に固定されるか
ら、前記第1及び前記第2の基板を夫々個′別的に検査
して各ICチップ毎に良品及び不良品を選別することが
できる。このため、ピングリッドアレイパッケージ型半
導体装置の製造歩留りを向上させることができる。また
、製品としては、各基板を組み立てて、前記第1及び前
記第2の外部リードピンの全てのビンを使用することに
より、実装密度を従来に比してより一層高めることがで
きる。
が搭載され複数の第1の外部リードピンが設けられた第
1の基板と、第2のICチップが搭載され複数の第2の
外部リードピンが設けられていると共に前記第1の外部
リードピンが挿通されるスルーホールが形成された第2
の基板とを有し、前記第1及び前記第2の基板は前記第
1の外部リードピンを前記スルーホールに挿通させて前
記第2の基板から突出させた状態で相互に固定されるか
ら、前記第1及び前記第2の基板を夫々個′別的に検査
して各ICチップ毎に良品及び不良品を選別することが
できる。このため、ピングリッドアレイパッケージ型半
導体装置の製造歩留りを向上させることができる。また
、製品としては、各基板を組み立てて、前記第1及び前
記第2の外部リードピンの全てのビンを使用することに
より、実装密度を従来に比してより一層高めることがで
きる。
第1図は本発明の第1の実施例に係るピングリッドアレ
イパッケージ型半導体装置を示す部分拡大断面図、第2
図は本発明の第2の実施例に係るピングリッドアレイパ
ッケージ型半導体装置を示す部分拡大断面図、第3図は
第1図の部分拡大底面図、第4図は従来のピングリッド
アレイパッケ−ジ型半導体装置を示す断面図である。 la、lb、11;基板、2a、2b、12:ICチッ
プ、3a+ 3b、13;ボンディングワイヤ、4a
、4b:封止樹脂層、5a、5b、14:外部リードピ
ン、6;半田、7a、7b、7C;スルーホール、15
;パッケージ
イパッケージ型半導体装置を示す部分拡大断面図、第2
図は本発明の第2の実施例に係るピングリッドアレイパ
ッケージ型半導体装置を示す部分拡大断面図、第3図は
第1図の部分拡大底面図、第4図は従来のピングリッド
アレイパッケ−ジ型半導体装置を示す断面図である。 la、lb、11;基板、2a、2b、12:ICチッ
プ、3a+ 3b、13;ボンディングワイヤ、4a
、4b:封止樹脂層、5a、5b、14:外部リードピ
ン、6;半田、7a、7b、7C;スルーホール、15
;パッケージ
Claims (2)
- (1)第1のICチップが搭載され複数の第1の外部リ
ードピンが設けられた第1の基板と、第2のICチップ
が搭載され複数の第2の外部リードピンが設けられてい
ると共に前記第1の外部リードピンが挿通されるスルー
ホールが形成された第2の基板とを有し、前記第1及び
前記第2の基板は前記第1の外部リードピンを前記スル
ーホールに挿通させて前記第2の基板から突出させた状
態で相互に固定されることを特徴とするピングリッドア
レイパッケージ型半導体装置。 - (2)前記第1及び第2の外部リードピンのピッチは夫
々2.54mmであることを特徴とする請求項1に記載
のピングリッドアレイパッケージ型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10838390A JP2870115B2 (ja) | 1990-04-24 | 1990-04-24 | ピングリッドアレイパッケージ型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10838390A JP2870115B2 (ja) | 1990-04-24 | 1990-04-24 | ピングリッドアレイパッケージ型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH046858A true JPH046858A (ja) | 1992-01-10 |
JP2870115B2 JP2870115B2 (ja) | 1999-03-10 |
Family
ID=14483381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10838390A Expired - Lifetime JP2870115B2 (ja) | 1990-04-24 | 1990-04-24 | ピングリッドアレイパッケージ型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2870115B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
US5567984A (en) * | 1994-12-08 | 1996-10-22 | International Business Machines Corporation | Process for fabricating an electronic circuit package |
-
1990
- 1990-04-24 JP JP10838390A patent/JP2870115B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
US5567984A (en) * | 1994-12-08 | 1996-10-22 | International Business Machines Corporation | Process for fabricating an electronic circuit package |
Also Published As
Publication number | Publication date |
---|---|
JP2870115B2 (ja) | 1999-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6890798B2 (en) | Stacked chip packaging | |
US6214641B1 (en) | Method of fabricating a multi-chip module | |
US6278178B1 (en) | Integrated device package and fabrication methods thereof | |
KR100891516B1 (ko) | 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지 | |
US6144090A (en) | Ball grid array package having electrodes on peripheral side surfaces of a package board | |
KR100212607B1 (ko) | 반도체 칩 팩키지 | |
US20090091031A1 (en) | Semiconductor device | |
JP2711263B2 (ja) | ピン格子配列集積回路パッケージ | |
JP2005322921A (ja) | バンプテストのためのフリップチップ半導体パッケージ及びその製造方法 | |
KR101000457B1 (ko) | 다중 기판 영역 기반의 패키지 및 이의 제조 방법 | |
GB2307336A (en) | Integrated circuit package | |
KR19990079702A (ko) | 노운 굿 다이 제조장치 | |
US5324985A (en) | Packaged semiconductor device | |
KR100519657B1 (ko) | 테스트 패드를 갖는 반도체 칩과 그를 이용한 테이프캐리어 패키지 | |
KR100548554B1 (ko) | 테스트 비이클 볼 그리드 어레이 패키지 | |
JPH09246426A (ja) | 表面実装型電子部品、配線基板、実装基板及び実装方法 | |
JPH046858A (ja) | ピングリッドアレイパッケージ型半導体装置 | |
JPH08279588A (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
JP3977014B2 (ja) | 半導体装置およびその製造方法 | |
JPH09330993A (ja) | 半導体装置 | |
JPH11330256A (ja) | 半導体装置およびその製造方法 | |
KR880013223A (ko) | 웨이퍼 스케일 및 그 내장 방법과 그것에 사용하는 웨이퍼 제조방법 | |
JPH01155637A (ja) | マルチチツプ・モジユール | |
JP2000216297A (ja) | 半導体装置およびその製造方法 | |
JPH08250651A (ja) | 半導体パッケージ |