JPH046858A - ピングリッドアレイパッケージ型半導体装置 - Google Patents
ピングリッドアレイパッケージ型半導体装置Info
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- JPH046858A JPH046858A JP10838390A JP10838390A JPH046858A JP H046858 A JPH046858 A JP H046858A JP 10838390 A JP10838390 A JP 10838390A JP 10838390 A JP10838390 A JP 10838390A JP H046858 A JPH046858 A JP H046858A
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- 239000000758 substrate Substances 0.000 claims description 47
- 239000011295 pitch Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000011347 resin Substances 0.000 abstract description 3
- 229920005989 resin Polymers 0.000 abstract description 3
- 238000007789 sealing Methods 0.000 abstract description 3
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は複数のＩＣチップが搭載されるピングリッドア
レイパッケージ型半導体装置に関する。
レイパッケージ型半導体装置に関する。
［従来の技術］
従来、この種のピングリッドアレイパッケージ型半導体
装置としては、例えばハイブリッドＩＣのように、１つ
の基板上に複数のＩＣチップが搭載されるものがある。
装置としては、例えばハイブリッドＩＣのように、１つ
の基板上に複数のＩＣチップが搭載されるものがある。
このハイブリッドＩＣは第４図に示すように構成されて
いる。板状の基板１１の上面には２つのＩＣチップ１２
が所定の位置に搭載されている。各ＩＣチップ１２はボ
ンディングワイヤ１３により基板１１上に形成された配
線（図示せず）に電気的に接続されている。パッケージ
１５はＩＣチップ１２を覆うようにして基板１１の上面
の縁部に固定されている。基板１１の下面には複数の外
部リードピン１４が下方に向けて設けられている。外部
リードピン１４はワイヤ１３及び前記配線を介してＩＣ
チップ１２に電気的に接続されている。
いる。板状の基板１１の上面には２つのＩＣチップ１２
が所定の位置に搭載されている。各ＩＣチップ１２はボ
ンディングワイヤ１３により基板１１上に形成された配
線（図示せず）に電気的に接続されている。パッケージ
１５はＩＣチップ１２を覆うようにして基板１１の上面
の縁部に固定されている。基板１１の下面には複数の外
部リードピン１４が下方に向けて設けられている。外部
リードピン１４はワイヤ１３及び前記配線を介してＩＣ
チップ１２に電気的に接続されている。
また、その他のピングリッドアレイパッケージ型半導体
装置としては、例えば特開昭５９−８４５５７号に示す
ように、１つの基板の両面にＩＣチップが搭載されるも
のもある。
装置としては、例えば特開昭５９−８４５５７号に示す
ように、１つの基板の両面にＩＣチップが搭載されるも
のもある。
［発明が解決しようとする課題］
しかしながら、上述した従来のピングリッドアレイパッ
ケージ型半導体装置においては、１つの基板に複数個の
ＩＣチップを搭載するため、全てのＩＣチップを搭載し
た後でなければ、良品及び不良品の選別試験を実施する
ことができない。この場合、例えば、１つのＩＣチップ
を基板上に搭載した後の歩留りが９８％である場合、こ
の基板上に２つのＩＣチップを搭載した後の歩留りは８
６％となり、装置全体としての製造歩留りが低下してし
まうという問題点がある。
ケージ型半導体装置においては、１つの基板に複数個の
ＩＣチップを搭載するため、全てのＩＣチップを搭載し
た後でなければ、良品及び不良品の選別試験を実施する
ことができない。この場合、例えば、１つのＩＣチップ
を基板上に搭載した後の歩留りが９８％である場合、こ
の基板上に２つのＩＣチップを搭載した後の歩留りは８
６％となり、装置全体としての製造歩留りが低下してし
まうという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
製造歩留りを向上させることができるピングリッドアレ
イパッケージ型半導体装置を提供することを目的とする
。
製造歩留りを向上させることができるピングリッドアレ
イパッケージ型半導体装置を提供することを目的とする
。
［課題を解決するための手段］
本発明に係るピングリッドアレイパッケージ型半導体装
置は、第１のＩＣチップが搭載され複数の第１の外部リ
ードピンが設けられた第１の基板と、第２のＩＣチップ
が搭載され複数の第２の外部リードピンが設けられてい
ると共に前記第１の外部リードピンが挿通されるスルー
ホールが形成された第２の基板とを有し、前記第１及び
前記第２の基板は前記第１の外部リードピンを前記スル
ーホールに挿通させて前記第２の基板から突出させた状
態で相互に固定されることを特徴とする。
置は、第１のＩＣチップが搭載され複数の第１の外部リ
ードピンが設けられた第１の基板と、第２のＩＣチップ
が搭載され複数の第２の外部リードピンが設けられてい
ると共に前記第１の外部リードピンが挿通されるスルー
ホールが形成された第２の基板とを有し、前記第１及び
前記第２の基板は前記第１の外部リードピンを前記スル
ーホールに挿通させて前記第２の基板から突出させた状
態で相互に固定されることを特徴とする。
［作用コ
本発明においては、複数の第１の外部リードピンが設け
られた第１の基板に搭載された第１のＩＣチップと、複
数の第２の外部リードピンが設けられていると共に前記
第１の外部リードピンが挿通されるスルーホールが形成
された第２の基板に搭載された第２のＩＣチップとを夫
々個別的に検査して良品及び不良品を選別することがで
きる。
られた第１の基板に搭載された第１のＩＣチップと、複
数の第２の外部リードピンが設けられていると共に前記
第１の外部リードピンが挿通されるスルーホールが形成
された第２の基板に搭載された第２のＩＣチップとを夫
々個別的に検査して良品及び不良品を選別することがで
きる。
また、前記第１の外部リードピンを前記スルーホールに
挿通し、前記第２の基板から突出させることにより、前
記第１及び前記第２の基板を相互に固定すると、第１及
び第２の基板が組み立てられて本発明に係るピングリッ
ドアレイパッケージ型半導体装置の製品が得られる。こ
のため、従来のように、複数のＩＣチップを１つの基板
上に搭載する場合とは異なって、製造歩留りが向上する
。
挿通し、前記第２の基板から突出させることにより、前
記第１及び前記第２の基板を相互に固定すると、第１及
び第２の基板が組み立てられて本発明に係るピングリッ
ドアレイパッケージ型半導体装置の製品が得られる。こ
のため、従来のように、複数のＩＣチップを１つの基板
上に搭載する場合とは異なって、製造歩留りが向上する
。
また、本発明においては、前記第１及び前記第２の外部
リードピンのピッチを夫々２．５４■ｌにすると、前記
第１及び前記第２の基板を検査する場合に、従来から使
用されている検査用ソケットをそのまま使用できるにも
拘らず、製品としては、第１及び第２の基板を組み立て
て前記第１及び前記第２の外部リードピンの全てのピン
を使用することにより、ピッチが１．８＋ｍの千鳥状の
ピン配置にすることができ、実装密度を高めることがで
きる。
リードピンのピッチを夫々２．５４■ｌにすると、前記
第１及び前記第２の基板を検査する場合に、従来から使
用されている検査用ソケットをそのまま使用できるにも
拘らず、製品としては、第１及び第２の基板を組み立て
て前記第１及び前記第２の外部リードピンの全てのピン
を使用することにより、ピッチが１．８＋ｍの千鳥状の
ピン配置にすることができ、実装密度を高めることがで
きる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例に係るピングリッドアレ
イパッケージ型半導体装置を示す部分拡大断面図である
。
イパッケージ型半導体装置を示す部分拡大断面図である
。
板状の基板１ａ及び１ｂは平面視で矩形をなし、夫々上
面の略中夫に凹状のキャビティが形成されている。基板
１ａ、１ｂの前記キャビティの底面には夫々ＩＣチップ
２ａ、２ｂが搭載されている。
面の略中夫に凹状のキャビティが形成されている。基板
１ａ、１ｂの前記キャビティの底面には夫々ＩＣチップ
２ａ、２ｂが搭載されている。
ＩＣチップ２ ａ ＋ ２ ｂは夫々ボンディングワ
イヤ３ａ、３ｂにより基板１ａ、ｌｂ上に形成された配
線（図示せず）に接続されている。そして、ＩＣチップ
２ａ、２ｂ及びボンディングワイヤ３ａ。
イヤ３ａ、３ｂにより基板１ａ、ｌｂ上に形成された配
線（図示せず）に接続されている。そして、ＩＣチップ
２ａ、２ｂ及びボンディングワイヤ３ａ。
３ｂは、ＩＣチップ２ａ、２ｂ上に夫々形成された封止
樹脂層４ ａ ＋ ４ ｂにより保護されている。
樹脂層４ ａ ＋ ４ ｂにより保護されている。
基板１ａ、ｌｂの下面には夫々ピッチが２．５４ｍｍで
ある複数の外部リードピン５ ａ ＋ ５ ｂがその
先端を下方に向けて格子状に配設されている。この外部
リードピン５ａ、５ｂはいずれもその基端部に太径部分
を有し、この太径部分を夫々基板１ａ＋１ｂの厚さ方向
に設けられたスルーホール７ａ。
ある複数の外部リードピン５ ａ ＋ ５ ｂがその
先端を下方に向けて格子状に配設されている。この外部
リードピン５ａ、５ｂはいずれもその基端部に太径部分
を有し、この太径部分を夫々基板１ａ＋１ｂの厚さ方向
に設けられたスルーホール７ａ。
７ｂに押し込んで嵌合させることにより基板１ａ。
１ｂに固定されている。この外部リードピン５ａ。
５ｂは夫々ワイヤ３ａ、３ｂ及び前記配線を介してＩＣ
チップ２ ａ ｒ ２ ｂに電気的に接続されている。
チップ２ ａ ｒ ２ ｂに電気的に接続されている。
また、外部リードピン５ａ、５ｂは、基板ｌａ、ｌｂを
整合させて重ね合わせた場合、基板の表面に沿う方向の
縦及び横方向に夫々１．２７ｍｍずれるようになってい
る。そして、基板１ｂには基板１ａの外部リードピン５
ａに対応する部分に厚さ方向に挿通するスルーホール７
Ｃが設けられている。そして、基板１ｂの上方から外部
リードピン５ａをスルーホール７Ｃに挿通させて基板ｆ
ａｔ１ｂを重ね合わせた後に、外部リードピン５ａ。
整合させて重ね合わせた場合、基板の表面に沿う方向の
縦及び横方向に夫々１．２７ｍｍずれるようになってい
る。そして、基板１ｂには基板１ａの外部リードピン５
ａに対応する部分に厚さ方向に挿通するスルーホール７
Ｃが設けられている。そして、基板１ｂの上方から外部
リードピン５ａをスルーホール７Ｃに挿通させて基板ｆ
ａｔ１ｂを重ね合わせた後に、外部リードピン５ａ。
５ｂが半田６により基板１ｂに固着されるようになって
いる。また、外部リードピン５ｂの長さを通常の４乃至
５菖嘗にし、外部リードピン５ａの長さを例えば７．５
乃至８．５ｍｍにすると、外部リードピン５ａ、５ｂの
先端を揃えることができる。
いる。また、外部リードピン５ｂの長さを通常の４乃至
５菖嘗にし、外部リードピン５ａの長さを例えば７．５
乃至８．５ｍｍにすると、外部リードピン５ａ、５ｂの
先端を揃えることができる。
このように構成されるピングリッドアレイパッケージ型
半導体装置においては、基板１ａ＋１ｂに夫々ＩＣチッ
プ２ａ、２ｂを搭載した後に、即ち基板！ａ、ｌｂを組
み立てる前に各ＩＣチップ２ａ、２ｂについて個別的に
良否を判定することができる。このため、複数のＩＣチ
ップを１つの基板上に搭載する場合とは異なって、ピン
グ’Ｊ −／ドアレイパッケージ型半導体装置の製造歩
留りの低下を防止できる。また、ＩＣチップが搭載され
た基板１ａ、１ｂを検査する場合には、従来と同様にし
て、ピッチが２．５４■嘗の検査用ソケットを使用する
ことができる。一方、製品としては、第１図に示すよう
に、ピッチが２．５４ｍｍの外部リードピン５ ａ ＋
５ ｂを有する基板１ａ、ｌｂを重ねあわせること
により使用されるので、第３図に示す基板１ｂの部分拡
大底面図に示すように、外部り−Ｆピア５ａと外部リー
ドピン５ｂとの間のピッチが約１．８酊であって千鳥格
子状の実装密度が高いピングリッドアレイパッケージ型
半導体装置を得ることができる。
半導体装置においては、基板１ａ＋１ｂに夫々ＩＣチッ
プ２ａ、２ｂを搭載した後に、即ち基板！ａ、ｌｂを組
み立てる前に各ＩＣチップ２ａ、２ｂについて個別的に
良否を判定することができる。このため、複数のＩＣチ
ップを１つの基板上に搭載する場合とは異なって、ピン
グ’Ｊ −／ドアレイパッケージ型半導体装置の製造歩
留りの低下を防止できる。また、ＩＣチップが搭載され
た基板１ａ、１ｂを検査する場合には、従来と同様にし
て、ピッチが２．５４■嘗の検査用ソケットを使用する
ことができる。一方、製品としては、第１図に示すよう
に、ピッチが２．５４ｍｍの外部リードピン５ ａ ＋
５ ｂを有する基板１ａ、ｌｂを重ねあわせること
により使用されるので、第３図に示す基板１ｂの部分拡
大底面図に示すように、外部り−Ｆピア５ａと外部リー
ドピン５ｂとの間のピッチが約１．８酊であって千鳥格
子状の実装密度が高いピングリッドアレイパッケージ型
半導体装置を得ることができる。
なお、本実施例においては、外部リードピン５ａ、５ｂ
の直径は、機械的強度、スルーホールの開孔技術及び微
小基板の配線技術等を勘案して約０．３ｍ＋ｉにするこ
とが好ましい。
の直径は、機械的強度、スルーホールの開孔技術及び微
小基板の配線技術等を勘案して約０．３ｍ＋ｉにするこ
とが好ましい。
第２図は本発明の第２の実施例に係るピングリッドアレ
イパッケージ型半導体装置を示す部分拡大断面図である
。本実施例はＩＣチップの搭載構造が異なる実施例であ
るため、第２図において第１図と同一物には同一符号を
付してその部分の詳細な説明は省略する。
イパッケージ型半導体装置を示す部分拡大断面図である
。本実施例はＩＣチップの搭載構造が異なる実施例であ
るため、第２図において第１図と同一物には同一符号を
付してその部分の詳細な説明は省略する。
本実施例においては、基板１ｂは下面の略中央に凹状の
キャビティが形成されていて、このキャビティの底面に
ＩＣチップ２ｂが搭載されている。
キャビティが形成されていて、このキャビティの底面に
ＩＣチップ２ｂが搭載されている。
そして、基板１ａと基板１ｂとは密着するようにして固
定されている。
定されている。
本実施例においては、スルーホール７ａ、７ｃが連結さ
れるので、半田デイツプ工程において、毛細管現象によ
り半田８がスルーホール７ａに注入される。このため、
第１の実施例に比して強度を高めることができ、信頼性
をより一層向上させることができる。
れるので、半田デイツプ工程において、毛細管現象によ
り半田８がスルーホール７ａに注入される。このため、
第１の実施例に比して強度を高めることができ、信頼性
をより一層向上させることができる。
［発明の効果コ
以上説明したように本発明によれば、第１のＩＣチップ
が搭載され複数の第１の外部リードピンが設けられた第
１の基板と、第２のＩＣチップが搭載され複数の第２の
外部リードピンが設けられていると共に前記第１の外部
リードピンが挿通されるスルーホールが形成された第２
の基板とを有し、前記第１及び前記第２の基板は前記第
１の外部リードピンを前記スルーホールに挿通させて前
記第２の基板から突出させた状態で相互に固定されるか
ら、前記第１及び前記第２の基板を夫々個′別的に検査
して各ＩＣチップ毎に良品及び不良品を選別することが
できる。このため、ピングリッドアレイパッケージ型半
導体装置の製造歩留りを向上させることができる。また
、製品としては、各基板を組み立てて、前記第１及び前
記第２の外部リードピンの全てのビンを使用することに
より、実装密度を従来に比してより一層高めることがで
きる。
が搭載され複数の第１の外部リードピンが設けられた第
１の基板と、第２のＩＣチップが搭載され複数の第２の
外部リードピンが設けられていると共に前記第１の外部
リードピンが挿通されるスルーホールが形成された第２
の基板とを有し、前記第１及び前記第２の基板は前記第
１の外部リードピンを前記スルーホールに挿通させて前
記第２の基板から突出させた状態で相互に固定されるか
ら、前記第１及び前記第２の基板を夫々個′別的に検査
して各ＩＣチップ毎に良品及び不良品を選別することが
できる。このため、ピングリッドアレイパッケージ型半
導体装置の製造歩留りを向上させることができる。また
、製品としては、各基板を組み立てて、前記第１及び前
記第２の外部リードピンの全てのビンを使用することに
より、実装密度を従来に比してより一層高めることがで
きる。
第１図は本発明の第１の実施例に係るピングリッドアレ
イパッケージ型半導体装置を示す部分拡大断面図、第２
図は本発明の第２の実施例に係るピングリッドアレイパ
ッケージ型半導体装置を示す部分拡大断面図、第３図は
第１図の部分拡大底面図、第４図は従来のピングリッド
アレイパッケ−ジ型半導体装置を示す断面図である。 ｌａ、ｌｂ、１１；基板、２ａ、２ｂ、１２：ＩＣチッ
プ、３ａ＋ ３ｂ、１３；ボンディングワイヤ、４ａ
、４ｂ：封止樹脂層、５ａ、５ｂ、１４：外部リードピ
ン、６；半田、７ａ、７ｂ、７Ｃ；スルーホール、１５
；パッケージ
イパッケージ型半導体装置を示す部分拡大断面図、第２
図は本発明の第２の実施例に係るピングリッドアレイパ
ッケージ型半導体装置を示す部分拡大断面図、第３図は
第１図の部分拡大底面図、第４図は従来のピングリッド
アレイパッケ−ジ型半導体装置を示す断面図である。 ｌａ、ｌｂ、１１；基板、２ａ、２ｂ、１２：ＩＣチッ
プ、３ａ＋ ３ｂ、１３；ボンディングワイヤ、４ａ
、４ｂ：封止樹脂層、５ａ、５ｂ、１４：外部リードピ
ン、６；半田、７ａ、７ｂ、７Ｃ；スルーホール、１５
；パッケージ
Claims (2)
- （１）第１のＩＣチップが搭載され複数の第１の外部リ
ードピンが設けられた第１の基板と、第２のＩＣチップ
が搭載され複数の第２の外部リードピンが設けられてい
ると共に前記第１の外部リードピンが挿通されるスルー
ホールが形成された第２の基板とを有し、前記第１及び
前記第２の基板は前記第１の外部リードピンを前記スル
ーホールに挿通させて前記第２の基板から突出させた状
態で相互に固定されることを特徴とするピングリッドア
レイパッケージ型半導体装置。 - （２）前記第１及び第２の外部リードピンのピッチは夫
々２．５４ｍｍであることを特徴とする請求項１に記載
のピングリッドアレイパッケージ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10838390A JP2870115B2 (ja) | 1990-04-24 | 1990-04-24 | ピングリッドアレイパッケージ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10838390A JP2870115B2 (ja) | 1990-04-24 | 1990-04-24 | ピングリッドアレイパッケージ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046858A true JPH046858A (ja) | 1992-01-10 |
| JP2870115B2 JP2870115B2 (ja) | 1999-03-10 |
Family
ID=14483381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10838390A Expired - Lifetime JP2870115B2 (ja) | 1990-04-24 | 1990-04-24 | ピングリッドアレイパッケージ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870115B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
| US5567984A (en) * | 1994-12-08 | 1996-10-22 | International Business Machines Corporation | Process for fabricating an electronic circuit package |
-
1990
- 1990-04-24 JP JP10838390A patent/JP2870115B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206378A (ja) * | 1992-01-30 | 1993-08-13 | Nec Kyushu Ltd | 半導体装置 |
| US5567984A (en) * | 1994-12-08 | 1996-10-22 | International Business Machines Corporation | Process for fabricating an electronic circuit package |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870115B2 (ja) | 1999-03-10 |
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