JPH0466380B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の製造方法に関し、特
に、バイポーラ型半導体集積回路装置におけるベ
ースの電極引出部の形成方法の改良に関する。

［従来の技術］ 一般にバイポーラ型半導体集積回路装置におけ
るトランジスタは、pn接合分離、選択酸化技術
を用いた酸化膜分離、または３重拡散を用いる方
法などによつて電気的に独立した島内に形成され
る。ここでは、酸化膜分離法によつてnpnトラン
ジスタを形成する方法について述べる。もちろ
ん、これ以外の上記各種分離法を用いる場合、さ
らにはpnpトランジスタについても適用できるも
のである。

第５Ａ図ないし第５Ｅ図は、従来の製造方法に
よる主要工程段階における半導体装置の断面構造
を示す図である。以下、第５Ａ図〜第５Ｅ図を参
照して従来の製造方法について簡単に説明する。

第５Ａ図において、低不純物濃度のｐ型（p^-
型）シリコン基板１にコレクタ埋込み層となる高
不純物濃度のｎ型（n⁺型）層２が選択的に形成
される。次にシリコン基板１およびn⁺型層２の
上にn^-型エピタキシヤル層３が形成される。

第５Ｂ図において、下敷酸化膜１０１および窒
化膜２０１がn^-層３上の所定の領域に形成され
る。窒化膜２０１をマスクとしてチヤンネルカツ
ト用のｐ型層４のアニールと同時に、窒化膜２０
１をマスクとして厚い分離酸化膜１０２が選択酸
化により形成される。

第５Ｃ図において、まず選択酸化用のマスクと
して用いられた窒化膜２０１が下敷酸化膜１０１
とともに除去される。次に、改めてイオン注入保
護用の酸化膜１０３が形成され、フオトレジスト
膜（この段階でのフオトレジスト膜は図示せず）
をマスクとして、外部ベース層となるp⁺型層５
が形成される。さらに、上記フオトレジスト膜を
除去し、改めてフオトレジスト膜３０１を所定の
形状に形成し、これをマスクとして活性ベース層
となるｐ型層６がイオン注入法により形成され
る。

第５Ｄ図において、フオトレジスト膜３０１が
除去され、次に一般に燐ガラス（PSG）である
パツシベーシヨン膜４０１が被着される。ベース
イオン注入層５，６のアニールとPSG膜４０１
の焼き締めとを兼ねた熱処理を行なつて、中間段
階の外部ベース層５１および活性ベース層６１が
形成される。次に、PSG膜４０１の予め定めら
れた領域にエミツタ電極用コンタクト孔７０およ
びコレクタ電極用コンタクト孔８０が形成され、
このコンタクト孔７０，８０を介してイオン注入
法によりエミツタ層となるべきn⁺型層７および
コレクタ電極取出装置となるべきn⁺型層８が形
成される。

第５Ｅ図において、各イオン注入層をアニール
し、外部ベース層５２および活性ベース層６２が
完成され、かつエミツタ層７１およびコレクタ電
極取出層８１が形成される。各開孔５０，７０お
よび８０に電極突抜け防止（たとえばAlとSiと
の反応の防止）用の金属シリサイド膜５０１が形
成される。この金属シリサイド膜５０１には、白
金シリサイド（Pt−Si）、パラジウムシリサイド
（Pd−Si）などが用いられる。金属シリサイド膜
５０１上にアルミニウムAlのような低抵抗金属
を用いてベース電極配線９、エミツタ電極配線１
０およびコレクタ電極配線１１が形成される。

［発明が解決しようとする問題点］ ところで、トランジスタの周波数特性はベース
−コレクタ容量およびベース抵抗などに依存す
る。したがつて、トランジスタの周波数特性の向
上を図るには、これらを小さくする必要がある。
上述の従来の構造におけるp⁺型外部ベース層５
２はベース抵抗を低下させるために設けられてい
る。

しかし、この外部ベース層５２はベース−コレ
クタ容量を増大させるという欠点がある。

第６図は従来の方法で製造されたトランジスタ
の平面パターン図である。ベース抵抗は第６図に
示されるエミツタ層７１とベース電極取出用開孔
５０との距離D₁に依存する。従来の装置におい
ては、ベース電極配線９とエミツタ電極配線１０
との間隔と電極配線９，１０のそれぞれの開孔５
０，７０からのはみ出し分との合計距離とになつ
ている。したがつて、フオトエツチングの精度を
向上して電極配線間隔を小さくしても、上述のは
み出し分はどうしても残る。また、第６図に示さ
れるエミツタ層７１と分離酸化膜境界Ａとの間の
ベース領域は非活性領域であり、ベース−コレク
タ容量を増大させる。この非活性領域をなくすた
めに、エミツタ層７１が分離酸化膜に接するウオ
ールド・エミツタ構造とする方法がある。しかし
この方法においても種々の欠点が生じる。

第７Ａ図ないし第７Ｃ図は、第６図のＸ−Ｘ線
における断面の一部を示す図である。以下、第７
Ａ図〜第７Ｃ図を参照して従来のウオールド・エ
ミツタ構造の問題点について説明する。

第７Ａ図はベース形成のためにフオトレジスト
膜３０１をマスクとして、ｐ型不純物であるボロ
ンを注入した状態を示す。次に、コンタクトホー
ルを形成するためにエミツタ領域７上の酸化膜１
０３を除去する必要がある。しかし、このウオー
ルド・エミツタ構造においては、第７Ｂ図に示さ
れるように、分離酸化膜１０２の境界Ａが酸化膜
除去時にオーバエツチングされ、エミツタ領域が
第７Ｃ図にＢで示されるように深くなる。この結
果、電流増幅率の制御性の低下、さらには第７Ｃ
図に示される部分Ｂのところでエミツタ−コレク
タ間のシヨートが生ずる危険性が大きい。

さらに、ベース抵抗を減少させる方法として、
第８図に示されるようなダブル・ベース構造とす
ることが多々ある。しかし、従来方法において
は、ベース電極取出しなどでベース領域が増大
し、却つてベース−コレクタ容量の増大を招くと
いう欠点がある。

また、従来の製造方法においては、エミツタ−
ベース接合が外部ベース領域の表面より深くされ
ており、電流増幅率の電流依存性が大きくなると
いう欠点もあつた。すなわち、微少低電領域にお
いて、界面（エミツタ−外部ベース領域等）にお
いて再結合等により電流が吸収され、電流増幅率
の制御性が劣化するという問題点があつた。

それゆえ、この発明の目的は上述の欠点を除去
しベース抵抗およびベース−コレクタ容量を低下
させ、かつ低電流領域における電流増幅率の電流
依存性を小さくし、さらに周波数特性の良好な半
導体装置を得ることが可能な半導体装置の製造方
法を提供することである。

［問題点を解決するための手段］ この発明における半導体の製造方法は、エミツ
タ領域となる半導体基板領域上にエミツタ領域形
成用の不純物拡散源を有するシリコン膜（単結
晶、非晶質および多結晶のいずれか）を形成し、
ベース領域を一部このシリコン膜を介してイオン
注入して形成し、次にこのシリコン膜を用いてエ
ミツタ領域を自己整合的にベース領域内に形成す
る。さらに、自己整合的にエミツタ領域上のポリ
シリコン膜とベース電極取出領域との間に絶縁膜
を形成してベース−エミツタ電極間を絶縁し、さ
らに自己整合的にベース電極取出領域を形成す
る。このとき、エミツタ−ベース接合は外部ベー
ス領域表面より浅くされてベース電極取出部と同
一の深さに形成される。

［作用］ 自己整合的にベース領域内にエミツタ領域を形
成しているので、エミツタ領域拡散源となり、か
つ金属電極に接続されるポリシリコン膜等のパタ
ーニングマスクによつて自己整合的にエミツタ−
シリコン膜周辺に最小のベース電極取出領域が形
成される。

また、エミツタ領域上のシリコン膜とベース領
域上の金属配線との間には絶縁膜が介在するだけ
であるので、エミツタ−ベース間隔はほぼこの絶
縁膜の膜厚となり小さくなる。

さらに、不純物拡散源となるポリシリコン膜か
らの不純物をエミツタ領域となるべき領域に拡散
してエミツタ領域を形成しているので、エミツタ
領域形成時のイオン注入用にコンタクト孔を形成
する必要がない。したがつて、エミツタ領域上の
酸化膜を除去する必要がなく、分離酸化膜境界で
のオーバエツチングは生じることはないので、エ
ミツタ領域とベース領域とがほぼ平行な状態で分
離領域に接するようになる。

さらに、エミツタ−ベース接合が外部ベース領
域表面より浅くされており、再結合による電流の
吸収がなく、低電流領域における電流増幅率の電
流依存性が小さくなつている。

［発明の実施例］ 第１Ａ図ないし第１Ｊ図はこの発明の一実施例
である半導体装置の製造方法の主要工程段階にお
ける断面図である。以下、第１Ａ図ないし第１Ｊ
図を参照してこの発明の一実施例である半導体装
置の製造方法について説明する。

第１Ａ図を参照して、p^-型シリコン基板１の
所定の領域にn⁺型コレクタ埋込み層２、n^-型エ
ピタキシヤル層３、チヤンネルカツト用のｐ型層
４、分離酸化膜１０２、コレクタ電極取出領域と
なるn⁺型拡散層８が形成される。この各領域の
形成は、第５Ａ図および第５Ｂ図に示される従来
と同様の方法を用いて行なわれる。次に第５Ｂ図
に示される下敷酸化膜１０１および窒化膜２０１
が除去された後、シリコン膜、好ましくはポリシ
リコン膜６００、窒化膜２０２および酸化膜１０
４がこの順に半導体基板１の表面上に形成され
る。次に、予め定められたパターン形状を有する
レジスト膜３０３をマスクとして、ポリシリコン
膜６００、窒化膜２０２および酸化膜１０４から
なる多層膜をエツチングする。このパターニング
により、後にコレクタ電極取出層およびエミツタ
層となる領域にのみ、酸化膜１０４、窒化膜２０
２、ポリシリコン膜６００が残される。

第１Ｂ図を参照する。上述の工程で多層膜のパ
ターニングに用いられたレジスト膜３０３をマス
クとして、多層膜に含まれる酸化膜１０４の側壁
のみをサイドエツチングする。この結果、酸化膜
１０４はポリシリコン膜６００および窒化膜２０
２より内側に後退する。

第１Ｃ図において、窒化膜２０２をマスクとし
て選択酸化を行なつて、酸化膜１０５が半導体基
板表面上の所定の領域に形成される。

第１Ｄ図において、酸化膜１０４をマスクとし
てエツチングを行なつて窒化膜２０２および窒化
膜２０２の下地のポリシリコン膜６００をパター
ニングし、さらにはシリコン基板（n^-層３）の
予め定められた膜厚をエツチング除去し、ベース
電極となるべき部分は薄くされる。これは、エミ
ツタ接合（活性ベース領域−エミツタ領域間の接
合）がベース電極取出層と同一の深さに形成され
るようにすることにより電流増幅率の電流依存性
を小さくするためである。すなわち、再結合にお
ける電流の吸収を除去し、低電流領域においても
確実に電流増幅率を制御できるようにする。

第１Ｅ図を参照する。酸化膜１０４が除去され
た後、窒化膜２０２をマスクとする選択酸化によ
り、酸化膜１０６がポリシリコン膜６００と酸化
膜１０５との間の半導体基板表面上に形成され
る。このとき、選択酸化は薄くされたポリシリコ
ン膜６００のみならずその下のn^-型半導体領域
３も若干酸化される程度に行なわれる。酸化膜１
０６はポリシリコン膜６００の側壁を覆う。

第１Ｆ図において、まず窒化膜２０２が除去さ
れる。次に、酸化膜１０６をマスクとしてポリシ
リコン膜６００にn⁺型不純物を導入し、不純物
含有ポリシリコン膜６０１が形成される。これに
よりポリシリコン膜６０１はエミツタ領域形成用
の不純物拡散源となる。

第１Ｇ図において、酸化膜１０６が除去された
後、ｐ型不純物がイオン注入され、イオン注入層
５２′，５１，５２，５３が形成される。このと
き、酸化膜１０６が除去さた部分のn^-型半導体
領域が外部ベース層となる。一方、酸化膜１０５
はベース領域とコレクタ領域とを分離するために
残される。このため、酸化膜１０５は第１Ｃ図に
おける選択酸化において1μｍと厚く、かつ酸化
膜１０６は第１Ｅ図における選択酸化において
200〜300nｍと薄く形成される。また、コレクタ
電極取出領域にイオン注入して形成されるｐ層５
２′，５２はコレクタ電極取出用のn⁺拡散層８に
よりほとんど無視できる不純物量であり、コレク
タ電極取出拡散層８にほとんど影響を及ぼさな
い。また、ポリシリコン膜６０２（ｐ型不純物が
注入されたポリシリコン膜６０１）の下の活性ベ
ース層となるべきイオン注入領域は、ポリシリコ
ン膜６０２を介してｐ型不純物がイオン注入され
るので、外部ベース層となるべき領域５３に比べ
浅く形成される。

第１Ｈ図において、ｐ型不純物イオン注入層の
アニーリングおよびポリシリコン膜６０２からの
n⁺型不純物のシリコン基板３への拡散が同時に
行なわれる。この結果、エミツタ領域７が自己整
合的に形成されるとともに、外部ベース領域５４
が活性ベース領域６よりも若干深くかつ低抵抗に
形成される。次に低温（800℃〜900℃程度）での
酸化を行ない、n⁺型ポリシリコン膜６０３，６
０４上に厚い酸化膜１０７が、p⁺型シリコン基
板５４上に薄い酸化膜１０８が各々形成される。
これは、ｎ型不純物の燐または砒素などを高濃度
に含むシリコン、ポリシリコンにおいては、低温
ほど増速酸化が行なわれるというよく知られた事
実を利用している。

第１Ｉ図において、ポリシリコン膜６０３，６
０４上に形成された酸化膜１０７，１０８に異方
性エツチング（RIE）を行なつて、外部ベース領
域５４上の薄い酸化膜１０８が除去される。ここ
で、ベース電極のエミツタ層７へのシヨートを防
止する方法として、第１Ｈ図に示される全表面上
に窒化膜２０３を被着させ、異方性エツチングに
よつてポリシリコン膜６０３の側壁にのみ窒化膜
２０３を残した後に、再びRIE（Reactive
Ionbeam Etching）法を用いて酸化膜１０８を
除去し、ポリシリコン膜６０３側壁には酸化膜−
窒素膜を残す方法があり、第１Ｉ図にはこの状態
が示される。

第１Ｊ図において、まず、コレクタ電極取出領
域８上の厚い酸化膜１０８が除去される。同時
に、予め定められた領域に選択エツチングが施さ
れ、エミツタ電極用コンタクト孔７０（第１Ｊ図
には図示せず）およびコレクタ電極用コンタクト
孔８０が形成される。次に、たとえばAlなどの
低抵抗金属を用いてベース電極配線９、エミツタ
電極配線１０（第１Ｊ図には図示せず）およびコ
レクタ電極配線１１がそれぞれ形成される。第１
Ｊ図から見られるように、エミツタ−ベース間間
隔はほぼポリシリコン膜６０３側壁の酸化膜１９
７と窒化膜２０３との膜厚であつて、ベース抵抗
は非常に小さくなつている。

第２図上述の発明の一実施例において製造され
たトランジスタの平面パターン図であり、第６図
に示される従来法のトランジスタの平面パターン
図に対応するものである。第２図に示されるよう
に、エミツタ電極配線１０につながるポリシリコ
ン膜６０３は、エミツタ領域７の拡散源となつて
いるから、図中のＡのところでエミツタ領域７が
分離酸化膜１０２に接することになる。また、第
７図に示される従来の方法と異なり、エミツタ領
域７はポリシリコン膜６０３からの不純物拡散に
より自己整合的に形成されるので、ベース領域が
分離酸化膜１０２近傍でオーバエツチングされて
狭くなることはない。すなわち、第３図に示され
るように、エミツタ領域７０と活性ベース領域６
とはポリシリコン膜６０３を介して同時に形成さ
れるので、ほぼ平行であり、ベース幅は一定であ
る。したがつて、ベース面積はエミツタ−ベース
電極間のはみ出し領域がなくなつていることとベ
ース電極取出領域が自己整合的に最小面積で形成
されていることと合わせて大幅に小さくなりベー
ス−コレクタ容量が低減される。また、第２図に
見られるように、ベース電極配線９はエミツタ領
域７の三方周囲に形成されているので、自動的に
ダブル・ベース構造となつており、ベース領域の
増大をもたらすことなくベース抵抗が大幅に低減
される。

また、エミツタ接合が外部ベース領域表面より
浅く形成されベース電極取出層と同一の深さに形
成されているので、界面における再結合による電
流の吸収がなく、低電流領域における電流増幅率
の電流依存性が小さくなつている。

なお、他の実施例として第４図に示されるよう
に、コレクタ電極取出領域形成用のｎ型不純物拡
散を行なう代わりに、第１Ｇ図に示される工程に
おいてレジスト膜３０４をマスクとして、ベース
領域の酸化膜１０６を除去した後、選択的にｐ型
不純物注入を行ない、アニール処理を行なう。こ
の結果、ｎ型不純物が注入されたポリシリコン膜
６０４からｎ型不純物が拡散して電極取出層を形
成することができる。

また言うまでもないが、この発明はpnpトラン
ジスタの製造にも適用できるものである。

［発明の効果］ 以上のように、この発明によれば、エミツタ領
域上のシリコン膜とベース領域上の金属電極膜間
には絶縁膜が介在するだけであるので、エミツタ
−ベース間隔を実効的に小さくでき、その結果ベ
ース抵抗が小さくなつて半導体装置の周波数特性
が向上する。

また、エミツタ領域形成用の不純物をエミツタ
領域となるべき領域にポリシリコン膜を拡散源と
して不純物拡散してエミツタ領域を形成し、これ
と同時にベース領域形成用の不純物をさらに半導
体基板に拡散してベース領域を完成させているの
で、分離領域境界がオーバエツチングされること
がなく、エミツタ領域とベース領域とをほぼ平行
な状態で分離酸化膜領域に接するようにすること
ができる。

また、ベース電極取出領域がエミツタ領域形成
のパターンに対し自己整合的に最小面積で形成さ
れるので、非活性ベース領域が大幅に低減され
る。

さらに、第１Ａ図のレジスト膜３０３のパター
ン寸法からサイドエツチングおよび選択酸化時の
いわゆるバードビークの食い込みによつて、エミ
ツタ層を形成するポリシリコン膜６０３のパター
ン寸法は1/3以下になるので、容易にサブミクロ
ン幅のエミツタ領域を実現することができる。

また、エミツタ接合が外部ベース領域表面より
浅く形成されてベース電極取出層と同一の深さと
なつているので、電極増幅率の電流依存性が小さ
くなつている。以上のようにして、周波数特性が
向上した半導体集積回路装置の製造が可能とな
る。

【図面の簡単な説明】

第１Ａ図ないし第１Ｊ図はこの発明の一実施例
による製造方法の主要工程段階における断面構造
を示す図である。第２図はこの発明の方法で製造
されたトランジスタの平面パターン図である。第
３図はこの発明における半導体装置の分離酸化膜
境界近傍の断面模式図である。第４図はこの発明
の他の実施例である半導体装置の製造方法におけ
る断面構造図である。第５Ａ図ないし第５Ｅ図は
従来の製造方法の主要工程段階における半導体装
置の状態を示す断面図である。第６図は従来方法
で製造されたトランジスタの平面パターン図であ
る。第７Ａ図ないし第７Ｃ図は従来方法でエミツ
タ層を分離酸化膜に接するように形成した場合に
おける分離酸化膜近傍の断面模式図である。第８
図は従来方法で製造されたダブル・ベース構造の
トランジスタの平面パターン図である。 図において、１はp^-型シリコン基板、２はn⁺
型コレクタ埋込み層、３はn^-型エピタキシヤル
層、５は外部ベース層となるべき領域、５２，５
４は外部ベース領域、６，６２は活性ベース領
域、７，７１はエミツタ領域、８，８１はコレク
タ電極取出領域、９はベース電極配線、１０はエ
ミツタ電極配線、１１はコレクタ電極配線、５０
はベース電極用コンタクト孔、７０はエミツタ電
極用コンタクト孔、８０はコレクタ電極用コンタ
クト孔、１０２は分離酸化膜、１０３，１０４，
１０５，１０６，１０７，１０８は酸化膜、２０
１，２０２，２０３は窒化膜、３０３，３０４は
フオトレジスト膜、４０１はパツシベーシヨン
膜、６００，６０１，６０２，６０３，６０４は
ポリシリコン膜である。なお、図中、同一符号は
同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型の半導体基板上に形成され、かつ
   エミツタ領域、コレクタ領域およびベース領域を
   備える半導体装置の製造方法であつて、前記半導
   体装置は分離領域により隣接する半導体装置と電
   気的に絶縁されており、 前記半導体基板表面上の予め定められた領域
   に、シリコン膜、窒化膜および酸化膜がこの順に
   堆積されてなる多層膜を形成する第１のステツプ
   と、 前記多層膜に含まれる酸化膜のみをサイドエツ
   チングして前記窒化膜および前記シリコン膜より
   内側に後退させる第２のステツプと、 前記窒化膜をマスクとして選択酸化を行なつて
   前記半導体基板上の予め定められた領域に第１の
   酸化膜を形成する第３のステツプと、 前記サイドエツチングされた酸化膜をマスクと
   して前記窒化膜、前記シリコン膜および前記半導
   体基板の予め定められた深さの領域を選択的に異
   方性エツチングを行なつて除去する第４のステツ
   プと、 前記選択的にエツチングされた窒化膜をマスク
   として選択酸化を行なつて、前記シリコン膜と前
   記第１酸化膜との間の前記半導体基板表面上に第
   ２の酸化膜を形成する第５のステツプと、 前記第２の酸化膜をマスクとして、前記第１導
   電型の不純物を前記シリコン膜に導入する第６の
   ステツプと、 前記ベース領域の電極取出部となる領域上の前
   記第２の酸化膜を除去する第７のステツプと、 前記ベース領域となるべき領域に、第２導電型
   の不純物を導入する第８のステツプと、 前記半導体基板に加熱処理を施して前記シリコ
   ン膜から前記第１導電型の不純物を前記エミツタ
   領域となるべき領域へ拡散して前記エミツタ領域
   を形成し、かつ同時に前記ベース領域を完成する
   第９のステツプと、 前記半導体基板に低温酸化処理を施して、前記
   エミツタ領域に接続されるシリコン膜の側壁およ
   び上表面に第３の酸化膜を形成する第10のステツ
   プと、 前記シリコン膜上の予め定められた領域に形成
   される前記第３の酸化膜を貫通する開孔を通して
   エミツタ電極を形成し、かつ前記半導体基板上の
   予め定められた領域上にベース電極およびコレク
   タ電極となる電極配線を各々設ける第11のステツ
   プとを含む半導体装置の製造方法。 ２ 前記第10のステツプと前記第11のステツプと
   の間において、前記エミツタ領域に接続されるシ
   リコン膜に形成された第３の酸化膜の側壁にさら
   に窒化膜を形成するステツプを備える、特許請求
   の範囲第１項記載の半導体装置の製造方法。 ３ 前記第４の工程において、選択的に除去され
   る前記半導体基板の予め定められた深さは、エミ
   ツタ−ベース接合が外部ベース領域表面よりも浅
   くなるようにされた深さである、特許請求の範囲
   第１項または第２項記載の半導体装置の製造方
   法。