JPH0462606B2 - - Google Patents
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- JPH0462606B2 JPH0462606B2 JP61100120A JP10012086A JPH0462606B2 JP H0462606 B2 JPH0462606 B2 JP H0462606B2 JP 61100120 A JP61100120 A JP 61100120A JP 10012086 A JP10012086 A JP 10012086A JP H0462606 B2 JPH0462606 B2 JP H0462606B2
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Description
【発明の詳細な説明】
〔概 要〕
本発明は定電流出力回路であつて、カレントミ
ラー回路の第１の出力電流の変換電圧を基準電圧
と差動増幅して上記カレントミラー回路の第２の
出力電流を制御することにより、カレントミラー
回路を構成するトランジスタの電流増幅率に依存
しない一定の出力電流を第３の出力電流として取
り出す。[Detailed Description of the Invention] [Summary] The present invention is a constant current output circuit, which differentially amplifies a converted voltage of a first output current of a current mirror circuit with respect to a reference voltage to generate a second output current of the current mirror circuit. By controlling the output current of the third output current, a constant output current that does not depend on the current amplification factor of the transistors forming the current mirror circuit is extracted as the third output current.
本発明は定電流出力回路に関し、特に半導体集
積回路等に用いられる定電流出力回路に関する。
The present invention relates to a constant current output circuit, and more particularly to a constant current output circuit used in semiconductor integrated circuits and the like.
半導体集積回路内には各種の電子回路が構成さ
れ、その中には供給された制御信号のレベルに応
じて定電流を発生出力する定電流出力回路があ
る。 Various electronic circuits are configured within the semiconductor integrated circuit, and among them there is a constant current output circuit that generates and outputs a constant current according to the level of a supplied control signal.
この定電流出力回路は、その出力電流が常時一
定であることが要望されている。 This constant current output circuit is required to have a constant output current at all times.
第３図は従来の定電流出力回路の一例の回路図
を示す。
FIG. 3 shows a circuit diagram of an example of a conventional constant current output circuit.
同図中、トランジスタQ1のベースに端子１０
より制御信号が入来する。トランジスタQ2，Q3
は夫々のエミツタ面積比が１：N1とされ、カレ
ントミラー回路を構成している。また、トランジ
スタQ4，Q5は夫々のエミツタ面積比が１：N2と
され、カレントミラー回路を構成している。 In the figure, terminal 10 is connected to the base of transistor Q1 .
More control signals come in. Transistors Q 2 , Q 3
The emitter area ratio of each is set to 1: N1 , and constitutes a current mirror circuit. Further, the transistors Q 4 and Q 5 each have an emitter area ratio of 1:N 2 and constitute a current mirror circuit.
制御信号がＬレベルのときトランジスタQ1が
遮断し、電圧源１１よりトランジスタQ2，Q3の
構成するカレントミラー回路に電流I1（＝（VREF−
VBE2）／R1，ここでVBE2はトランジスタQ2のベ
ース・エミツタ間電圧）が流れ込む。これによつ
てトランジスタQ3のコレクタにはトランジスタ
Q4，Q5の構成するカレントミラー回路から電流
I2が流れ、更にトランジスタQ5のコレクタを流れ
る電流I3が端子１２より出力される。 When the control signal is at L level, transistor Q 1 is cut off, and current I 1 ( = (V REF −
V BE2 )/R 1 , where V BE2 is the base-emitter voltage of transistor Q 2 , flows into it. This allows the collector of transistor Q3 to be connected to the transistor
Current from the current mirror circuit composed of Q 4 and Q 5
A current I 2 flows, and a current I 3 flowing through the collector of the transistor Q 5 is outputted from the terminal 12.
上記の従来回路では、トランジスタQ2〜Q5
夫々の電流増幅率hFEが十分に大きく、夫々のベ
ース電流を無視できるならば、I2＝N1・I1で、か
つI3＝N2・I2であり、出力電流I3は一定とみなす
ことができる。
In the conventional circuit above, transistors Q 2 to Q 5
If each current amplification factor h FE is sufficiently large and each base current can be ignored, I 2 = N 1・I 1 and I 3 = N 2・I 2 , and the output current I 3 is constant. It can be considered as
しかし、半導体集積回路では、PNP型トラン
ジスタの電流増幅率hFEはそれほど大きくなく、
かつバラツキがある。 However, in semiconductor integrated circuits, the current amplification factor h FE of a PNP transistor is not so large;
And there is variation.
従つて、N2の値が大きく出力電流I3が大なる
場合には、トランジスタQ4，Q5夫々のベース電
流を無視できず、出力電流I3が電流増幅率hFEの
影響を受け、バラツキが生じるという問題点があ
つた。 Therefore, when the value of N 2 is large and the output current I 3 is large, the base currents of transistors Q 4 and Q 5 cannot be ignored, and the output current I 3 is affected by the current amplification factor h FE . There was a problem that variations occurred.
本発明は、このような点にかんがみてなされた
ものであり、出力電流にバラツキがなく一定の定
電流出力回路を提供することを目的とする。 The present invention has been made in view of these points, and it is an object of the present invention to provide a constant current output circuit in which the output current is uniform and constant.
本発明の定電流出力回路は、互いにエミツタを
共通に接続して差動増幅器を構成する第１および
第２のトランジスタと、
エミツタを共通に接続した共通接続点にコレク
タが接続され、外部からの信号をベースで受けて
前記差動増幅器をオン、オフする第３のトランジ
スタと、
第１のトランジスタのベースに基準電圧を供給
する基準電圧源と、
複数のトランジスタのベースが共通で、且つ互
いに略比例関係にある電流を出力する少なくとも
第１乃至第３のコレクタを備え、第１のコレクタ
および前記ベースが共に前記第１のトランジスタ
のコレクタに接続されたカレントミラー回路と、
前記カレントミラー回路の第２のコレクタと前
記第３のトランジスタのコレクタとの間に接続さ
れ、前記第２のコレクタ電流を電圧に変換してこ
れを前記第２のトランジスタのベースに印加する
抵抗からなる電圧変換手段とを備え、
前記基準電圧源と前記電圧変換手段で発生した
電圧とを前記差動増幅器にて差動増幅し、これに
よつて前記第１のコレクタの電流を制御して前記
第３のコレクタから一定の電流を出力する。
The constant current output circuit of the present invention includes first and second transistors whose emitters are commonly connected to each other to form a differential amplifier, and whose collectors are connected to a common connection point where the emitters are commonly connected. a third transistor that turns on and off the differential amplifier by receiving a signal at its base; a reference voltage source that supplies a reference voltage to the base of the first transistor; a current mirror circuit comprising at least first to third collectors that output currents in a proportional relationship, the first collector and the base being both connected to the collector of the first transistor; Voltage converting means comprising a resistor connected between the collector of the second transistor and the collector of the third transistor, converting the second collector current into a voltage and applying it to the base of the second transistor. The reference voltage source and the voltage generated by the voltage converting means are differentially amplified by the differential amplifier, thereby controlling the current of the first collector to obtain a constant current from the third collector. outputs a current of
本発明においては、カレントミラー回路の第２
のコレクタの出力電流の電圧変換値が基準電圧
VREFと同一となるよう、第１のコレクタの出力電
流が制御され、これに応じて第３のコレクタの出
力電流が一定とされる。第１のコレクタの出力電
流にはカレントミラー回路を構成するトランジス
タのベース電流も流れるため、第３のコレクタの
出力電流はカレントミラー回路のトランジスタの
電流増幅率hFEに依存しない。
In the present invention, the second
The voltage conversion value of the output current of the collector is the reference voltage.
The output current of the first collector is controlled so as to be equal to V REF , and the output current of the third collector is held constant accordingly. Since the base current of the transistor forming the current mirror circuit also flows in the output current of the first collector, the output current of the third collector does not depend on the current amplification factor h FE of the transistor of the current mirror circuit.
第１図は本発明回路の一実施例の回路図を示
す。
FIG. 1 shows a circuit diagram of an embodiment of the circuit of the present invention.
同図中、端子２０にはＬレベル又はＨレベルの
制御信号が入来し、NPN型トランジスタQ11のベ
ースに供給される。トランジスタQ11のエミツタ
は基準電圧VREFを発生する電圧源２１の負極に接
続され、トランジスタQ11のコレクタは抵抗R11
を介してトランジスタQ12，Q13夫々のエミツタ
に接続されると共に、抵抗R12を介してトランジ
スタQ13のベースに接続されている。 In the figure, an L level or H level control signal enters a terminal 20 and is supplied to the base of an NPN transistor Q11 . The emitter of the transistor Q 11 is connected to the negative pole of the voltage source 21 that generates the reference voltage V REF , and the collector of the transistor Q 11 is connected to the resistor R 11
It is connected to the emitters of transistors Q 12 and Q 13 via R 12 and to the base of transistor Q 13 via resistor R 12 .
NPN型トランジスタQ12，Q13は差動増幅回路
２２を構成しており、トランジスタQ12のベース
は電圧源２１の正極に接続されて基準電圧源VREF
を印加されており、トランジスタQ12のコレクタ
はトランジスタQ14のベース及び第１コレクタに
接続されている。トランジスタQ13のベースは抵
抗R12及びトランジスタQ14の第２コレクタに接
続され、トランジスタQ13のコレクタは電源電圧
VCCの電源端子２３に接続されている。 The NPN transistors Q 12 and Q 13 constitute a differential amplifier circuit 22, and the base of the transistor Q 12 is connected to the positive electrode of the voltage source 21 and connected to the reference voltage source V REF.
is applied, and the collector of transistor Q12 is connected to the base and first collector of transistor Q14 . The base of the transistor Q 13 is connected to the resistor R 12 and the second collector of the transistor Q 14 , and the collector of the transistor Q 13 is connected to the supply voltage
It is connected to the power supply terminal 23 of V CC .
PNP型トランジスタQ14はマルチコレクタタイ
プであり、エミツタに面した第１コレクタ、第２
コレクタ夫々の領域の周囲長比はN1：１とされ
ている。トランジスタQ14のエミツタは電源端子
２３に接続されている。 The PNP transistor Q14 is a multi-collector type, with the first collector facing the emitter and the second collector facing the emitter.
The perimeter length ratio of each region of the collector is N 1 :1. The emitter of transistor Q 14 is connected to power supply terminal 23 .
PNP型トランジスタQ15のベースはトランジス
タQ14のベースと共通接続されてカレントミラー
回路２４を構成している。トランジスタQ14，
Q15夫々のエミツタ面積比は１：N2とされてい
る。トランジスタQ15のエミツタは電源端子２３
に接続され、カレントミラー回路２４の第３のコ
レクタであるトランジスタQ15のコレクタは出力
端子２５に接続されている。 The base of the PNP transistor Q 15 is commonly connected to the base of the transistor Q 14 to form a current mirror circuit 24 . Transistor Q 14 ,
The emitter area ratio of each Q15 is 1: N2 . The emitter of transistor Q15 is the power supply terminal 23
The collector of the transistor Q15 , which is the third collector of the current mirror circuit 24, is connected to the output terminal 25.
上記の回路は、端子２０に入来する制御信号が
ＨレベルのときトランジスタQ11が導通して出力
動作を開始する。このとき、トランジスタQ14の
第２コレクタより抵抗R12に流れる電流I11に対
し、トランジスタQ14の第１コレクタよりトラン
ジスタQ12のコレクタに流れる電流I12は、I12＝
N1・I11と表わされる。また、上記電流I11及びI12
はトランジスタQ14のエミツタを流れるため、ト
ランジスタQ15のコレクタより出力される電流I13
はI13＝N2・（I11＋I12）と表わされる。 In the above circuit, when the control signal input to the terminal 20 is at H level, the transistor Q11 becomes conductive and starts output operation. At this time, the current I 11 that flows from the second collector of the transistor Q 14 to the resistor R 12 , and the current I 12 that flows from the first collector of the transistor Q 14 to the collector of the transistor Q 12 is I 12 =
It is expressed as N 1・I 11 . In addition, the above currents I 11 and I 12
flows through the emitter of transistor Q 14 , so the current I 13 output from the collector of transistor Q 15
is expressed as I 13 = N 2 · (I 11 + I 12 ).
ところで、差動増幅回路２２はトランジスタ
Q13のベース電圧I11・R12が、基準電圧VREFと同
一となるよう電流I12を制御している。従つて、
トランジスタQ14，Q15夫々の電流増幅率hFEのバ
ラツキにより、例えば電流I11及びI12が定格値よ
り大なる場合、トランジスタQ13のベース電圧が
高くなるため、電流I12が減少せしめられ、これ
に応じて電流I11が減少せしめられ定格値で安定
する。 By the way, the differential amplifier circuit 22 is a transistor.
The current I 12 is controlled so that the base voltage I 11 ·R 12 of Q 13 is the same as the reference voltage V REF . Therefore,
If, for example, the currents I 11 and I 12 become larger than their rated values due to variations in the current amplification factors h FE of the transistors Q 14 and Q 15 , the base voltage of the transistor Q 13 increases, causing the current I 12 to decrease. , the current I 11 is reduced accordingly and stabilized at the rated value.
これによつて、出力電流I13はトランジスタ
Q14，Q15の電流増幅率hFEに依存することなく、
電流増幅率hFEにバラツキがあつても常に一定と
なる。 This causes the output current I 13 to be
The current amplification factor h of Q 14 and Q 15 does not depend on FE ,
Current amplification factor h remains constant even if there are variations in FE .
また、N1，N2夫々の値を大とすることによ
り、抵抗R12の消費電力を小とすることができ
る。 Furthermore, by increasing the values of N 1 and N 2 , the power consumption of the resistor R 12 can be reduced.
更にトランジスタQ14の第２コレクタを流れる
電流I11はトランジスタQ11を電流源としており、
専用の電流源を必要としないために回路素子が少
なくて済み、トランジスタQ11のオン時にのみ上
記の電流I11が流れ消費電力が少なくて済む。 Furthermore, the current I 11 flowing through the second collector of the transistor Q 14 uses the transistor Q 11 as a current source,
Since no dedicated current source is required, the number of circuit elements can be reduced, and the current I11 flows only when the transistor Q11 is turned on, resulting in low power consumption.
なお、カレントミラー回路２４は第２図に示す
如く、マルチコレクタタイプのトランジスタQ14
の代りにトランジスタQ16，Q17を用いて構成し
ても良い。 The current mirror circuit 24 is a multi-collector type transistor Q14 as shown in FIG.
It may be constructed using transistors Q 16 and Q 17 instead.
同図中、PNP型トランジスタQ16のコレクタが
トランジスタQ13のベースに接続され、PNP型ト
ランジスタQ17のコレクタがトランジスタQ12の
コレクタに接続され、トランジスタQ17のコレク
タとトランジスタQ15，Q16，Q17夫々のベースと
が共通接続され、トランジスタQ16，Q17夫々の
エミツタが電源端子２３に接続される。 In the figure, the collector of PNP transistor Q 16 is connected to the base of transistor Q 13 , the collector of PNP transistor Q 17 is connected to the collector of transistor Q 12 , and the collector of transistor Q 17 and transistors Q 15 and Q 16 are connected to each other. , Q 17 are commonly connected, and the emitters of transistors Q 16 and Q 17 are connected to the power supply terminal 23.
また、トランジスタQ16，Q17夫々のエミツタ
面積比が１：N1とされ、トランジスタQ17のエミ
ツタ面積に対するトランジスタQ15のエミツタ面
積の比が１：N2とされている。この場合出力電
流I13は、I13＝N1・N2・I11と表わされる。 Further, the emitter area ratio of each of the transistors Q 16 and Q 17 is set to 1:N 1 , and the ratio of the emitter area of the transistor Q 15 to the emitter area of the transistor Q 17 is set to 1:N 2 . In this case, the output current I 13 is expressed as I 13 =N 1 ·N 2 ·I 11 .
この変形例の回路においても第１図示の回路と
まつたく同一の動作を行ない出力電流I13はトラ
ンジスタQ15，Q16，Q17の電流増幅率hFEに依存せ
ず一定となる。 This modified circuit operates exactly the same as the circuit shown in the first diagram, and the output current I 13 remains constant regardless of the current amplification factor h FE of the transistors Q 15 , Q 16 , and Q 17 .
上述の如く、本発明によればカレントミラー回
路の第３のコレクタの出力電流は、カレントミラ
ー回路を構成するトランジスタの電流増幅率hFE
に依存せず、上記電流増幅率hFEにバラツキがあ
つても、常に一定となり、更に回路素子数が少な
くて済み、消費電力が少なくて済み、実用上きわ
めて有用である。
As described above, according to the present invention, the output current of the third collector of the current mirror circuit is equal to the current amplification factor h FE of the transistor constituting the current mirror circuit.
The current amplification factor h FE remains constant even if there are variations in the current amplification factor h FE , and the number of circuit elements and power consumption are small, making it extremely useful in practice.
第１図は本発明の定電流出力回路の一実施例の
回路図、第２図は本発明の定電流出力回路の変形
例の回路図、第３図は従来回路の一例の回路図で
ある。
第１図及び第２図において、２１は電圧源、２
２は差動増幅回路、２４はカレントミラー回路、
２５は出力端子、Q11〜Q17はトランジスタ、R11
〜R12は抵抗である。
FIG. 1 is a circuit diagram of an embodiment of the constant current output circuit of the present invention, FIG. 2 is a circuit diagram of a modified example of the constant current output circuit of the present invention, and FIG. 3 is a circuit diagram of an example of a conventional circuit. . In FIGS. 1 and 2, 21 is a voltage source;
2 is a differential amplifier circuit, 24 is a current mirror circuit,
25 is an output terminal, Q 11 to Q 17 are transistors, R 11
~ R12 is the resistance.
Claims (1)
を構成する第１および第２のトランジスタQ12，
Q13と、 該エミツタを共通に接続した共通接続点にコレ
クタが接続され、外部からの信号をベースで受け
て前記差動増幅器をオン、オフする第３のトラン
ジスタQ11と、 該第１のトランジスタのベースに基準電圧を供
給する基準電圧源と、 複数のトランジスタのベースが共通で、且つ互
いに略比例関係にある電流を出力する少なくとも
第１乃至第３のコレクタを備え、第１のコレクタ
および前記ベースが共に前記第１のトランジスタ
のコレクタに接続されたカレントミラー回路と、 前記カレントミラー回路の第２のコレクタと前
記第３のトランジスタのコレクタとの間に接続さ
れ、前記第２のコレクタ電流を電圧に変換してこ
れを前記第２のトランジスタのベースに印加する
抵抗R12からなる電圧変換手段とを備え、 前記基準電圧源と前記電圧変換手段で発生した
電圧とを前記差動増幅器にて差動増幅し、これに
よつて前記第１のコレクタの電流を制御して前記
第３のコレクタから一定の電流を出力することを
特徴とする定電流出力回路。[Scope of Claims] 1. First and second transistors Q 12 that configure a differential amplifier by commonly connecting their emitters to each other,
Q 13 and a third transistor Q 11 whose collector is connected to a common connection point where the emitters are connected in common, and which receives an external signal at its base and turns on and off the differential amplifier; A reference voltage source that supplies a reference voltage to the bases of the transistors; and at least first to third collectors that share the bases of the plurality of transistors and output currents that are substantially proportional to each other; a current mirror circuit whose bases are both connected to the collector of the first transistor; and a current mirror circuit connected between a second collector of the current mirror circuit and a collector of the third transistor, the second collector current being connected between the second collector of the current mirror circuit and the collector of the third transistor. voltage converting means consisting of a resistor R12 that converts the voltage into a voltage and applies this to the base of the second transistor, and the reference voltage source and the voltage generated by the voltage converting means are connected to the differential amplifier. 2. A constant current output circuit, wherein the constant current output circuit performs differential amplification by controlling the current of the first collector and outputs a constant current from the third collector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100120A JPS62257205A (en) | 1986-04-30 | 1986-04-30 | Constant current output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100120A JPS62257205A (en) | 1986-04-30 | 1986-04-30 | Constant current output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257205A JPS62257205A (en) | 1987-11-09 |
| JPH0462606B2 true JPH0462606B2 (en) | 1992-10-07 |
Family
ID=14265481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100120A Granted JPS62257205A (en) | 1986-04-30 | 1986-04-30 | Constant current output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62257205A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218015A (en) * | 1983-05-26 | 1984-12-08 | Sony Corp | Current mirror circuit |
-
1986
- 1986-04-30 JP JP61100120A patent/JPS62257205A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218015A (en) * | 1983-05-26 | 1984-12-08 | Sony Corp | Current mirror circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62257205A (en) | 1987-11-09 |
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