JPH0461314A - Method for forming pattern on semiconductor wafer - Google Patents

Abstract

PURPOSE:To reduce the stress produced in a base film by performing exposure, development, and etching to dicing lines only and, after the photosensitive resist used for the dicing lines is removed, exposing and developing a circuit pattern after another photosensitive resist is applied. CONSTITUTION:After only dicing lines 4 are patterned, the resist used for the lines 4 is removed. As a result, the stress produced in a base film 3 can be dissipated, because the film 4 containing the stress is divided into small areas by the dicing lines 4. Then the second resist is applied and circuit patterning is performed. When the stress produced in the base film 3 is large, the second resist tends to be peeled off. When the dicing lines 4 are formed first, etching in the lateral direction can be suppressed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体ウェハ（以下ウェハという）のパタ
ーン形成方法に関するもので、この種のものＦｉ５例え
ば電子材料の製造の分野で利用され。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for forming patterns on semiconductor wafers (hereinafter referred to as wafers), and is used in the field of manufacturing electronic materials, for example.

ウェハの回路パターンの形成等に用いられる。Used for forming circuit patterns on wafers, etc.

〔従来の技術〕[Conventional technology]

Ｗｃ６図は従来のウェハのパターン形成方法を示すウェ
ハの上面図である。図に示すようにウェハ（１）の内部
にダイシングライン（４）及び回路パターン（５）を同
時に形成する。Figure Wc6 is a top view of a wafer showing a conventional wafer pattern forming method. As shown in the figure, dicing lines (4) and circuit patterns (5) are simultaneously formed inside the wafer (1).

〔発明が解決しようとするａ題〕[Problem a that the invention seeks to solve]

従来のウェハのパターン形成方法は１以上のように行わ
れているので、ダイシングラインと回路パターンを同時
に形成するため、第６図に示すように、下地膜に残留ス
トレスが残っている場合。Since conventional wafer pattern formation methods are performed in one or more ways, dicing lines and circuit patterns are formed at the same time, so that residual stress remains in the underlying film, as shown in FIG.

感光性レジスト（以下レジストという）のパターンに影
響をおよぼし、レジストのパターンが寸法変動し、安定
性、信頼性に欠ける等の問題点があった。This affects the pattern of the photosensitive resist (hereinafter referred to as resist), resulting in dimensional variations in the resist pattern, resulting in problems such as lack of stability and reliability.

この発明は上記のような問題点を解決するためなされた
もので、下地膜のストレスを低減することによって信頼
性の高いウェハのパターン形成方法を得ることを目的と
する。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to provide a highly reliable wafer pattern forming method by reducing the stress on the underlying film.

〔課題を解決する丸めの手段〕[Rounding method to solve the problem]

この発明は、レジストを付したウェハに露光。 This invention exposes a wafer with a resist attached.

現像を行うパターン形成方法において、ダイシングライ
ンのみを露光現像し、エツチングを行う第１の工程と、
上記第１の工程後、レジストを除去し、再びレジストを
付し、回路パターンをｍ党。In a pattern forming method that involves development, a first step of exposing and developing only the dicing lines and etching;
After the first step, the resist is removed and a resist is applied again to form a circuit pattern.

現偉するＮ２の工程を含む方法によりウエノ１のパター
ン形成を行う。Patterning of the wafer 1 is performed by a method including the N2 step, which is currently used.

〔作　用〕[For production]

この発明によるウェハのパターン形成方法は、下地膜の
ストレスを低減することができ、従って仕上がりの寸法
変動を抑えることができる。The wafer pattern forming method according to the present invention can reduce stress on the base film, and therefore can suppress finished dimensional variations.

〔実施例〕〔Example〕

以下、この発明の一実施例を図釦ついて説明する。第１
図かいし第４図はウェハのパターン形成方法の工程に従
って示す図で、第１図は、処理を行う前のウェハの斜視
図、第２図は第１図のウェハに写真製版を行い、ダイシ
ングラインのみのエツチングを行り光状態を示すウェハ
の斜視図％第３図は第２図の状態からレジストを取り除
いた状態のＷｃ２図のム−Ａにおける断面図、第４図は
第３図の状態からレジストを付し１回路パターンをパタ
ーニングしたときの第２図の八・ムにおける断面図であ
る。図において、（１）はウエノ・％（２）はレジス）
、（Ｎ１は下地膜、（４）はダイシングラインである０ 次に動作について説明する。ウエノ（１）は第２図に示
すごとくダイシングライン（４）のみをノ（ターニング
し、レジストを除去する。その結果、ストレスのある下
地膜（３）をダイシングライン（４）Ｋよって第３図に
示すごとく小さく分割することにより、下地膜（３）の
ストレスを分散させることができる。Hereinafter, one embodiment of the present invention will be explained with reference to the diagrams. 1st
Figures 4 to 4 are diagrams showing the steps of the wafer pattern forming method, in which Figure 1 is a perspective view of the wafer before processing, and Figure 2 shows the wafer in Figure 1 after photolithography and dicing. A perspective view of a wafer showing the optical state after line-only etching % Figure 3 is a sectional view taken along line A of Figure Wc2 with the resist removed from the state shown in Figure 2; FIG. 3 is a sectional view taken along line 8-m in FIG. 2 when a resist is applied from the state and one circuit pattern is patterned. In the figure, (1) is Ueno, % (2) is Regis)
, (N1 is the base film, and (4) is the dicing line.) Next, the operation will be explained. As shown in Figure 2, Ueno (1) turns only the dicing line (4) and removes the resist. As a result, by dividing the stressed base film (3) into smaller pieces along the dicing lines (4)K as shown in FIG. 3, the stress in the base film (3) can be dispersed.

次に第４図に示すごとく第２のレジスト（２）を付し。Next, a second resist (2) is applied as shown in FIG.

回路パターンのパターニングを行う。下地膜（３）のス
トレスが大きいとレジストがはがれやすくなり。Patterning the circuit pattern. If the stress on the base film (3) is large, the resist will easily peel off.

横方向に広がりやすい。ダイシングライン（４）を最初
に形成することで横方向のエツチングを抑えることがで
きる。Easy to spread laterally. By first forming the dicing lines (4), lateral etching can be suppressed.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、ウエノ・の回路パタ
ーンのパターニングに先立ってダイシング２インのみの
パターニングを行うことにより下地膜のストレスを低減
することができるので、レジストのはがれを抑制し、安
定かつ潜頼性の高いウェハのパターンを形成できる効果
がある０As described above, according to the present invention, the stress on the base film can be reduced by patterning only 2-in dicing prior to the patterning of the Ueno circuit pattern, so peeling of the resist can be suppressed, Effective in forming stable and reliable wafer patterns0

【図面の簡単な説明】[Brief explanation of drawings]

第１図ないし第４図はこの発明の一実施例による半導体
ウェハのパターン形成方法の工程に従って示す図で、Ｎ
１図は処理を行う前のウエノ・の斜視図、　第２図はダ
イシングラインのみのエツチングを行った状態のウェハ
の斜視図、第３図は第２図の状態からレジストを取り除
いた状態の第２図のＡ・ムにおける断面図、第４図は回
路パターンをパターニングした状態の第２図のム８Ａに
おける断面図％第５図は従来のウェハのパターン形成方
法を示すウェハの上面図である。 図において、（１）はウェハ、（２）はレジスト％（３
）は下地膜、（４）はダイシングラインである。 なお、図中、同一符号は同一、又は相当部分を示す。FIGS. 1 to 4 are diagrams showing steps of a method for forming a pattern on a semiconductor wafer according to an embodiment of the present invention.
Figure 1 is a perspective view of the wafer before processing, Figure 2 is a perspective view of the wafer after etching only the dicing lines, and Figure 3 is a perspective view of the wafer after the resist has been removed from the state shown in Figure 2. 2 is a cross-sectional view at A and M in FIG. 2, and FIG. 4 is a cross-sectional view at A and M in FIG. 2 in a state where a circuit pattern has been patterned. . In the figure, (1) is the wafer, (2) is the resist% (3
) is the base film, and (4) is the dicing line. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】 パターンを形成すべき半導体ウェハの全面に感光性レジ
ストを付し、上記感光性レジストを付した半導体ウェハ
に露光、現像を行うパターン形成方法において、ダイシ
ングラインのみを露光、現像し、エッチングを行う第１
の工程と、上記第１の工程後、感光性レジストを除去し
、再び感光性レジストを付し、回路パターンを露光、現
像する。 第２の工程を含む半導体ウェハのパターン形成方法。[Claims] A pattern forming method in which a photosensitive resist is applied to the entire surface of a semiconductor wafer on which a pattern is to be formed, and the semiconductor wafer with the photosensitive resist applied is exposed and developed, wherein only the dicing lines are exposed and developed. The first step is to perform etching.
After the step and the first step, the photosensitive resist is removed, a photosensitive resist is applied again, and the circuit pattern is exposed and developed. A method for forming a pattern on a semiconductor wafer, including a second step.