JPH0461272A - Semiconductor device - Google Patents
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- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、メモリとして使用される半導体装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device used as a memory.
［従来の技術］
従来、例えば第７図（ａ、１〜（ｃ）示すような構造の
半導体メモリセルが知られており、これは第７図（ｄ）
のような等価回路構造で表わされる。図において、１０
１．１０２はそれぞれＸ方向、Ｙｈ向のアドレス用配線
で、メモリセル１０５はそれぞれショットキーダイオー
ド１０３とコンデンサ１０４とで構成される。第７図（
ａ）〜（ｅ）において、１０６はＹ方向のアドレス用配
線１０２に対応する配線を形成するもので、基板１００
のｎ°拡散層からなる。この拡散層１０６上に、Ｗ下び
きｐｔ膜１０７、多結晶Ｓｉ層！、０８．酸化膜１０９
、および多結晶Ｓｉ層１１０が積層され、その上にＸ方
向のアドレス用配線１０１に対応するＡ１層１１１が設
けられている。１１２は給線層である。[Prior Art] Conventionally, a semiconductor memory cell having a structure as shown in FIGS. 7(a, 1-(c), for example) is known, and this is as shown in FIG. 7(d).
It is represented by an equivalent circuit structure like . In the figure, 10
1.102 are address wirings in the X direction and Yh direction, respectively, and each memory cell 105 is composed of a Schottky diode 103 and a capacitor 104. Figure 7 (
In a) to (e), 106 forms a wiring corresponding to the address wiring 102 in the Y direction, and is connected to the substrate 100.
It consists of an n° diffusion layer. On this diffusion layer 106, a W-subbed PT film 107 and a polycrystalline Si layer! , 08. Oxide film 109
, and a polycrystalline Si layer 110 are stacked, and an A1 layer 111 corresponding to the address wiring 101 in the X direction is provided thereon. 112 is a feed line layer.
［発明が解決しようとしている課題１
以上のように従来のメモリ用半導体装置では、ｎ゛拡敢
層１０６をＹ方向の配線として使用しているため、配線
の抵抗および容量による動作速度の低ｒが問題となって
いる。たとえばｎ４拡散１１１１．［第６の幅が１μ医
であるとすると、１ビット当りの容量は５ｆＦ、抵抗は
５０Ω程度となり、４Ｍビットのブロックを考えると、
伝搬遅延は１μｓｅｃにもなり、実用上人きな支障とな
る。[Problem to be Solved by the Invention 1] As described above, in the conventional memory semiconductor device, since the expansion layer 106 is used as a wiring in the Y direction, the operation speed is low due to the resistance and capacitance of the wiring. is a problem. For example, n4 diffusion 1111. [If the sixth width is 1μ, the capacitance per bit will be 5fF and the resistance will be about 50Ω, and considering a 4Mbit block,
The propagation delay is as high as 1 μsec, which poses a practical problem.
本発明は上記のような課題を解消するためになされたも
ので、書き込み、読出し動作の高速化が計れる半導体装
置を提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a semiconductor device capable of speeding up write and read operations.
１課題を解決するための手段（および作用）］本発明に
係る半導体装置は、半導体基板に形成された複数の相互
に平行に延びる異導電性層の各々に接するように金属層
を設け、この金属層を配線として外部回路に接続した構
造とすることにより、ＸおよびＹ方向の配線間における
電気抵抗を低減させ、書き込み、読出し動作の高速化を
実現したものである。1. Means for Solving the Problems (and Effects)] A semiconductor device according to the present invention includes a metal layer provided in contact with each of a plurality of mutually extending differently conductive layers formed on a semiconductor substrate, and By using a structure in which the metal layer is connected to an external circuit as wiring, the electrical resistance between the wirings in the X and Y directions is reduced, and high-speed writing and reading operations are realized.
［実施例］
以下１本発明の一実施例について図面を参照して説明す
る。第１図（ａ、）において、１はｘツノ向に延びるよ
うに相′ｒＪ１ご平行に配置さ第１た複数の第１の配線
、２はＹ方向に延びるように相ηに一ψ行に配置さ第１
た複数の第２の配線であＺ）。第１図（ｂ）、 （Ｃ
）に示すように、この実施例の半導体装置は、ｒ）型牢
導体基板３と、その上に順次１．″形成さねたＹツノ向
に延びるｎ ”拡散層４、Ｗ丁・−びきｐ ｔのような
高融点金属層！′）、多結晶シリコン層６、薄い酸化膜
７、多結晶シリコン層８、Ｘ方向の第１の配線ｌどして
の導体層９、および絶縁層１０からなっている。すなわ
ちＹ方向に延びる第２の西己線は、丁ビ拡散層４ではな
く、こオ］に接し、て設番ブられた高融点金属層５によ
って構成さ第１る。[Example] An example of the present invention will be described below with reference to the drawings. In FIG. 1(a), 1 is a plurality of first wirings arranged parallel to the phase 'rJ1 so as to extend in the x-horn direction, and 2 is one ψ row in the phase η so as to extend in the Y direction. 1st placed in
Z). Figure 1(b), (C
), the semiconductor device of this embodiment includes an r) type conductive substrate 3 and 1. ``N'' diffusion layer 4 extending in the direction of the Y horn formed, a high melting point metal layer such as PT! '), a polycrystalline silicon layer 6, a thin oxide film 7, a polycrystalline silicon layer 8, a conductor layer 9 serving as a first wiring in the X direction, and an insulating layer 10. In other words, the second west line extending in the Y direction is in contact with the high melting point metal layer 5, which is not in contact with the double diffusion layer 4, but with the high melting point metal layer 5.
このように構成された半導体装置の書き込み、読出し動
作について、第１図の半導体装置の等価回路を示す第２
図（ａ）、（ｂ）を参照し２で説明する。Regarding the write and read operations of the semiconductor device configured in this way, FIG.
2 will be explained with reference to FIGS. (a) and (b).
第２図（ａ） 、 （ｂ）において、第１の配線ｌをＸ
ｌ。In FIGS. 2(a) and 2(b), the first wiring l is
l.
ｘ２．ｘ、 で、また第２の配線２をＹ、、Ｙ、。x2. x, and the second wiring 2 is Y,,Y,.
Ｙ、でそれぞわ示す。第２図（ａ）において、たとえば
（Ｘ、、Ｙ、）の領域セル部に書き込む場合、ラインＹ
、に１５Ｖ、ラインＸ、にＯＶを印加する。この電圧の
方向は、符号１１で示すショットキーダ・イオードの順
方向であり、したがってショットキーダイオード１１に
直列に接続されているコンデンサ１２が絶縁破壊され、
これによって書き込みが完了する。Y indicates each. In FIG. 2(a), for example, when writing to the area cell part of (X,, Y,), line Y
, 15V is applied to line X, and OV is applied to line X. The direction of this voltage is the forward direction of the Schottky diode indicated by reference numeral 11, so that the capacitor 12 connected in series with the Schottky diode 11 is dielectrically broken down.
This completes writing.
また読吊し動作は、第２図（ｂ）に示すように。The reading and hanging operation is as shown in FIG. 2(b).
ラインＸＩ Ｘｍ、Ｘ、ｓおよびライン）・′Ｙ、、Ｙ
、間に順次に所定の電圧（コンデン勺１２を絶縁破壊し
ない値）を印加することによって行われる。たとえば、
ラインＸ、、Ｘ２．Ｘ、の方向にＯＶ、ラインＹ ＋
、 Ｙオ、Ｙｓ力方向５■の電圧を順次に印加する。（
Ｘｘ 、 Ｙｔ ）の領域セル部ではコンデンサ１２が
絶縁破壊されているので、このラインに電圧が印加され
たときにはラインＸ８に出力電圧が現れ、これによって
読出しが行われる。Line XI Xm, X, s and line)・'Y,,Y
, by sequentially applying a predetermined voltage (a value that does not cause dielectric breakdown of the capacitor 12). for example,
Lines X,,X2. OV in the direction of X, line Y +
, Yo, Ys voltages in the force direction 5 are applied sequentially. (
Since the capacitor 12 has dielectric breakdown in the area cell portion (Xx, Yt), when a voltage is applied to this line, an output voltage appears on the line X8, and reading is thereby performed.
この実施例では、Ｙ方向配線を形成するｎ゛拡散層４上
に高融点金属層５が設けられているために、配線抵抗が
低減し、書き込みおよび読出しの高速化が実現される。In this embodiment, since the refractory metal layer 5 is provided on the n' diffusion layer 4 forming the Y-direction wiring, the wiring resistance is reduced and writing and reading speeds are increased.
たとえばＦ、記の実施例で・は、１ビット当りで容量は
５ｆＦ・、抵抗は】Ω程度であり、したがって４メガビ
ツトのブロックでもその伝搬遅延は２０ｎｓｅｃに過ぎ
ず、非常に良好な特牲を有する。For example, in the embodiment described above, the capacitance per bit is 5 fF and the resistance is about Ω, so even in a 4 megabit block, the propagation delay is only 20 nsec, and it has very good characteristics. have
第３〜５図は、それぞれ本発明の他の実施例による半導
体装置を示すもので、第１図（ｂ）と同様のＸ方向に沿
った断面図である。第３図に示した実施例の半導体装置
において、３０１はたとえばＩ）型の半導体基板、３０
２は基板３０１とは異なる導電性を有する、Ｙ方向に延
びる拡散層、３０３．３０４はＳｌ Ｏｚ等からなる絶
縁層である。また３０６右よび３０８ハ１に極で、誘電
体３０７としての５ｉ０２等の絶縁層を挟んで対向して
コンデンサを構成する。誘電体３０７は、たとえばＷ極
３０６の−・部を熱駿化することによって得られる。こ
の際酸化される材料３０６は、Ｓｉ、Ｔａ等が使用可能
であり、前記誘電体３０７ Ｃｉ、Ｓｊ、Ｏｚ 、５ｉ
ＯＮ、５ｉａＮ４ 、Ｔａｘ Ｏｓ等が形成可能である
。3 to 5 show semiconductor devices according to other embodiments of the present invention, and are cross-sectional views along the X direction similar to FIG. 1(b). In the semiconductor device of the embodiment shown in FIG. 3, 301 is, for example, an I type semiconductor substrate;
2 is a diffusion layer extending in the Y direction and has a conductivity different from that of the substrate 301, and 303 and 304 are insulating layers made of SlOz or the like. Further, the poles 306 right and 308 c1 are opposed to each other with an insulating layer such as 5i02 as the dielectric 307 sandwiched therebetween to constitute a capacitor. The dielectric material 307 is obtained, for example, by thermally heating the - part of the W pole 306. The material 306 to be oxidized at this time can be Si, Ta, etc., and the dielectric material 307 Ci, Sj, Oz, 5i
ON, 5iaN4, Tax Os, etc. can be formed.
３０９はＸ方向の第】の配線であり、また３１０は絶線
層３０３を貫通し、て一端で拡散層３０２に、他端゛ｅ
絶縁層３０４に接するように設けられたＡ１層で、これ
が）′方向の配線を形成する。また３１１は拡散層３０
２と電極３０Ｇとの間にショットギーバリアを形成する
ための金属層である。このショウｌ−Ｉｔ−バリアを構
成するための金属層とし５ては、Ｐｔ。309 is the ]th wiring in the X direction, and 310 penetrates the disconnected layer 303, and connects to the diffusion layer 302 at one end and the other end to the diffusion layer 302.
The A1 layer is provided so as to be in contact with the insulating layer 304, and this forms wiring in the )′ direction. In addition, 311 is the diffusion layer 30
This is a metal layer for forming a Schottky barrier between the electrode 2 and the electrode 30G. The metal layer 5 for constituting this Schol-It-barrier is Pt.
Ｗ、Ｍｏ、Ｎｉ、Ｔｉ、Ｍｎ、Ｔａ等が使用可能である
。W, Mo, Ni, Ti, Mn, Ta, etc. can be used.
（製造方法の説明）
次に本発明の実施例による半導体装置の製造７ｊ法につ
いて説明する。(Description of Manufacturing Method) Next, a method 7j for manufacturing a semiconductor device according to an embodiment of the present invention will be described.
（成模方法）
本発明に好適なＡ１またはＡ１を主成分とする金属の成
膜方法（Ａｌ−ＣＶＤ法）について以下に説明する。(Forming method) A method for forming a film of A1 or a metal containing A1 as a main component (Al-CVD method) suitable for the present invention will be described below.
この方法は、例えばアスペクト比が１以上の微細かつ深
い開孔（コンタクトホール、スルーホ・〜ル凹部）内へ
の金属材料の埋込に適した方法であり、また選択性に優
れたｈ沃である。 そしてこの方法により形成された金
属膜が、単結晶ＡＩが形成さｔｔるように極めて結晶性
に優れ、炭素等の含有もほとんどない。 同様に、この
金属は、０．７ないし、３．４ＩｉΩ・ｃｍの低い抵抗
率をもち、８５ないし、９５％の高い反射率を有し２．
１ｊＪｍ以」のヒロック密度が１ないり、 １００ｃｍ
−２程度の表面性の優れたものとなる。This method is suitable for embedding a metal material into fine and deep openings (contact holes, through-holes, etc.) with an aspect ratio of 1 or more, for example. be. The metal film formed by this method has extremely excellent crystallinity, like single-crystal AI, and contains almost no carbon or the like. Similarly, this metal has a low resistivity of 0.7 to 3.4 IiΩ·cm and a high reflectivity of 85 to 95%.2.
Hillock density of 1jJm or more is 1 or 100cm
-2 level of excellent surface properties.
また、シリコンとの界面におけるアロイスパイクの発生
確率に−）い１も、０．１５μｍの半導体接合の破壊確
率を取ってみればほぼ０に等しくなる。Furthermore, the probability of occurrence of an alloy spike at the interface with silicon -1 is approximately equal to 0 when taking the probability of breakdown of a 0.15 μm semiconductor junction.
この方法とは、アルキルアルミニウムハイドライドのガ
スと水素ガスとを用いて、電子供与性の基体状に表面反
応により堆積膜を形成するものである。特に、原料ガス
どしてモノメチルアルミ；−ウムハ・イドライド（ＭＭ
ＡＨ）またはジメチルアルミニウムハイドライド（ＤＭ
ＡＨ）を用い、反応ガスとしてＨ２ガスを用い、これら
の混合ガスの一トで基体表面を加熱すれば良質のＡ】膜
を堆積することができる。This method uses alkyl aluminum hydride gas and hydrogen gas to form a deposited film on an electron-donating substrate through a surface reaction. In particular, the raw material gas is monomethyl aluminum; - umha idride (MM
AH) or dimethylaluminum hydride (DM
A high-quality film can be deposited by using H2 gas as a reaction gas and heating the substrate surface with one of these mixed gases.
ここで、Ａ１選択堆積の際には、直接加熱または間接加
熱により基体の表面温度をアルキルアルミニウムハイド
ライドの分解温度以上、４５０”Ｃ未満に保持すること
が好まし５く、より好ましくは２６０℃以上４４０℃以
下がよい。Here, during A1 selective deposition, it is preferable to maintain the surface temperature of the substrate at a temperature above the decomposition temperature of the alkyl aluminum hydride and below 450"C by direct heating or indirect heating, and more preferably above 260"C. The temperature is preferably 440°C or lower.
基体をなるべく上記温度範囲に加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡ１膜を形
成することができる。例λば、Ａ］膜形成時の基体表面
温度をより好まし２い温度範囲である２６０’Ｃ〜４４
０”Ｃとしたとき、３０００人／分という抵抗加熱の場
合よりも高い堆積速度で良質な膜が得られるのである。Methods for heating the substrate to the above temperature range include direct heating and indirect heating, and in particular, if the substrate is maintained at the above temperature by direct heating, a high quality A1 film can be formed at a high deposition rate. For example, A] The substrate surface temperature during film formation is more preferably 260'C to 44°C.
When the temperature is 0''C, a high-quality film can be obtained at a deposition rate of 3,000 people/min, which is higher than in the case of resistance heating.
このような直接加熱（加熱手段からのエネルギー・が直
接基体に伝達されて基体自体を加熱する）の方法とし２
では、例えば、ハロゲンランプ、キセノンランプ等によ
るランプ加熱が挙げられる。また、間接加熱の方法とし
ては抵抗加熱があり、堆積膜を形成すべき基体を支持す
るためにの堆積膜形成用の空間に配設された基体支持部
材に設けられた発熱体などを用いて行うことができる。This method of direct heating (energy from the heating means is directly transmitted to the substrate to heat the substrate itself) is 2.
For example, lamp heating using a halogen lamp, a xenon lamp, etc. can be mentioned. In addition, there is resistance heating as a method of indirect heating, which uses a heating element provided on a substrate support member disposed in a space for forming a deposited film to support the substrate on which the deposited film is to be formed. It can be carried out.
この方法により電子供与性の表面部分と非電子供与性の
表向部分とが共存する基体にＣＶ ｉ）沫を適用すれば
電イー供与性の基体表面部分のみに良好な選択性のもと
にＡ１の単結晶が形成される。By this method, if CVi) droplets are applied to a substrate where electron-donating surface parts and non-electron-donating surface parts coexist, the droplets can be applied to only the electron-donating surface parts of the substrate with good selectivity. A single crystal of A1 is formed.
電子供与性の材料とは、基体中に自由電子が存在してい
るか、もしくは自由電子を意図的に生成させたもので、
基体表面上に付着した原料ガス分子どの電子授受により
化学反応が促進される表面を４−Ｕするｔｔ ｌ’４を
いう。例えば一般に金属やＮ′導体がこれに相当する。An electron-donating material is one in which free electrons exist in the substrate, or free electrons are intentionally generated.
ttl'4 refers to the surface where the chemical reaction is promoted by the exchange of electrons between raw material gas molecules attached to the surface of the substrate. For example, metals and N' conductors generally correspond to this.
また、金属もしくは半導体表面に薄い酸化膜が存在し２
ているものも基体と付着原料分子間で電子−授受により
化学反応が生じ得るため、本発明の電子供与性材料に自
まれる。In addition, there is a thin oxide film on the metal or semiconductor surface.
The electron-donating material of the present invention is also included in the electron-donating material of the present invention because a chemical reaction can occur between the substrate and the attached raw material molecules by electron transfer.
電子供与性材料の具体例どし、では、例えば、族元素と
し、てのＧａ、Ｉｎ、Ａ１等と■族元素としてのＰ、Ａ
ｓ、Ｎ等とを組み合わせてなる二元系もシ、＜は三元系
もしくはそれ以上の多元系の■−Ｖ族化合物牢導体、ま
たは単結晶シリコン、非晶質シリコンなどの半導体材料
、あるいは以下に示す金属、合金、シリサイド等であり
、例えばりングステン、モリブデ二／、タンタル、銅、
チタン、アルミニウム、チタンアルミニウム、チタンナ
イトライド、アルミニウムシリコン嗣、アルミニウムパ
ラジウム、タングステンシリサイド、チタンシリサイド
、アルミニウムシリサイド、モリブデンシリサイド、タ
ンタルシリサイド等が挙げられる。Specific examples of electron-donating materials include, for example, group elements such as Ga, In, A1, etc., and group Ⅰ elements such as P and A.
A binary system consisting of a combination of s, N, etc. is also used, and < is a ternary or more multi-component system ■-V group compound conductor, or a semiconductor material such as single crystal silicon or amorphous silicon, or Metals, alloys, silicides, etc. shown below, such as lingsten, molybdenum, tantalum, copper,
Examples include titanium, aluminum, titanium aluminum, titanium nitride, aluminum silicon silicide, aluminum palladium, tungsten silicide, titanium silicide, aluminum silicide, molybdenum silicide, tantalum silicide, and the like.
これに対して、Ａ１あるいはＡｌ−８ｉが選択的に堆積
しない表面を形成する材料、すなわち非電子供与性材料
とし、では、熱酸化、ＣＶＤ等により形成された酸化シ
リコン、ＢＳＧ％ＰＳＧ％ＢＰＳＧ等のガラスまたは酸
化膜、熱窒化膜や、プラズマＣＶＤ法、減圧ＣＶＤ法、
ＥＣＲ−ＣＶＤ法などにより形成されたシリコン窒化膜
が挙げられる。On the other hand, we use a material that forms a surface on which A1 or Al-8i is not selectively deposited, that is, a non-electron-donating material, such as silicon oxide formed by thermal oxidation, CVD, etc., BSG%PSG%BPSG, etc. glass or oxide film, thermal nitride film, plasma CVD method, low pressure CVD method,
A silicon nitride film formed by an ECR-CVD method or the like may be used.
このＡ １−ＣＶＤ法によれば、以下のようなＡ１を主
成分とする金属膜をも選択的に堆積でき、その膜質も優
れた特性を示すのである。According to this A1-CVD method, it is possible to selectively deposit a metal film containing A1 as a main component as shown below, and the film quality also exhibits excellent characteristics.
たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えて、
５ｊＨ４、Ｓｉ ２ Ｈａ 、 Ｓｉ ３ Ｈａ
、 Ｓｉ （ＣＨ，）、 ５ｉＣ１，、５ｉＨ
ｚ Ｃ１才 、５ｉＨＣ１，等のＳｉ原了を含むガス
、
Ｔｊ、Ｃ１ａ ＴｉＢｒａ、’丁 ｉ （
ＣＨｉ ） ａ 等のＴｉ原了を含むガス、
ビスアセチルアセトナ−）・銅Ｃｕ（Ｃ，Ｈ２Ｏ２）、
ビスジビバロイルメタナイｌ−銅Ｃ１１（Ｃ，、Ｈ，，
０２）、、ビスへギザフルオロアセチルアセトチート銅
Ｃ１ユ（ｃｓ ＨＦ８０２ ） ２等のＣｕ原子を含む
ガス、
を適宜組み合わせて導入し、て混合ガス雰囲気とし１て
、例えばＡｌ−５ｉ、Ａｌ−Ｔｉ、Ａｌ−ＣＸ】、Ａｌ
−５ｉ−Ｔｉ、Ａｌ、−３ｉ−Ｃｕ等の導電材料を選択
的に堆積さセで電極を形成してもよい。For example, in addition to alkyl aluminum hydride gas and hydrogen, 5jH4, Si 2 Ha, Si 3 Ha
, Si (CH,), 5iC1,, 5iH
Gases containing Si originals such as z C1, 5iHC1, etc., Tj, C1a TiBra, 'Ding i (
Gas containing Ti atoms such as CHi) a, bisacetylacetoner), copper Cu(C,H2O2),
bisdivivaloylmethanayl-copper C11 (C,,H,,
02) A gas containing Cu atoms, such as bisfluoroacetylacetochite copper C1 (cs HF802) 2, is introduced in an appropriate combination to create a mixed gas atmosphere, for example, Al-5i, Al-Ti , Al-CX], Al
Electrodes may be formed by selectively depositing a conductive material such as -5i-Ti, Al, -3i-Cu, or the like.
また、上記Ａ ｌ−ＣＶＤ法は、選択性に優れた成膜方
法であり、かつ堆積した膜の表面性が良好であるために
、次の堆積工程に非選択性の成膜方法を適用して、上述
の選択堆積したＡ１膜および絶縁膜としてのＳ ｉ ０
２等の上にもＡ１またはＡ１を主成分とする金属膜を形
成することにより、半導体装置の配線どし、でひＬ用件
の高い好適な金屑膜を得ることができる。In addition, since the Al-CVD method described above is a film forming method with excellent selectivity and the surface properties of the deposited film are good, a non-selective film forming method is applied to the next deposition process. Then, the selectively deposited A1 film and S i 0 as an insulating film described above
By forming A1 or a metal film containing A1 as a main component also on the metal layer 2, etc., it is possible to obtain a suitable gold scrap film with high requirements for wiring and wiring of semiconductor devices.
このような金属膜とは、具体的には以下のとおりである
。選択堆積したＡ１、Ａｌ−３ｉ、Ａ１−Ｔｉ、Ａｌ−
Ｃｕ、Ａｌ−３ｉ−Ｔｉ、Ａ１．−３１−Ｃｕと非選択
的に堆積したＡ１、Ａｌ−３ｉ、Ａｌ−Ｔｉ、 Ａ１−
Ｃｕ、Ａｌ−５ｉ −Ｔｉ、、Ａ１．−８ｉ−Ｃｕとの
組合せ等である。Specifically, such a metal film is as follows. Selectively deposited A1, Al-3i, A1-Ti, Al-
Cu, Al-3i-Ti, A1. -31-A1, Al-3i, Al-Ti, A1- deposited non-selectively with Cu
Cu, Al-5i-Ti, , A1. -8i-Cu, etc.
非選択堆積のための成膜方法とし７ては、１述したＡ
１．− ＣＶ Ｄ法以外のＣＶＤ法や、スパッタリング
法等がある。As a film forming method 7 for non-selective deposition, A described in 1.
1. - There are CVD methods other than CVD methods, sputtering methods, etc.
またＣＶＤ法やスパッタリング法により導電性の膜を形
成し、バターニングして所望の配線形状を有する下引層
を形成したのち、Ａｌ−ＣＶＤ法を用いて選択的にＡ１
やＡ１を主成分とする金属膜を該下引層上に堆積させて
配線を形成し２てもよい。In addition, a conductive film is formed by a CVD method or a sputtering method, and after patterning is performed to form an undercoat layer having a desired wiring shape, selectively using an Al-CVD method.
Alternatively, a metal film containing A1 as a main component may be deposited on the undercoat layer to form wiring.
さらには、Ａｌ−ＣＶＤ法を利用して絶縁膜上に形成す
ることもできる。そのためには、絶縁膜に表面改質工程
を施しで実質的に電子供与性の表面部分を形成すること
である。このときに所望の配線形状にビームによる描画
を行えば、選択堆積により描画された配線形状の電子供
与性部分にのみ堆積するので、バターニングなしで自己
整合的に配線を形成することが可能となる。Furthermore, it can also be formed on an insulating film using the Al-CVD method. To achieve this, it is necessary to subject the insulating film to a surface modification step to form a substantially electron-donating surface portion. At this time, if the desired wiring shape is drawn using a beam, selective deposition will deposit only on the electron-donating portions of the drawn wiring shape, making it possible to form wiring in a self-aligned manner without patterning. Become.
また第４図の例では、拡散層３０２の幅が拡大され、金
属層３１１を挟んで対向するように−・対のＡ１層３１
０が設けられている。さらに第５図の例では、第４図に
示した構成における金属Ｎ３１１に相当する幅の広い金
属層５０１が設けられ、一対のＡ１層３１０ｆ：ｉこの
金属層５０１に接している。この金属層５０１ζ；ｊ：
、Ａ１層３１１１１が拡散＠ ３０２に対してフンタク
トを形成する際にスパイク不良等が発生するのを防仕す
るとともに、Ａ１層３１０を補強することにより、さら
に配線の低抵抗化を実現するように働く。In the example shown in FIG. 4, the width of the diffusion layer 302 is expanded, and the pair of A1 layers 31 and 31 are opposite to each other with the metal layer 311 in between.
0 is set. Furthermore, in the example of FIG. 5, a wide metal layer 501 corresponding to the metal N311 in the configuration shown in FIG. 4 is provided, and a pair of A1 layers 310f:i are in contact with this metal layer 501. This metal layer 501ζ;j:
, to prevent spike defects from occurring when the A1 layer 31111 forms a contact with the diffusion @ 302, and to further reduce the resistance of the wiring by reinforcing the A1 layer 310. work.
第６図（ａ）〜（ｊ）は、第５図に示した半導体装置を
製造する′Ｌ稈の−・例を示すもので、第６図（ａ）は
丁１゛拡散層形成」工程、第６図（ｂ＞は金属層堆積１
稈、第６図（ｃ）は絶縁層形成」−稈、第６図（ｄ）は
累子形成領域形成丁稈、第ｆ′Ｎ図（（・）は多結晶シ
リコン膜形成］、程、第６図（ｆ）はバターニング工程
、第６図（ｇ）はエッヂング工程、第６図（ｈ）は多結
晶シリコン酸化工程、第６図（１）はＡ１堆積工程、第
７図（ｊ）は配線形成工程をそれぞれ示す。6(a) to 6(j) show an example of the ``L culm'' for manufacturing the semiconductor device shown in FIG. , FIG. 6 (b> is metal layer deposition 1
culm, FIG. 6(c) shows the formation of an insulating layer, FIG. FIG. 6(f) shows the buttering process, FIG. 6(g) shows the etching process, FIG. 6(h) shows the polycrystalline silicon oxidation process, FIG. 6(1) shows the A1 deposition process, and FIG. ) indicate the wiring formation process, respectively.
第６図（ａ）において、６０１は半導体基板、６０２は
その表面に設けられたＳ ｉ Ｏ２からなる絶縁１．６
０３は半導体基板とは異なる導電型を有する拡散層であ
る。絶縁層６０２は、半導体基板６０１の、一部を酸化
することによってあらかじ？形成され、その〜部はフォ
トリソグラフィ処理番、 て除去されている。この半
導体基板６０１の！１−＋Ｊｌａ ｙアに、イオン注入
法などによってＡｓ゛またはＰ。In FIG. 6(a), 601 is a semiconductor substrate, and 602 is an insulator 1.6 made of SiO2 provided on its surface.
03 is a diffusion layer having a conductivity type different from that of the semiconductor substrate. The insulating layer 602 is formed by partially oxidizing the semiconductor substrate 601. The ~ part is removed using a photolithography process. This semiconductor substrate 601! As゛ or P is applied to 1-+Jlay by ion implantation or the like.
を拡散させて拡散層６０３を形成する。ついでこの拡散
層６０３上にＷまたはｐｔの金属層６０４を形成する（
第６図（ｂ））。この際、Ｗは選択堆積によって下びき
とし、でもよい。つぎにその上にＳｉ０、層６０５を堆
積させて平坦かする（第６図（ｃ） ） 。is diffused to form a diffusion layer 603. Next, a W or PT metal layer 604 is formed on this diffusion layer 603 (
Figure 6(b)). At this time, W may be deposited by selective deposition. Next, a layer 605 of Si0 is deposited on top of it and made flat (FIG. 6(c)).
つぎに再びバターニングを施して素子形成領域を形成し
たのも（第６図（ｄ） ） 、全体に多結晶シリコンｆ
ｆｉ ６０６を堆積し、その表面部の１００オングスト
ローム程度の厚さだけ酸化して５ｉＯｓ層６０７を形成
し、さらにその上に多結晶シリコン［６０８を堆積させ
る（第５図（ｅ））。ついでこれらの堆積層６０６．６
０７．６０８をバターニングしく第６図（ｆ） ） 、
さらにこのバターニングされた領域の両側において、絶
縁層６０２をフッ酸等の化学剤によって除去して溝６０
９を設ける（第６図（ｇ））。この工程はフォトリソグ
ラフィ処理によって行ってもよく、またセルファライン
によって行うこともできる。Next, patterning was performed again to form the element formation region (Fig. 6(d)), which was made entirely of polycrystalline silicon f.
fi 606 is deposited and oxidized to a thickness of about 100 angstroms on its surface to form a 5iOs layer 607, and further polycrystalline silicon 608 is deposited thereon (FIG. 5(e)). Then these deposited layers 606.6
07.608 (Figure 6(f)),
Further, on both sides of this patterned area, the insulating layer 602 is removed using a chemical agent such as hydrofluoric acid to form grooves 602.
9 (Fig. 6(g)). This step may be performed by photolithography processing or by self-alignment.
その後、多結晶シリコン層６０６，６０８を酸化性雰囲
気中で酸化させることによってその表面に絶縁被膜６１
２．６１３を生成させ（第６図（ｈ） ） 、ついで子
連したＡ、 ］、 −ＣＶ Ｄ法等による選択堆積によ
って、満６０９内にＡ１層６１４を設ける（第６図（１
））、最後に全体に絶縁層６１５を設け、コンタクトホ
ールを形成し、配線材料層６１６を設け、所望の形状に
バターニングする（第６図（ｊ））。Thereafter, by oxidizing the polycrystalline silicon layers 606 and 608 in an oxidizing atmosphere, an insulating coating 61 is formed on the surfaces thereof.
2.613 is formed (FIG. 6(h)), and then an A1 layer 614 is formed within the full 609 by selective deposition using a -CVD method or the like (FIG. 6(1)).
)) Finally, an insulating layer 615 is provided over the entire structure, contact holes are formed, a wiring material layer 616 is provided, and patterning is performed into a desired shape (FIG. 6(j)).
具体的には、まずＡ１膜を形成すべき基体をロードロッ
ク室と呼ばれる気密室内に収容し、その内部に水素ガス
を導入する。一方、ロードロツタ室に隣接する反応室内
をＩ Ｘ １０−’Ｔｏｒｒ程度まで排気する。この反
応室内には、第１のガスラインを経て、水素ガスをキャ
リヤガスとしてジメチルアルミニウムハイドライド（Ａ
ｌ （ＣＨ，）。Specifically, first, the substrate on which the A1 film is to be formed is housed in an airtight chamber called a load-lock chamber, and hydrogen gas is introduced into the chamber. On the other hand, the reaction chamber adjacent to the load rotor chamber is evacuated to about I.times.10-'Torr. Inside this reaction chamber, dimethylaluminum hydride (A
l (CH,).
■（）（以下これをｒ ＤＭＡＩＩＪと記す）が、また
第２のガスラインを経て、反応ガスとしての水素ガスが
それぞれ供給される。ＤＭＡ）！および水素ガスは反応
室内で反応し、その反応ガスがロードロック室内の基体
に接触する。この基体は一般にランプによって、たとえ
ば２７０℃程度の温度まで加熱され、この状態で基体表
面にＡ１が堆積する。このＡ ｌ−ＣＶＤ法によると、
Ａ１は基体表面に存在する溝内に選択的に堆積し、良好
なＡ１堆積層が得られる。(2) (hereinafter referred to as rDMAIIJ) is supplied with hydrogen gas as a reaction gas through a second gas line. DMA)! and hydrogen gas react within the reaction chamber, and the reaction gas contacts the substrate within the load lock chamber. This substrate is generally heated by a lamp to a temperature of, for example, about 270° C., and in this state A1 is deposited on the surface of the substrate. According to this Al-CVD method,
A1 is selectively deposited within the grooves existing on the substrate surface, resulting in a good A1 deposited layer.
［発明の効果］
取手のように本発明によれば、半導体基板に形成された
複数の相互に平行に延びる異導電性層の各々に接するよ
うに金属層を設け、この金属層を配線とし、て外部回路
に接続した構造としたので、ＸおよびＹ方向の配線間に
おける電気抵抗が低減し、書き込み、読出し動作の高速
化を実現することができるという効果がある。[Effects of the Invention] According to the present invention, like a handle, a metal layer is provided so as to be in contact with each of a plurality of mutually extending different conductive layers formed on a semiconductor substrate, and this metal layer is used as a wiring, Since the structure is such that the wiring is connected to an external circuit, the electrical resistance between the wirings in the X and Y directions is reduced, and the writing and reading operations can be performed at high speed.
第１図（ａ）は本発明の一実施例による半導体装置を示
す部分平面図、第】図（ｂ）は第１図（ａ）のＡ−Ａ線
に沿った断面図、第】図（ｅ）は第１図（ａ）のＢ−Ｂ
線に沿った断面図、第２図（ａ）は第１図（ａ）の半導
体装置における書き込み動作時の等価回路図、第２図（
ｂ）は第１図（ａ）その読出し動作時の等価回路図、第
３図〜第５図はそれぞれ本発明の他の実施例による半導
体装置を示す第１図（ｂ）と同様の断面図、第６図（ａ
）〜（ｊ）は第５図の半導体装置を製造する工程を示す
説明図、第７図（ａ）は従来の半導体装置を示す部分平
面図、第７図ｆｂ）は第７区ｆａ）のＡ−Ａ線に沿った
断面図、第７図（ｅ） ｌｊ第′Ａ′図（ａ）のＢ −
Ｂ線に沿った断面図、第７図（（・）は第７し１（ａ）
の半導体装置の等価回路図である。
１は第１の配線、２は第２の配線、３，３０１は半導体
基板、４，３０２はｎ′″拡散層、シ〕、３１１は高融
点金属層、６，３０６は多結晶シリコン層、７ 、３０
７ ＋、：１′酸化膜、８，３０８は多結晶シリ°゛１
ン層、９，３０９は導体層、１０，３０３は給線層、：
３１０はＡ１層。
代、埋入 弁理士 山 下 積 平
系ダ１玉
７山
Ｉ］−二
ｆ４；゛
（方式）
％式％［１
７゜補正の内容
（１）明細書第１９頁３行の「第７図（Ｃ）」を「第７
図（ｄ）」に補正する。
１、事件の大小
特願平 ２−１７００６６弓
２、発明の名称
半 導 体 装 置
３、補１Ｆをする者
事件との関係 特許出願人
名 称 （１００）キャノン株式会社理人〒１０５
ｆｆｉ ０３ （４３１） １８３１住所 東京都港
区虎ノ門五１−目１３番１号虎ノ門４０森ビル４、代
平成 ２年 ９月２５［１FIG. 1(a) is a partial plan view showing a semiconductor device according to an embodiment of the present invention, FIG. 1(b) is a sectional view taken along line A-A in FIG. e) is B-B in Figure 1(a)
2(a) is a sectional view along the line, and FIG. 2(a) is an equivalent circuit diagram during a write operation in the semiconductor device of FIG. 1(a).
b) is an equivalent circuit diagram of FIG. 1(a) during the read operation, and FIGS. 3 to 5 are cross-sectional views similar to FIG. 1(b) showing semiconductor devices according to other embodiments of the present invention. , Figure 6 (a
) to (j) are explanatory diagrams showing the steps of manufacturing the semiconductor device in FIG. 5, FIG. 7(a) is a partial plan view showing a conventional semiconductor device, and FIG. Cross-sectional view along line A-A, Fig. 7(e)
Cross-sectional view along line B, Figure 7 ((・) indicates 7th line 1(a)
FIG. 2 is an equivalent circuit diagram of a semiconductor device of FIG. 1 is a first wiring, 2 is a second wiring, 3,301 is a semiconductor substrate, 4,302 is an n'' diffusion layer, 311 is a high melting point metal layer, 6,306 is a polycrystalline silicon layer, 7, 30
7 +, :1' oxide film, 8,308 is polycrystalline silicon °1
9,309 is a conductor layer, 10,303 is a feed layer:
310 is A1 layer. Embedded Patent Attorney Seki Yamashita Heikei Da 1 ball 7 mountains I] - 2 f 4; Figure (C)” to “7th
Figure (d)”. 1. Size of the case Patent application No. 2-170066 2. Title of the invention Semiconductor device 3. Relationship with the case of the person making the supplement 1F Patent applicant name (100) Canon Co., Ltd. Rijin 〒105
ffi 03 (431) 1831 Address 40 Mori Building 4, Toranomon 51-13-1, Toranomon, Minato-ku, Tokyo September 25, 1990 [1]
Claims (2)
置で形成された、前記半導体基板とは異なる導電性を有
する複数の異導電性層上に高融点金属層が形成され、前
記高融点金属層上に柱状構造で少なくとも半導体層と誘
電体層とが形成され、前記異導電性層と交差するように
相互に平行に配置された複数の第１の配線とを備え、前
記高融点金属層が外部回路に接続される第２の配線を構
成していることを特徴とする半導体装置。(1) A high melting point metal layer is formed on a semiconductor substrate and a plurality of different conductive layers having conductivity different from that of the semiconductor substrate, which are formed in parallel to each other on the semiconductor substrate, and the high melting point metal At least a semiconductor layer and a dielectric layer are formed in a columnar structure on the layer, and a plurality of first wirings are arranged in parallel to each other so as to intersect the different conductive layer, and the high melting point metal layer 1. A semiconductor device, comprising a second wiring connected to an external circuit.
記高融点金属層に直接または異導電性層を介して接続さ
れ、前記導体層が外部回路に接続される第２の配線を構
成している請求項１記載の半導体装置。(2) A conductor layer arranged along the high melting point metal layer is connected to the high melting point metal layer directly or via a different conductive layer, and the conductor layer is connected to an external circuit. 2. The semiconductor device according to claim 1, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170066A JPH0461272A (en) | 1990-06-29 | 1990-06-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2170066A JPH0461272A (en) | 1990-06-29 | 1990-06-29 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461272A true JPH0461272A (en) | 1992-02-27 |
Family
ID=15898002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2170066A Pending JPH0461272A (en) | 1990-06-29 | 1990-06-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461272A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258598A (en) * | 2007-03-14 | 2008-10-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-06-29 JP JP2170066A patent/JPH0461272A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008258598A (en) * | 2007-03-14 | 2008-10-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| US8981524B2 (en) | 2007-03-14 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a plurality of antifuse memory cells |
| US9356030B2 (en) | 2007-03-14 | 2016-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device having antifuse with semiconductor and insulating films as intermediate layer |
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