JPH0460475A - Lsi testing circuit - Google Patents
Lsi testing circuitInfo
- Publication number
- JPH0460475A JPH0460475A JP2170947A JP17094790A JPH0460475A JP H0460475 A JPH0460475 A JP H0460475A JP 2170947 A JP2170947 A JP 2170947A JP 17094790 A JP17094790 A JP 17094790A JP H0460475 A JPH0460475 A JP H0460475A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- block
- output
- lsi
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims description 19
- 238000000605 extraction Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LSIテスト回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an LSI test circuit.
近年、LSIはその高集積化にともない、LSI外部出
力ピンに対するLSI内部回路のゲート数の割合いが非
常に大きくなってきた。In recent years, as LSIs have become more highly integrated, the ratio of the number of gates in an LSI internal circuit to the LSI external output pins has become extremely large.
したがって、LSI内部回路はその故障をLSI外部出
力ピンでの観測によって発見することが非常に困難にな
ってきている。Therefore, it has become extremely difficult to discover failures in LSI internal circuits by observing the LSI external output pins.
LSI外部出力ピンでの観測が困難なLSI内部回路の
状態を観測する従来LSIテスト回路はLSI内部のフ
リップ・フロップがシフト・レジスタを構成するように
切り替えられるようにし、そのシフトアウト側のフリッ
プ・フロップの出力をLSI外部出力ピンに接続するこ
とで、LSI内部のフリップ・フロップの状態値を1本
のLSI外部出力ピンから観測する方式(スキャンパス
方式)がある。Conventional LSI test circuits that observe the state of LSI internal circuits that are difficult to observe using LSI external output pins are designed to switch flip-flops inside the LSI to form a shift register, and to switch the flip-flops on the shift-out side of the LSI to configure a shift register. There is a method (scanpath method) in which the state value of a flip-flop inside an LSI is observed from one LSI external output pin by connecting the output of the flop to an LSI external output pin.
上述した従来のLSIテスト回路はLSIの高集積化に
ともない、LSI外部出力ピンからLSI内部回路の状
態を観測することが困難になってきた。With the above-mentioned conventional LSI test circuit, as LSIs become highly integrated, it has become difficult to observe the state of the LSI internal circuits from the LSI external output pins.
本発明の目的は、LSI内部回路の状態をLSI外部出
力ピンから観測しやすくするためのLSIテスト回路を
提供することにある。An object of the present invention is to provide an LSI test circuit that makes it easier to observe the state of an LSI internal circuit from an LSI external output pin.
本発明のLSIテスト回路は、内部回路と、外部端子か
らの入力信号を前記内部回路へ供給するための入力バッ
ファ回路と、前記内部回路からの出力信号を外部端子へ
供給するための出力バッファ回路とを有するLSIにお
いて、内部回路の任意の点の引き出し信号群と、前記引
き出し信号群とLSI外部へ出力する信号群とを切り替
えて出力バッファ回路へ供給する選択回路とを有する。The LSI test circuit of the present invention includes an internal circuit, an input buffer circuit for supplying an input signal from an external terminal to the internal circuit, and an output buffer circuit for supplying an output signal from the internal circuit to the external terminal. The LSI includes a group of extraction signals at any point in an internal circuit, and a selection circuit that switches between the extraction signal group and a signal group output to the outside of the LSI and supplies the selected signal to an output buffer circuit.
本発明の別のLSIテスト回路は、内部回路と、外部端
子からの入力信号を前記内部回路へ供給するための入力
バッファ回路と、前記内部回路からの出力信号を外部端
子へ供給するための出力バッファ回路とを有するLSI
において、内部回路を複数に分割したブ°ロックと、入
力バッファ回路から前記各ブロックに分配される第1の
信号群と、前記各ブロックの入力側に設けられ前記第1
の信号群と内部回路間の第2の信号群とを切り替えて前
記各ブロックへ供給する第1の選択回路と、前記各ブロ
ックの出力信号群を入力し複数ブロックの内の特定の1
ブロックの出力信号群を切り替えて出力バッファ回路へ
供給する第2の選択回路とを有する。Another LSI test circuit of the present invention includes an internal circuit, an input buffer circuit for supplying an input signal from an external terminal to the internal circuit, and an output signal for supplying an output signal from the internal circuit to the external terminal. LSI with a buffer circuit
In the block, an internal circuit is divided into a plurality of blocks, a first signal group distributed from an input buffer circuit to each block, and a first signal group provided on the input side of each block.
a first selection circuit that switches between a group of signals and a second group of signals between internal circuits and supplies them to each of the blocks;
and a second selection circuit that switches the output signal group of the block and supplies it to the output buffer circuit.
更に本発明の別のLSIテスト回路は、内部回路と、外
部端子からの入力信号を前記内部回路へ供給するための
入力バッファ回路と、前記内部回路からの出力信号を外
部端子へ供給するための出力バッファ回路とを有するL
SIにおいて、内部回路を複数に分割したブロックと、
前記複数のブロックのうちの任意のブロックの入力信号
群および当該ブロックの出力信号群の2つの信号群を切
り替え、かつその出力信号群を当該ブロック以外のブロ
ックの入力に供給する選択回路とを有する。Furthermore, another LSI test circuit of the present invention includes an internal circuit, an input buffer circuit for supplying an input signal from an external terminal to the internal circuit, and an input buffer circuit for supplying an output signal from the internal circuit to the external terminal. L having an output buffer circuit
In SI, a block in which the internal circuit is divided into multiple parts,
and a selection circuit that switches between two signal groups: an input signal group of any block among the plurality of blocks and an output signal group of the block, and supplies the output signal group to the input of a block other than the block. .
次に本発明の実施例について図面を参照して詳細に説明
する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は本発明の第1の一実施例を示す。第1図を参照
すると、本実施例は外部からの信号を入力する入力バッ
ファ回路1と、出力端子へ信号を供給する出力バッファ
回路2と、複数のブロック31〜33に分割し得る内部
回路と、各ブロックを選択し得る選択回路4とから構成
される。FIG. 1 shows a first embodiment of the present invention. Referring to FIG. 1, this embodiment includes an input buffer circuit 1 that inputs signals from the outside, an output buffer circuit 2 that supplies signals to an output terminal, and an internal circuit that can be divided into a plurality of blocks 31 to 33. , and a selection circuit 4 capable of selecting each block.
LSI外部からの入力信号は、入力バッファ回路1に入
力され、そこからブロック31に入力される。ブロック
31の出力は、ブロック32および選択回路4の入力と
なる。ブロック32の出力は、ブロック33および選択
回路4の入力となる0選択回路4は、ブロック31の出
力信号とブロック32の出力信号とブロック33の出力
とを切り替えて出力バッファ回路2へ入力する。An input signal from outside the LSI is input to the input buffer circuit 1 and from there to the block 31. The output of block 31 becomes the input of block 32 and selection circuit 4. The output of the block 32 is input to the block 33 and the selection circuit 4. The 0 selection circuit 4 switches between the output signal of the block 31, the output signal of the block 32, and the output of the block 33 and inputs it to the output buffer circuit 2.
これにより、選択回路4を切り替えることによって、各
ブロックの出力信号の状態値をLSI外部出力ビンから
観測することができる。Thereby, by switching the selection circuit 4, the state value of the output signal of each block can be observed from the LSI external output bin.
さらに、ブロック間の信号だけでなく、内部回路の任意
の点から信号線を引き出し、選択回路4で切り替えて出
力する構成も本発明に含まれる。Furthermore, the present invention also includes a configuration in which not only signals between blocks but also signal lines are drawn out from arbitrary points in the internal circuit and are switched and outputted by the selection circuit 4.
第2図に本発明の第2の実施例を示す。第2図を参照す
ると、本実施例は外部からの信号を入力する入力バッフ
ァ回路lと、出力端子へ出力信号を供給する出力バッフ
ァ回路2、複数のブロック31〜33を並列に分割し得
る内部回路と、各ブロックに信号を供給する選択回路5
1〜53と、各ブロックからの信号を選択する選択回路
4とから構成される。FIG. 2 shows a second embodiment of the invention. Referring to FIG. 2, this embodiment consists of an input buffer circuit 1 that inputs signals from the outside, an output buffer circuit 2 that supplies output signals to output terminals, and an internal circuit that can divide a plurality of blocks 31 to 33 in parallel. circuit and a selection circuit 5 that supplies signals to each block
1 to 53, and a selection circuit 4 that selects signals from each block.
LSI外部からの入力信号は、入力バッファ回路1に入
力され、そこから選択回路1〜53に入力される。LS
Iテスト時、選択回路51〜53はそのLSI外部から
の入力信号を選択し、ブロック31〜33へ出力する。An input signal from outside the LSI is input to the input buffer circuit 1, and from there to the selection circuits 1-53. L.S.
During the I test, selection circuits 51-53 select input signals from outside the LSI and output them to blocks 31-33.
LSISステスト時の通常動作時には、他のブロックも
しくは入力バッファ回路1からの通常信号が選択され、
ブロック31〜33へ出力する。ブロック31〜33の
出力は、選択回路4に入力される。選択回路4は、ブロ
ック31の出力信号とブロック32の出力信号とブロッ
ク33の出力信号とを切り替えて出力バッファ回路2へ
入力する。During normal operation during LSIS testing, normal signals from other blocks or input buffer circuit 1 are selected,
Output to blocks 31-33. The outputs of blocks 31 to 33 are input to selection circuit 4. The selection circuit 4 switches the output signal of the block 31 , the output signal of the block 32 , and the output signal of the block 33 and inputs them to the output buffer circuit 2 .
これにより、ブロック毎にテストすることができ、LS
I外部出力ピン数に対するテストの対象となるLIS内
部回路のゲート数の比が減少し、LSIテストが容易に
なる。This allows you to test each block and LS
The ratio of the number of gates in the LIS internal circuit to be tested to the number of I external output pins is reduced, making LSI testing easier.
第3図は本発明の第3の実施例を示す。第3図を参照す
ると、本実施例は外部からの信号を入力する入力バッフ
ァ回路1と、出力端子へ信号を供給する出力バッファ回
路2と、複数のブロック31〜33に分割し得る内部回
路と、各ブロックに接続され、それぞれのブロックを選
択し得る選択回路51〜53とから構成される。FIG. 3 shows a third embodiment of the invention. Referring to FIG. 3, this embodiment includes an input buffer circuit 1 that inputs signals from the outside, an output buffer circuit 2 that supplies signals to an output terminal, and an internal circuit that can be divided into a plurality of blocks 31 to 33. , and selection circuits 51 to 53 connected to each block and capable of selecting each block.
LSI外部からの入力信号は、入力バッファ回路1に入
力され、そこからブロック31と選択回路51に入力さ
れる。ブロック31の出力は、選択回路51の入力とな
る。選択回路51は、ブロック31の出力信号とブロッ
ク31をバイパスした大力バッファ回路1からの信号と
を切り替えてブロック32と選択回路52へ入力する。An input signal from outside the LSI is input to the input buffer circuit 1, and from there to the block 31 and the selection circuit 51. The output of the block 31 becomes the input of the selection circuit 51. The selection circuit 51 switches between the output signal of the block 31 and the signal from the high power buffer circuit 1 bypassing the block 31 and inputs the signal to the block 32 and the selection circuit 52 .
ブロック32の出力は、選択回路52の入力となる。選
択回路52は、ブロック32の出力信号とブロック32
をバイパスした選択回路51からの信号とを切り替えて
ブロック33と選択回路53へ入力する。ブロック33
の出力は、選択回路53の入力となる0選択回路53は
、ブロック33の出力信号とブロック33をバイパスし
た選択回路52からの信号とを切り替えて出力バッファ
回路2へ入力する。The output of block 32 becomes the input of selection circuit 52. The selection circuit 52 selects the output signal of the block 32 and the output signal of the block 32.
The signal from the selection circuit 51 bypassed is switched and inputted to the block 33 and the selection circuit 53. block 33
The output of 0 is input to the selection circuit 53. The 0 selection circuit 53 switches between the output signal of the block 33 and the signal from the selection circuit 52 bypassing the block 33, and inputs the signal to the output buffer circuit 2.
これにより、選択回路51〜53を切り替えることによ
って、任意のブロックをバイパスすることができ、バイ
パスしないブロックについてのみのテストが可能となる
。すなわち、バイパスしないブロックについては、LS
I外部出力ビン数に対するテストの対象となるLSI内
部回路のゲート数の比が減少し、LSIテストが容易に
なる。Thereby, by switching the selection circuits 51 to 53, it is possible to bypass any block, and it is possible to test only the blocks that are not bypassed. That is, for blocks that do not bypass, LS
The ratio of the number of gates in the LSI internal circuit to be tested to the number of I external output bins is reduced, making LSI testing easier.
さらに、別の実施例としては任意のブロックについての
みバイパス回路の設ける構成を本発明に含まれる。この
場合、第3図の第3の実施例よりもハードウェアが削減
できるメリットがある。Furthermore, as another embodiment, a configuration in which a bypass circuit is provided only for an arbitrary block is included in the present invention. In this case, there is an advantage that the amount of hardware can be reduced compared to the third embodiment shown in FIG.
さらに、上に述べた3つの実施例は、内部回路を3つに
分割した場合について述べられているが、内部回路を任
意の個数のブロックに分割する構成も本発明に含まれる
。Further, although the three embodiments described above are described with respect to the case where the internal circuit is divided into three, the present invention also includes a configuration in which the internal circuit is divided into an arbitrary number of blocks.
以上説明したように本発明は、高集積LSIのテスト時
において内部回路を分割することによって、LSIテス
トの容易化を実現している効果がある。As described above, the present invention has the effect of facilitating LSI testing by dividing the internal circuitry during testing of highly integrated LSIs.
第1図は本発明の第1の実施例を示す図、第2図は本発
明の第2の実施例を示す図、第3図は本発明の第3の実
施例を示す図である。
1・・・入力バッファ回路、2・・・出力バッファ回路
、31〜33・・・内部回路ブロック、4.51〜53
・・・選択回路。FIG. 1 shows a first embodiment of the invention, FIG. 2 shows a second embodiment of the invention, and FIG. 3 shows a third embodiment of the invention. 1... Input buffer circuit, 2... Output buffer circuit, 31-33... Internal circuit block, 4.51-53
...Selection circuit.
Claims (1)
路へ供給するための入力バッファ回路と、前記内部回路
からの出力信号を外部端子へ供給するための出力バッフ
ァ回路とを有するLSIにおいて、内部回路の任意の点
の引き出し信号群と、前記引き出し信号群とLSI外部
へ出力する信号群とを切り替えて出力バッファ回路へ供
給する選択回路とを有することを特徴とするLSIテス
ト回路。 2、内部回路と、外部端子からの入力信号を前記内部回
路へ供給するための入力バッファ回路と、前記内部回路
からの出力信号を外部端子へ供給するための出力バッフ
ァ回路とを有するLSIにおいて、内部回路を複数に分
割したブロックと、入力バッファ回路から前記各ブロッ
クに分配される第1の信号群と、前記各ブロックの入力
側に設けられ前記第1の信号群と内部回路間の第2の信
号群とを切り替えて前記各ブロックへ供給する第1の選
択回路と、前記各ブロックの出力信号群を入力し複数ブ
ロックの内の特定の1ブロックの出力信号群を切り替え
て出力バッファ回路へ供給する第2の選択回路とを有す
ることを特徴とするLSIテスト回路。 3、内部回路と、外部端子からの入力信号を前記内部回
路へ供給するための入力バッファ回路と、前記内部回路
からの出力信号を外部端子へ供給するための出力バッフ
ァ回路とを有するLSIにおいて、内部回路を複数に分
割したブロックと、前記複数のブロックのうちの任意の
ブロックの入力信号群および当該ブロックの出力信号群
の2つの信号群を切り替え、その出力信号群を当該ブロ
ック以外のブロックの入力に供給する選択回路とを有す
ることを特徴とするLSIテスト回路。[Claims] 1. An internal circuit, an input buffer circuit for supplying an input signal from an external terminal to the internal circuit, and an output buffer circuit for supplying an output signal from the internal circuit to the external terminal. The LSI is characterized in that it has a group of extraction signals at any point in the internal circuit, and a selection circuit that switches between the extraction signal group and a signal group output to the outside of the LSI and supplies it to an output buffer circuit. LSI test circuit. 2. In an LSI having an internal circuit, an input buffer circuit for supplying an input signal from an external terminal to the internal circuit, and an output buffer circuit for supplying an output signal from the internal circuit to the external terminal, A block in which the internal circuit is divided into a plurality of blocks, a first signal group distributed from the input buffer circuit to each block, and a second signal group provided on the input side of each block between the first signal group and the internal circuit. a first selection circuit that switches between a signal group and supplies the signal group to each block; and a first selection circuit that receives the output signal group of each block and switches the output signal group of a specific block among the plurality of blocks to an output buffer circuit. 1. An LSI test circuit comprising: a second selection circuit that supplies a second selection circuit; 3. In an LSI having an internal circuit, an input buffer circuit for supplying an input signal from an external terminal to the internal circuit, and an output buffer circuit for supplying an output signal from the internal circuit to the external terminal, A block in which the internal circuit is divided into a plurality of blocks, an input signal group of an arbitrary block among the plurality of blocks, and an output signal group of the block are switched, and the output signal group is switched to a block other than the block. 1. An LSI test circuit comprising: a selection circuit for supplying input signals.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2170947A JPH0460475A (en) | 1990-06-28 | 1990-06-28 | Lsi testing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2170947A JPH0460475A (en) | 1990-06-28 | 1990-06-28 | Lsi testing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0460475A true JPH0460475A (en) | 1992-02-26 |
Family
ID=15914328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2170947A Pending JPH0460475A (en) | 1990-06-28 | 1990-06-28 | Lsi testing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0460475A (en) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60231187A (en) * | 1984-05-01 | 1985-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Construction of test facilitating circuit |
JPS62195169A (en) * | 1986-02-21 | 1987-08-27 | Nec Corp | Large scale integrated circuit |
JPS62239545A (en) * | 1986-04-11 | 1987-10-20 | Nec Corp | Scan path circuit built-in gate array master |
JPS6314247A (en) * | 1986-07-04 | 1988-01-21 | Nec Corp | Scan path control system |
JPH01217278A (en) * | 1988-02-26 | 1989-08-30 | Mitsubishi Electric Corp | Integrated circuit |
JPH01265174A (en) * | 1988-04-18 | 1989-10-23 | Matsushita Electric Ind Co Ltd | Inspecting method for scan path shift register and scan path shift register |
-
1990
- 1990-06-28 JP JP2170947A patent/JPH0460475A/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60231187A (en) * | 1984-05-01 | 1985-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Construction of test facilitating circuit |
JPS62195169A (en) * | 1986-02-21 | 1987-08-27 | Nec Corp | Large scale integrated circuit |
JPS62239545A (en) * | 1986-04-11 | 1987-10-20 | Nec Corp | Scan path circuit built-in gate array master |
JPS6314247A (en) * | 1986-07-04 | 1988-01-21 | Nec Corp | Scan path control system |
JPH01217278A (en) * | 1988-02-26 | 1989-08-30 | Mitsubishi Electric Corp | Integrated circuit |
JPH01265174A (en) * | 1988-04-18 | 1989-10-23 | Matsushita Electric Ind Co Ltd | Inspecting method for scan path shift register and scan path shift register |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1946131B1 (en) | Ic testing methods and apparatus | |
US5450415A (en) | Boundary scan cell circuit and boundary scan test circuit | |
EP1943533B1 (en) | Ic testing methods and apparatus | |
JPS63243890A (en) | Semiconductor integrated circuit device | |
US5077740A (en) | Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing | |
US5974578A (en) | Integrated circuit and test method therefor | |
JP2638281B2 (en) | Scan path circuit | |
JP2738351B2 (en) | Semiconductor integrated logic circuit | |
KR910000608B1 (en) | Semiconductor integrated circuit apparatus | |
JP3377097B2 (en) | System for classifying and testing sub-module circuits of an integrated circuit | |
JPH0460475A (en) | Lsi testing circuit | |
JPH07270494A (en) | Integrated circuit device | |
JPS60231187A (en) | Construction of test facilitating circuit | |
JP2003121497A (en) | Scan path circuit for logic circuit test and integrated circuit device provided with it | |
JPH01110274A (en) | Test circuit | |
KR100313202B1 (en) | Test circuit for macro | |
JP3193979B2 (en) | Integrated circuit and test method thereof | |
JPS59175133A (en) | Integrated logic circuit | |
JPH0915300A (en) | Boundary scan circuit | |
JPH09264926A (en) | Semiconductor integrated logic circuit | |
KR970006020B1 (en) | Test data output apparatus of boundary scan architecture | |
JP2001203322A (en) | Semiconductor integrated device | |
JPH0989993A (en) | Scanning circuit | |
KR100230411B1 (en) | Semicomductor device | |
JPS63255672A (en) | Test circuit for circuit block |