JPH0458608A - 入力加重形トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、映像信号や音声信号等のディジタル信号を
実時間でフィルタ演算処理する入力加重形トランスバー
サルフィルタに関する。

（従来の技術） 第６図は、従来の６タツプの入力加重形トランスバーサ
ルフィルタを示すものである。このトランスバーサルフ
ィルタにおいて、入力端子１には周期Ｔ毎にサンプリン
グされて標本化された標本化系列信号ＩＸ（１）ｌが供
給される。この標本化系列信号！Ｘ（１）ｌは６個の係
数器１０〜１５に供給される。これら係数器１０〜１４
では入力信号としての標本化系列信号１Ｘ（ｉ）ｌに対
して係数ＣＯ〜Ｃ４を乗算し、その結果をそれぞれ加算
器２０〜・２４に供給する。前記係数器１５は入力信号
に係数０５を乗算し、その出力を遅延時間Ｔを有する遅
延素子３４に供給する。

前記加算器２０〜２４は、遅延素子３０〜３４と交互に
なるよう直列接続されており、加算器２０の出力信号は
遅延素子４を介して出力端子２に出力される。前記遅延
素子３０〜３４および４はクロック信号ＣＫによって駆
動されている。

上記トランスバーサルフィルタの加算器２０から出力さ
れる系列信号（Ｙ（１）ｌはこ と表される。この系列信号＋Ｙ（１）ｌを遅延素子４で
Ｔ期間保持したものが、このトランスバーサルフィルタ
の最終的な出力信号となる。

第７図は、このトランスバーサルフィルタの実際のハー
ドウェア構成を示すものである。このトランスバーサル
フィルタは複数のタップ演算部４１によって構成されて
いる。

第８図は第７図に示すタップ演算部４１の構成を示すも
のである。同図において、パイプライン形乗算器４２と
加算器４３の相互間には、係数器としてのバイブライン
形乗算器４２の演算速度を考慮して、例えばシフトレジ
スタによって構成された遅延素子４４が設けられている
。このタップ演算部４１では、バイブライン形乗算器４
２において標本化系列信号ＩＸ（１）ｌと係数Ｃｉとが
乗算された結果を遅延素子４４でクロック信号ＣＫに同
期して保持し、加算器４３において、これに図示せぬ前
段のタップ演算部から出力された系列信号（Ｙ（１−１
）ｌを加算し、遅延素子４５によって所定時間遅延して
系列信号ＩＹ（１））を出力している。

第９図は′Ｗ４７図に示すトランスバーサルフィルタの
タイミングチャートを示すものであり、第１０図は第８
図に示すパイプライン形乗算器４２の一例を示すもので
ある。これは標本化系列信号ＩＸ（１）ｌが５ビツト、
係数ＣＩが５ビツトの場合を示している。

第１０図において、バイブライン形乗算器４２は、ハー
フアダー（ＨＡ）　、フルアダー（ＦＡ）によって構成
され、標本化系列信号ＩＸ（１）ｌと係数を乗算する乗
算部４２ａ、および複数のシフトレジスタによって構成
されたバイブライン用の遅延回路４２ｂ、この遅延回路
４２ｂを構成するシフトレジスタＲ２５〜Ｒ３２の出力
を加算するハーフアダーＨ１５、フルアダーＦ３７〜Ｆ
３９によって構成された加算器４２ｃによって構成され
ている。

（発明が解決しようとする課題） ところで、上記構成のタップ演算部４１は、パイプライ
ン形乗算器４２内に遅延回路４２ｂを有するとともに、
このパイプライン形乗算器４２の出力を遅延する遅延素
子４４を有している。したがって、この回路を集積回路
化した場合、遅延素子を構成するシフトレジスタの数が
多いため、チップの面積が大きくなり製造コストが高騰
するという問題を有している。

また、シフトレジスタの数が多いため、このトランスバ
ーサルフィルタを複数個カスケード接続した場合、シス
テム遅延量が増大し、これを回避するため、後段のトラ
ンスバーサルフィルタに無用なフルアダーを必要とする
ものであった。

この発明は、上記従来のトランスバーサルフィルタの課
題を解決するものであり、その目的とするところは、集
積回路化した場合チップ面積が小さく、しかも、システ
ム遅延量が少ない入力加重形トランスバーサルフィルタ
を提供しようとするものである。

〔発明の構成〕

（課題を解決するための手段） この発明は、上記課題を解決するため、所定周期毎に標
本化された標本化系列信号と係数とを乗算する複数のタ
ップ演算部を有する入力加重形トランスバーサルフィル
タにおいて、前記各タップ演算部は所定周期毎に標本化
された標本化系列信号と係数とを乗算する複数の乗算回
路と、これら乗算回路の乗算とともに、この乗算結果に
前段のタップ演算部から供給される系列信号を加算する
複数の加算回路と、これら加算回路の加算結果および乗
算回路の乗算結果をそれぞれ所定時間遅延する遅延回路
と、これら遅延回路の出力を加算し、出力系列信号を生
成する加算回路とを設けている。

（作　用） すなわち、この発明は、タップ演算部において、所定周
期毎に標本化された標本化系列信号と係数とを乗算する
とともに、この乗算結果に前段のタップ演算部から供給
されるデータ系列信号を加算している。したがって、タ
ップ演算部内の遅延回路の数を削減することができるた
め、集積回路化した場合においてチップの面積を縮小す
ることができ、しかも、システム遅延量を減少すること
ができるものである。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第３図は、タップ数が６、係数の時分割多重度が２の場
合のトランスバーサルフィルタを示すものである。入力
端子ＩＮ】には、周期Ｔ毎に標本化された標本化系列信
号ａ　−（Ｘ（１月が入力される。

この標本化系列信号ａはタップ演算部５０．５１．５２
にそれぞれ供給される。また、タップ演算部５０．５１
．５２にはセレクト信号Ｓが供給されたセレクタ５３．
５４．５５が接続されており、これらセレクタ５３〜５
５を介して係数Ｃ０１Ｃ１、あるいはＣ２、Ｃ３、さら
にはＣ４、Ｃ５が選択的に供給される。すなわち、セレ
クタ５３からは例えば周期Ｔの前半のＴ／２の時にＣＯ
が供給され、後半のＴ／２において０１が供給される。

セレクタ５４からは例えば周期Ｔの前半のＴ／２の時に
０２が供給され、後半のＴ／２においてＣ３が供給され
る。さらに、セレクタ５５からは例えば周期Ｔの前半の
Ｔ／２の時に０４が供給され、後半のＴ／２においてＣ
５が供給される。

また、タップ演算部５２には、入力端子ＩＮ２に入力さ
れる入力系列信号すがカスケードデータ入力部５６を介
して系列信号Ｃとして供給される。

このカスケードデータ入力部５６はＴ／２の遅延時間が
設定された遅延素子５６ａ、５６ｂによって構成されて
いる。タップ演算部５２は、標本化系列信号ａと係数Ｃ
４、Ｃ５を乗算するとともに、系列信号Ｃを加算し、図
示せぬ遅延素子によってＴ／２遅延した系列信号ｄを出
力する。この系列信号ｄは、遅延素子５７を構成し、Ｔ
／２の遅延時間が設定された遅延素子５７ａｓ　５７ｂ
。

５７ｃを介してタップ演算部５１に系列信号ｅとして供
給される。このタップ演算部５１は、標本化系列信号ａ
と係数Ｃ２、Ｃ３を乗算するとともに、系列信号ｅを加
算し、図示せぬ遅延素子によってＴ／２遅延した系列信
号ｆを出力する。この系列信号ｆは、遅延素子５８を構
成し、Ｔ／２の遅延時間が設定された遅延素子５８ａ、
５８ｂ１５８ｃを介してタップ演算部５０に系列信号ｇ
として供給される。このタップ演算部５０は、標本化系
列信号ａと係数Ｃ０１Ｃ１を乗算するとともに、系列信
号ｇを加算し、図示せぬ遅延素子によってＴ／２遅延し
た系列信号りを出力する。この系列信号りはカスケード
データ出力部５９を介して後段の図示せぬトランスバー
サルフィルタに供給される。カスケードデータ出力部５
９はＴ／２の遅延時間が設定された遅延素子５９ａ、こ
の遅延素子５９ａの前後の系列信号りを加算する加算器
５９ｂ１この加算器５９ｂの出力を１時間遅延する遅延
素子５９ｅによって構成されている。この遅延素子５９
ｅの出力端は出力端子０１に接続され、前記遅延素子５
９ａの出力は出力端子０２に接続されている。

前記タップ演算部５０〜５２、遅延素子５６ａ〜５９ａ
はクロック信号ＣＫ２に応じて動作され、前記遅延素子
５９ｅはクロック信号ＣＫＩに応じて動作される。

第４図は上記構成のトランスバーサルフィルタＴＦＩ〜
ＴＦｎをカスケード接続した状態を示すものである。ト
ランスバーサルフィルタＴＦＩ、ＴＦ２のように、後段
のトランスバーサルフィルタがある場合、出力端子０２
を後段のトランスバーサルフィルタの入力端子ＩＮ２に
接続し、トランスバーザルフィルタＴＦｎのように最終
段の場合、出力端子０１を使用する。

第１図は、前記タップ演算部の構成を示すものである。

タップ演算部５０〜５２は全て同一構成であるため、タ
ップ演算部５０についてその構成を説明する。

タップ演算部５０はフルアダー（Ｆ、Ａ、）アレイ５０
ａ１バイブライン・レジスタ５０ｂ１および加算器５０
ｃによって構成されている。フルアダー・アレイ５０ａ
は標本化系列信号１ｘ（１）ｌと係数Ｃｉを乗算すると
ともに、データ系列信号１ｙ（１−１）ｌを加算し、ク
ロック信号ＣＫ２に応じて、演算結果をバイブライン・
レジスタ５０ｂに転送し、このバイブライン・レジスタ
５０ｂの各出力を加算器５０ｃで加算し、この加算結果
をデータ系列信号ＩＰ（１）ｌとして出力する。

第２図は、前記タップ演算部５０の具体的な構成を示す
ものである。この場合、フルアダー・アレイ５０ａをキ
ャリー・セーブ・アダー（ＣＳ　Ａ）方式で構成し、ｘ
　（ｉ）をＸ、〜Ｘ、の５ビツト、ｃｉをＣ６〜Ｃ１の
５ビツト、ｙ　（ｉ−１）をＹ　＋ｏ−Ｖ　ｒの１０ビ
ツト、加算器５０ｃをリップル・キャリ一方式で構成し
、Ｐ　（ｉ）をＰＩＯ〜Ｐ、の１０ビツトとしている。

フルアダー・アレイ５０ａでは、ハーフアダーＨ１〜Ｈ
４、フルアダーＦ１〜Ｆ１６によって標本化系列信号１
ｘ（Ｉｌｌと係数Ｃｉが乗算されるとともに、ハーフア
ダーＨ１、フルアダーＦ１、Ｆ５、Ｆ９のサム等と系列
信号１ｙ（１−１月が／１−ファダーＨ５〜Ｈ９によっ
て加算される。〕〕１−ファダーＨ５〜Ｈおよびフルア
ダーＦ１３〜Ｆ１６のキャリーおよびサム、さらに、系
列信号’ｌｓｏは、クロック信号ＣＫ２に応じて、バイ
ブライン・レジスタ５０ｂを構成するレジスタＲ１〜Ｒ
１９に転送され、このレジスタＲ２〜Ｒ１９の各出力は
加算器５０Ｃを構成するノ１−ファダーＨＩＯおよびフ
ルアダーＦ１７〜Ｆ２４で加算される。レジスタＲ１、
およびフルアダーＦ１７〜Ｆ２４の加算結果は系列信号
ＩＰ（１）ｌとして出力される。

前記フルアダー・アレイ５０ａとしては、モディファイ
ド・アレイ方式等Ｃ３Ａ方式を変形したものでも構成で
きる。また、加算器５０ｃもキャリールックアヘッド方
式等によって構成することも可能である。

第５図は、上記トランスバーサルフィルタの動作を説明
するものである。

セレクタ５３〜５５のセレクト信号Ｓおよびクロック信
号ＣＫＩは周期Ｔであり、クロック信号ＣＫ２は周期Ｔ
／２である。入力系列信号ａは周期Ｔでサンプリングさ
れ、クロック信号ＣＫＩおよびＳに同期して、 Ｘ（１−３）、Ｘ（１−２）、Ｘ（１−１）、Ｘ（１）
、・・・で示すようにデータ内容が変化する。

これに対して、タップ演算部５０〜５２の内部には、バ
イブライン・レジスタが含まれているため、タップ演算
部５２の出力ｄは、 Ｃ４−Ｘ（１−３）、Ｃ５−Ｘ（１−３）、Ｃ４−Ｘ（
１−２）、Ｃ５−Ｘ（１−２）、Ｃ４−Ｘ（１−１）、
Ｃ５−Ｘ（１−１）、０４−　Ｘ（１）、Ｃ５拳Ｘ（１
）、・・・ のような周期Ｔ／２の系列の出力となる。ただし、入力
系列信号すとしては０を入力する。

また、タップ演算部５１の出力ｆは、 Ｃ２−Ｘ（１−８）＋　Ｃ４−Ｘ（１−５）、Ｃ３−Ｘ
（１−３）＋　Ｃ５−Ｘ（１−５）、Ｃ２−Ｘ（１−２
）＋　０４−　Ｘ（１−４）、Ｃ３−Ｘ（１−２）＋　
Ｃ５−Ｘ（１−４）、Ｃ２−Ｘ（１−１）＋　Ｃ４−Ｘ
（ｆ−３）、Ｃ３−Ｘ（１−１）＋　０５−　Ｘ（１−
３）、Ｃ２−Ｘ（１）＋　０４−　Ｘ（１−２）、Ｃ３
−Ｘ（１）＋　Ｃ５−Ｘ（１−２）、・・・さらに、タ
ップ演算部５ｏの出力ｈは、ＣＯ−ｘ（ｔ−ａ）＋　Ｃ
２−Ｘ（１−５）＋　０４−　Ｘ（１−７）、ＣＩ　−
ｘ（ｉ−ｓ）＋　ｃａ　−Ｘ（ｊ−５）＋　Ｃ５−Ｘ（
１−７）、ＣＯ−Ｘ（１−２）＋　Ｃ２−Ｘ（１−４）
＋　Ｃ４−Ｘ（ｆ−６）、Ｃ１−Ｘ（１−２）＋　Ｃ３
−Ｘ（１−４）＋　０５−　Ｘ（１−６）、ＣＯ−ｘｃ
ｔ−ｉ）＋　Ｃ２−Ｘ（１−３）＋　Ｃ４−Ｘ（１−５
）、Ｃ１−Ｘ（１−１）＋　　ＣＢ　−Ｘ（１−３）＋
　　Ｃ５−Ｘ（１−５）、Ｃｏ　−Ｘ（１）＋　Ｃ２−
Ｘ（１−２）＋　Ｃ４−Ｘ（１−４）。

Ｃ１−ｘ（ｔ）＋　ｃａ　−Ｘ（１−２）＋　０５−　
Ｘ（１−４）、・・・のような周期Ｔ／２の系列の出力
を得ることができる。このように、偶数タップ（係数Ｃ
Ｏ，Ｃ２、Ｃ４）の出力和ΣＥと、奇数タップ（係数ｃ
１、Ｃ３、Ｃ５）の出力和Σ０が交互に現れる。トータ
ルのタップ数を増加させるための出力端子０２からは、
タップ演算部５ｏの出力ｈが、遅延素子５９ａで遅延さ
れた系列信号が出力される。

また、トランスバーサルフィルタの最終出力端を構成す
る出力端子０１からは、カスケード・データ出力部５９
の加算器５９ｂで偶数タップの出力和ΣＥと奇数タップ
の出力和Σ０とを加算し、周期Ｔの間、遅延素子５９ｅ
によって加算結果を保持させることにより、所望の出力
系列信号［Ｙ（１））を得ることができる。

上記構成によれば、タップ演算部を構成するフルアダー
・アレイにおいて、標本化系列信号１ｘ（１）Ｉと係数
Ｃｉを乗算するとともに、データ系列信号１ｙ（１−１
）ｌを加算している。したがって、従来に比べてシフト
レジスタの数を削減することができるため、この回路を
集積回路化した場合、チップの面積を縮小することがで
き、製造コストの低廉化を図ることができる。

また、シフトレジスタの数が少ないため、このトランス
バーサルフィルタを複数個カスケード接続した場合にお
いても、システム遅延量の増大を回避することができ、
後段のトランスバーサルフィルタに無用なフルアダーを
追加することを避けることができる。

その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。

〔発明の効果〕

以上、詳述したようにこの発明によれば、集積回路化し
た場合チップ面積が小さく、しかも、システム遅延量が
少ない入力加重形トランスバーザルフィルタを提供でき
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すものであり、タップ
演算部を示す構成図、第２図はタップ演算部を具体的に
示す回路構成図、第３図は入力加重形トランスバーサル
フィルタを示す構成図、第４図は第３図に示す入力加重
形トランスバーザルフィルタをカスケード接続した状態
を示す構成図、第５図は第４図の動作を説明するために
示す図、第６図は従来のトランスバーサルフィルタを示
す構成図、第７図は第６図のハードウェア構成を示す図
、第８図は第７図のタップ演算部を示す構成図、第９図
は第８図に示すトランスバーサルフィルタの動作を説明
するために示す図、第１０図は第８図に示すバイブライ
ン形乗算器を示す回路構成図である。 ＴＦＩ、ＴＦ２、ＴＦ３・・・トランスバーサルフィル
タ、５０．５１．５２・・・タップ演算部、５０ａ・・
・フルアダー・アレイ、５０ｂ・・・バイブラインレジ
スタ、５０ｃ・・・加算器、ＩＸ（１））・・・標本化
系列信号、Ｃｉ・・・係数データ、１ｙ（１−１）ｌ・
・・データ系列信号。 出願人代理人　弁理士　鈴江武彦 第１図

Claims (1)

1. 【特許請求の範囲】 所定周期毎に標本化された標本化系列信号と係数とを乗
   算する複数のタップ演算部を有する入力加重形トランス
   バーサルフィルタにおいて、前記各タップ演算部は所定
   周期毎に標本化された標本化系列信号と係数とを乗算す
   る複数の乗算回路と、 これら乗算回路の乗算とともに、この乗算結果に前段の
   タップ演算部から供給される系列信号を加算する複数の
   加算回路と、 これら加算回路の加算結果および乗算回路の乗算結果を
   それぞれ所定時間遅延する遅延回路と、これら遅延回路
   の出力を加算し、出力系列信号を生成する加算回路と、 を具備したことを特徴とする入力加重形トランスバーサ
   ルフィルタ。