JPH0454403B2 - - Google Patents
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- JPH0454403B2 JPH0454403B2 JP57193457A JP19345782A JPH0454403B2 JP H0454403 B2 JPH0454403 B2 JP H0454403B2 JP 57193457 A JP57193457 A JP 57193457A JP 19345782 A JP19345782 A JP 19345782A JP H0454403 B2 JPH0454403 B2 JP H0454403B2
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- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、差動入力回路に関し、更に具体的に
は差動入力回路における入力回路、及びバイアス
回路に関し帰還回路により、入力端子に入力電流
と等しい電流を帰還することにより、入力電流を
減少させる入力バイアス電流相殺回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a differential input circuit, and more specifically relates to an input circuit and a bias circuit in a differential input circuit. The present invention relates to an input bias current cancellation circuit that reduces input current by feeding back an equal current.
従来の、入力電流帰還回路を第１図に示す。そ
の動作は、以下の通りである。電流源１の電流
を、とすると、入力npnトランジスタ２には、
電流が流れ、そのベースには／βN（但しβNは
トランジスタの電流利得）の電流が流れる。すな
わち、帰還回路を用いないときはこの電流を入力
端子より、引き込むことになる。しかし、npnト
ランジスタ４にも、電流が流れるため、pnpト
ランジスタ５には／βNが流れ、該トランジスタ
５とカレントミラー回路を構成するpnpトランジ
スタ６にも／βNが流れる。これがnpnトランジ
スタ２のベース電流に供給されるため、入力端子
３より、引き込む電流は打ち消される。この回路
の問題点は、帰還回路の、pnpトランジスタ５，
６を低電流域で用いていることである。すなわ
ち、一般に知られるように、バイポーラトランジ
スタを低電流域で用いると、トランジシヨン周波
数Tが劣化し、回路の周波数特性が悪くなり、か
つ電流利得が、小さくなり相対的に、カレントミ
ラー回路のベース電流分の、誤差の割合が増大し
電流比に誤差を生じる。すなわち、npnトランジ
スタ２のベース電流と、pnpトランジスタ６のコ
レクタ電流との間の誤差が発生しやすくなり、相
殺できなくなるということが挙げられる。
A conventional input current feedback circuit is shown in FIG. Its operation is as follows. If the current of current source 1 is, then input npn transistor 2 has:
A current flows through its base, and a current of /β N (where β N is the current gain of the transistor) flows through its base. That is, when the feedback circuit is not used, this current is drawn from the input terminal. However, since current also flows through the npn transistor 4, /β N flows through the pnp transistor 5, and /β N also flows through the pnp transistor 6, which forms a current mirror circuit with the transistor 5. Since this is supplied to the base current of the npn transistor 2, the current drawn from the input terminal 3 is canceled out. The problem with this circuit is that the PNP transistor 5 in the feedback circuit
6 is used in a low current range. In other words, as is generally known, when a bipolar transistor is used in a low current range, the transition frequency T deteriorates, the frequency characteristics of the circuit deteriorate, and the current gain decreases, making it relatively difficult to use the base of the current mirror circuit. The proportion of error in the current increases, causing an error in the current ratio. That is, an error between the base current of the npn transistor 2 and the collector current of the pnp transistor 6 tends to occur, and it becomes impossible to cancel them out.
そこで、本発明の目的は、このようにpnpトラ
ンジスタを、低電流域で用いることなく、入力電
流を相殺させ、かつ、周波数特性のよい、入力回
路を用いることにより、動作特性の安定した差動
入力回路を提供することにある。
Therefore, an object of the present invention is to cancel the input current without using the PNP transistor in the low current range, and to use an input circuit with good frequency characteristics to provide a differential amplifier with stable operating characteristics. The purpose is to provide an input circuit.
すなわち、本発明は、第１、第２のトランジス
タはそれぞれのベースに差動入力信号が供給され
エミツタが共通に第１の電流源を介して第１の定
電位に接続され、この第１、第２のトランジスタ
と同じ導電形の第３、第４のトランジスタはそれ
ぞれ第１、第２のトランジスタのコレクタと第２
の定電位との間に抵抗を介してカスケード接続さ
れ、前記第１、第３のトランジスタと逆の導電形
の第５、第６のトランジスタはそれぞれのベース
が前記第１、第３のトランジスタのベースに接続
されると共に前記第１の定電位と第２の定電位と
の間にカスケード接続され、前記第２、第４のト
ランジスタと逆の導電形の第７、第８のトランジ
スタのベースはそれぞれ前記第２、第４のトラン
ジスタのベースに接続されると共に前記第１の定
電位と第２の定電位との間にカスケード接続され
た差動入力回路において、
前記第６、第８の共通エミツタと前記第２の定
電位との間に第２の電流源が設けられ、その第２
の電流源の出力端にダイオードのアノードが接続
され、そのダイオードのカソードに第１、第２の
トランジスタの逆の導電形の第９のトランジスタ
のエミツタが接続されており、この第９のトラン
ジスタのベースは前記第１、第２のトランジスタ
の共通エミツタと接続され、コレクタは第１の定
電位に接続されていることを特徴とする差動入力
回路を提供するものである。
That is, in the present invention, a differential input signal is supplied to the bases of the first and second transistors, and their emitters are commonly connected to a first constant potential via a first current source. The third and fourth transistors, which have the same conductivity type as the second transistor, connect the collectors of the first and second transistors and the second transistor, respectively.
Fifth and sixth transistors are cascade-connected via a resistor to a constant potential of the transistors, and have conductivity types opposite to those of the first and third transistors, and their bases are connected to the constant potential of the first and third transistors. The bases of the seventh and eighth transistors are connected to the base and are cascade-connected between the first constant potential and the second constant potential, and have conductivity types opposite to those of the second and fourth transistors. In a differential input circuit connected to the bases of the second and fourth transistors, respectively, and cascade-connected between the first constant potential and the second constant potential, the sixth and eighth common A second current source is provided between the emitter and the second constant potential, and the second current source is provided between the emitter and the second constant potential.
The anode of a diode is connected to the output terminal of the current source, and the emitter of a ninth transistor having a conductivity type opposite to that of the first and second transistors is connected to the cathode of the diode. The present invention provides a differential input circuit characterized in that a base is connected to a common emitter of the first and second transistors, and a collector is connected to a first constant potential.
このような構成の差動入力回路によれば、差動
入力回路を構成する入力回路での入力電流の帰還
回路をトランジスタの特性を十分に発揮できる電
流域で用いることができるため、入力電流相殺の
精度および周波数特性を向上することが可能とな
り、差動入力回路として動作特性の安定した回路
となる。
According to the differential input circuit having such a configuration, the input current feedback circuit in the input circuit that constitutes the differential input circuit can be used in a current range where the characteristics of the transistor can be fully exhibited, so that the input current can be canceled. This makes it possible to improve the accuracy and frequency characteristics of the differential input circuit, resulting in a circuit with stable operating characteristics as a differential input circuit.
以下、本発明を図面を参照して詳細に説明す
る。第２図は、本発明の構成要件たる入力回路の
概念図を示すものである。図において、１１は
npnトランジスタであり、ベースが入力端子１５
に接続され、またエミツタが出力端子が１６に接
続されるとともに電流源１０を介して定電位VEE
１８に接続されている。このnpnトランジスタ１
１のコレクタと、定電位Vcc１７間にはnpnトラ
ンジスタ１１と同じ導電形の、即ち、npn型のト
ランジスタ１２がカスケード接続されている。す
なわち、トランジスタ１２のエミツタがトランジ
スタ１１のコレクタに、またコレクタが定電位
Vcc１７にそれぞれ接続されている。一方前記定
電位VEE１８とVcc１７との間には、npnトラン
ジスタ１１および１２と逆の導電形の、即ちpnp
型トランジスタ１３および１４がカスケード接続
されている。すなわち、トランジスタ１３のコレ
クタが定電位VEE１８に接続されエミツタがトラ
ンジスタ１４のコレクタに、またトランジスタ１
４のエミツタが定電位Vcc１７にそれぞれ接続さ
れている。またこれらpnpトランジスタ１３およ
び１４のベースは前記npnトランジスタ１１およ
び１２のベースにそれぞれ接続されている。
Hereinafter, the present invention will be explained in detail with reference to the drawings. FIG. 2 shows a conceptual diagram of an input circuit which is a component of the present invention. In the figure, 11 is
It is an npn transistor, and the base is the input terminal 15
The output terminal of the emitter is connected to 16, and the constant potential V EE is connected through the current source 10.
18. This npn transistor 1
A transistor 12 of the same conductivity type as the npn transistor 11, that is, an npn type transistor, is connected in cascade between the collector of the transistor 1 and the constant potential Vcc 17. That is, the emitter of transistor 12 is connected to the collector of transistor 11, and the collector is connected to a constant potential.
Each is connected to Vcc17. On the other hand, a conductivity type opposite to that of the npn transistors 11 and 12, that is, a pnp transistor, is connected between the constant potential V EE 18 and Vcc17.
type transistors 13 and 14 are connected in cascade. That is, the collector of transistor 13 is connected to constant potential V EE 18, the emitter is connected to the collector of transistor 14, and transistor 1
The four emitters are each connected to constant potential Vcc17. The bases of these pnp transistors 13 and 14 are connected to the bases of the npn transistors 11 and 12, respectively.
次に、この入力回路の動作を説明する。 Next, the operation of this input circuit will be explained.
電流源１０の電流をとすると、npnトランジ
スタ１１にはが流れ、そのベースには、／βN
が流れる。又、npnトランジスタ１２も同様とな
る。したがつて、pnpトランジスタ１４のコレク
タ電流は、（βp／βN）・となる（但し、βpは、
pnpトランジスタの電流利得）、さらに、pnpトラ
ンジスタ１３にも（βp／βN）・なる電流が流
れ、そのベース電流は、／βNとなり、トランジ
スタ１４，１１は逆極性であるところから、各々
のベース電流は相殺され、入力端子１５より込き
込む電流はない。しかし、実際には、npnトラン
ジスタ間、および、pnpトランジスタ間での不整
合による誤差は発生するが、pnpトランジスタと
npnトランジスタ間の不整合にはよらないため、
単一半導体基板化が容易である。ここで、pnpト
ランジスタは、高電流域で用いることができるた
め、周波数特性、電流利得、共に、トランジスタ
の性能を十分に発揮できる範囲で用いることがで
きる。尚この第２図の回路は第３図に示すように
第２図のpnpトランジスタ１３，１４をnpnトラ
ンジスタ２２，２３にまた、npnトランジスタ１
１，１２をpnpトランジスタ２０，２１に各々置
き換えてもよい。また、このような入力回路を用
いて、第４図に示すような本発明の差動入力回路
を構成する。この回路は、先に説明した第２図に
示した入力回路を相対向して接続するものを基本
構成とする。 Letting the current of the current source 10 be, a current flows through the npn transistor 11, and /β N
flows. The same applies to the npn transistor 12. Therefore, the collector current of the pnp transistor 14 is (β p /β N ) (where β p is
Furthermore, a current of (βp/β N ) flows through the pnp transistor 13, and its base current becomes /β N. Since the transistors 14 and 11 have opposite polarities, each The base currents are canceled out, and no current flows into the input terminal 15. However, in reality, errors occur due to mismatch between npn transistors and between pnp transistors, but
Because it does not depend on the mismatch between npn transistors,
It is easy to use a single semiconductor substrate. Here, since the pnp transistor can be used in a high current range, it can be used within a range where both frequency characteristics and current gain can fully exhibit the performance of the transistor. 2, the pnp transistors 13 and 14 in FIG. 2 are replaced with npn transistors 22 and 23, and the npn transistor 1 is replaced with
1 and 12 may be replaced with pnp transistors 20 and 21, respectively. Further, by using such an input circuit, a differential input circuit of the present invention as shown in FIG. 4 is constructed. This circuit has a basic configuration in which the input circuits shown in FIG. 2 described above are connected facing each other.
すなわち、トランジスタ１１はそれぞれnpnト
ランジスタであり、ベースが差動入力端子として
入力端子１５に接続され、またそれぞれのエミツ
タが電流源１０を介して定電位VEEに接続され
ている。このnpnトランジスタ１１のコレクタと
定電位Vccとの間には、npnトランジスタ１１と
同じ導電形のトランジスタ１２が抵抗を介してカ
スケード接続されており、このトランジスタ１２
のコレクタが出力端子１６に接続されている。す
なわち、トランジスタ１２のエミツタがトランジ
スタ１１のコレクタに、またトランジスタ１２の
コレクタが抵抗を介して定電位Vccにそれぞれ接
続されており、出力端子はその抵抗とトランジス
タ１２のコレクタとの間に接続されている。 That is, each of the transistors 11 is an npn transistor, and its base is connected to the input terminal 15 as a differential input terminal, and its emitter is connected to a constant potential VEE via a current source 10. A transistor 12 of the same conductivity type as the npn transistor 11 is cascade-connected between the collector of the npn transistor 11 and the constant potential Vcc via a resistor.
The collector of is connected to the output terminal 16. That is, the emitter of transistor 12 is connected to the collector of transistor 11, the collector of transistor 12 is connected to constant potential Vcc via a resistor, and the output terminal is connected between the resistor and the collector of transistor 12. There is.
一方前記定電位VEEとVccとの間には、npnト
ランジスタ１１及び１２と逆の導電形の、すなわ
ちpnp型のトランジスタ１３及び１４がカスケー
ド接続されている。すなわち、トランジスタ１３
のコレクタが定電位VEEに接続され、エミツタ
がトランジスタ１４のコレクタに接続され、また
トランジスタ１４のエミツタが電流源２１を介し
てVccにそれぞれ接続されている。またこれら
pnpトランジスタ１３及び１４のベースは前記
npnトランジスタ１１及び１２のベースにそれぞ
れ接続されている。 On the other hand, transistors 13 and 14 of the conductivity type opposite to the npn transistors 11 and 12, that is, pnp type transistors, are connected in cascade between the constant potential VEE and Vcc. That is, transistor 13
The collector of the transistor 14 is connected to the constant potential VEE, the emitter of the transistor 14 is connected to the collector of the transistor 14, and the emitter of the transistor 14 is connected to Vcc via the current source 21. Also these
The bases of the pnp transistors 13 and 14 are
It is connected to the bases of npn transistors 11 and 12, respectively.
前記電流源２１の出力端は、前述のようにトラ
ンジスタ１４のコレクタに接続されると共に、縦
続接続されたダイオード２３，２４を介して、ト
ランジスタ２２のエミツタに接続される。このト
ランジスタ２２はゲートをトランジスタ１１の共
通エミツタに接続され、コレクタを定電位VEE
に接続されている。 The output terminal of the current source 21 is connected to the collector of the transistor 14 as described above, and is also connected to the emitter of the transistor 22 via the cascaded diodes 23 and 24. This transistor 22 has its gate connected to the common emitter of transistor 11, and its collector connected to a constant potential VEE.
It is connected to the.
次にこの差動入力回路の動作を説明する。 Next, the operation of this differential input circuit will be explained.
先に第１図に示した回路で説明したものと同様
の動作により、トランジスタ１１〜１４に与える
バイアスは、入力端子１５より引き込む電流はな
い。そこでトランジスタ１１〜１４により構成さ
れる入力回路を対称配置して、差動入力段とする
ことにより、入力インピーダンスの高い差動入力
段を構成する。これによりバイアスを入力信号か
ら供給されることなく、入力信号により差動入力
段自体の動作特性が変動する恐れがなくなるの
で、安定した差動入力動作が得られる。 Due to the same operation as previously described with respect to the circuit shown in FIG. Therefore, by symmetrically arranging the input circuits constituted by the transistors 11 to 14 to form a differential input stage, a differential input stage with high input impedance is constructed. As a result, bias is not supplied from the input signal, and there is no possibility that the operating characteristics of the differential input stage itself will fluctuate due to the input signal, so that stable differential input operation can be obtained.
電流源２１はこれらのトランジスタのバイアス
を決めるものであるが、この電流源２１の電流値
は電流源１０から制御されることなく電流値を設
定することができる。これは電流源２１からの電
流がトランジスタ１４のコレクタに流れるほか、
ダイオード２３，２４に逃がすことができるから
である。これにより電流源１０の電流値に対し
て、電流源２１の電流値を厳密に設定する必要が
なくなるため、より設計の自由度の大きい回路を
構成できる。 The current source 21 determines the bias of these transistors, but the current value of this current source 21 can be set without being controlled by the current source 10. This is because the current from the current source 21 flows to the collector of the transistor 14, and
This is because it can be released to the diodes 23 and 24. This eliminates the need to strictly set the current value of the current source 21 with respect to the current value of the current source 10, so that a circuit with a greater degree of freedom in design can be configured.
第１図は従来の入力バイアス電流相殺回路を示
す図、第２図及び第３図は本発明の構成要件であ
る入力回路の概念図を示す図、第４図は本発明の
差動入力回路の構成を示す図である。
１，１０……電流源、２，４，１１，１２，２
２，２３……npnバイポーラトランジスタ、３，
１５……入力端子、５，６，１３，１４，２０，
２１……pnpバイポーラトランジスタ、７，１６
……出力端子、８，９，１７，１８……定電位。
FIG. 1 is a diagram showing a conventional input bias current cancellation circuit, FIGS. 2 and 3 are conceptual diagrams of an input circuit that is a component of the present invention, and FIG. 4 is a differential input circuit of the present invention. FIG. 1, 10... Current source, 2, 4, 11, 12, 2
2, 23...npn bipolar transistor, 3,
15...Input terminal, 5, 6, 13, 14, 20,
21...pnp bipolar transistor, 7,16
...Output terminal, 8, 9, 17, 18... Constant potential.
Claims (1)
スに差動入力信号が供給されエミツタが共通に第
１の電流源を介して第１の定電位に接続され、こ
の第１、第２のトランジスタと同じ導電形の第
３、第４のトランジスタはそれぞれ第１、第２の
トランジスタのコレクタと第２の定電位との間に
抵抗を介してカスケード接続され、前記第１、第
３のトランジスタと逆の導電形の第５、第６のト
ランジスタはそれぞれのベースが前記第１、第３
のトランジスタのベースに接続されると共に前記
第１の定電位と第２の定電位との間にカスケード
接続され、前記第２、第４のトランジスタと逆の
導電形の第７、第８のトランジスタのベースはそ
ろぞれ前記第２、第４のトランジスタのベースに
接続されると共に前記第１の定電位と第２の定電
位との間にカスケード接続された差動入力回路に
おいて、 前記第６、第８の共通エミツタと前記第２の定
電位との間に第２の電流源が設けられ、その第２
の電流源の出力端にダイオードのアノードが接続
され、そのダイオードのカソードに第１、第２の
トランジスタの逆の導電形の第９のトランジスタ
のエミツタが接続されており、この第９のトラン
ジスタのベースは前記第１、第２のトランジスタ
の共通エミツタと接続され、コレクタは第１の定
電位に接続されていることを特徴とする差動入力
回路。[Claims] 1. The first and second transistors have respective bases supplied with a differential input signal, and emitters commonly connected to a first constant potential via a first current source. , third and fourth transistors of the same conductivity type as the second transistor are cascade-connected via a resistor between the collectors of the first and second transistors and a second constant potential, respectively; The fifth and sixth transistors having conductivity types opposite to the third transistor have respective bases connected to the first and third transistors.
seventh and eighth transistors connected to the base of the transistor and cascade-connected between the first constant potential and the second constant potential, and having conductivity types opposite to those of the second and fourth transistors; In a differential input circuit, the bases of which are connected to the bases of the second and fourth transistors, respectively, and which are cascade-connected between the first constant potential and the second constant potential, , a second current source is provided between the eighth common emitter and the second constant potential;
The anode of a diode is connected to the output terminal of the current source, and the emitter of a ninth transistor having a conductivity type opposite to that of the first and second transistors is connected to the cathode of the diode. A differential input circuit characterized in that a base is connected to a common emitter of the first and second transistors, and a collector is connected to a first constant potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193457A JPS5983410A (en) | 1982-11-05 | 1982-11-05 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193457A JPS5983410A (en) | 1982-11-05 | 1982-11-05 | Input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983410A JPS5983410A (en) | 1984-05-14 |
| JPH0454403B2 true JPH0454403B2 (en) | 1992-08-31 |
Family
ID=16308315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193457A Granted JPS5983410A (en) | 1982-11-05 | 1982-11-05 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983410A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965267B2 (en) * | 2004-02-27 | 2005-11-15 | Analog Devices, Inc. | Bipolar differential input stage with input bias current cancellation circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200610A (en) * | 1982-05-18 | 1983-11-22 | Sony Corp | Buffer circuit |
-
1982
- 1982-11-05 JP JP57193457A patent/JPS5983410A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200610A (en) * | 1982-05-18 | 1983-11-22 | Sony Corp | Buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5983410A (en) | 1984-05-14 |
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