JPH0453084A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にダイナミック式ラ
ンダムアクセスメモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and particularly to a dynamic random access memory.
第３図は、ダイナミック式ランダムアクセスメモリの従
来例を示すブロック図であり、第４図はその動作を示す
タイミング図である。Ｘ系タイミング発生回路１は、外
部信号ＲＡＳＢを受けて制御信号Ｘ５ＴＢ、ＲＡ、ＳＥ
を出力する。Ｘアドレスレジスタ２は、外部アドレス信
号Ａ ｌ 、制御信号Ｘ５ＴＢが入力され、Ｘアドレス
信号Ｘｉを出力する。Ｘアドレスデコーダ３は、Ｘアド
レス信号Ｘｉと制御信号ＲＡとが入力され、ｎ本のワー
ド線Ｗ Ｌ ｎを出力する。メモリセルアレイ４は、ｎ
本のワード線が入力され、ｍ本のビット線対ＢＬｍ、Ｂ
ＬＢｍが出力される。センスアンプ回路５は、制御信号
ＳＥが入力され、ビット線対に接続されている。Ｙスイ
ッチ回路６は、ｍ本のビット線対ＢＬｙｎ、ＢＬＢｎｎ
と１ｍ本の選択信号Ｙ Ｓ Ｗ ｍが入力され、、ｌ１
０ｉｌに接続される。Ｙアドレスデコーダ７は、制御信
号ＲＥとＹアドレス信号Ｙｉとが入力され、選択信号Ｙ
Ｓ Ｗ ｙｎが出力すれる。Ｘアドレスレジスタ８は
、制御信号ＹＳＴＢと外部アドレス信号Ａｘとが入力さ
れ、Ｙアドレス信号Ｙｉが出力される。Ｘ系タイミング
発生回路９は、外部信号ＣＡＳＢ、ＷＥＢが入力され、
制御信号ＹＳＴＢ、ＲＥ、ＲＷＣが出力される６データ
アウトバツフア１０は、制御信号ＲＷＣとＩ １０ｖ１
信号とが入力され、外部にＤｏｕｔ信号を出力する。デ
ータインバッファ１１は、制御信号ＲＷＣと外部信号Ｄ
ＩＮとが入力され、Ｉ１０線信号が出力される。FIG. 3 is a block diagram showing a conventional example of a dynamic random access memory, and FIG. 4 is a timing diagram showing its operation. The X-system timing generation circuit 1 receives an external signal RASB and generates control signals X5TB, RA, SE.
Output. The X address register 2 receives an external address signal A l and a control signal X5TB, and outputs an X address signal Xi. The X address decoder 3 receives the X address signal Xi and the control signal RA, and outputs n word lines W L n. The memory cell array 4 has n
m word lines are input, m bit line pairs BLm, B
LBm is output. The sense amplifier circuit 5 receives the control signal SE and is connected to the bit line pair. The Y switch circuit 6 includes m bit line pairs BLyn and BLBnn.
and 1 m selection signals Y S W m are input, , l1
Connected to 0il. The Y address decoder 7 receives the control signal RE and the Y address signal Yi, and receives the selection signal Y.
S W yn is output. The X address register 8 receives a control signal YSTB and an external address signal Ax, and outputs a Y address signal Yi. The X-system timing generation circuit 9 receives external signals CASB and WEB,
The six data out buffer 10 to which control signals YSTB, RE, and RWC are output has control signals RWC and I 10v1.
signal is input, and outputs the Dout signal to the outside. The data in buffer 11 receives a control signal RWC and an external signal D.
IN is input, and the I10 line signal is output.
次に第４図のタイミング図も参照して説明する。Next, the explanation will be made with reference to the timing chart shown in FIG.
Ｔ１サイクルにおいて、外部信号ＲＡＳＢの立ち下がり
によって、Ｘ系タイミング発生回路２が一連の制御信号
Ｘ５ＴＢ、ＲＡ、ＳＥを順番に論理的ハイレベル（以降
“Ｈ”と記す、）とする。In the T1 cycle, the X-system timing generation circuit 2 sequentially sets a series of control signals X5TB, RA, and SE to a logical high level (hereinafter referred to as "H") in response to the fall of the external signal RASB.
Ｘアドレスレジスタ２では、制御信号Ｘ５ＴＢがＨ”に
なることにより、外部アドレスを取り込みＸアドレス信
号として出力する。Ｘアドレスデス信号Ｙｊとが入力さ
れ、選択信号Ｙ Ｓ Ｗ ｍが出力される。Ｘアドレス
レジスタ８は、制御信号ＹＳＴＢと外部アドレス信号Ａ
ｉとが入力され、Ｙアドレス信号Ｙｉが出力される。Ｘ
系タイミング発生回路９は、外部信号ＣＡＳＢ、ＷＥＢ
が入力され、制御信号ＹＳＴＢ、ＲＥ、ＲＷＣが出力さ
れる。データアウトバッファ１０は、制御信号ＲＷＣと
Ｉ１０線信号とが入力され、外部にＤｏｕｔ信号を出力
する。データインバッファ１１は、制御信号ＲＷＣと外
部信号ＤＩＮとが入力され、Ｉ １０１！信号が出力さ
れる。In the X address register 2, when the control signal X5TB becomes H'', it takes in an external address and outputs it as an X address signal.The X address death signal Yj is input, and the selection signal YSWm is output.X Address register 8 receives control signal YSTB and external address signal A.
i is input, and a Y address signal Yi is output. X
The system timing generation circuit 9 receives external signals CASB and WEB.
is input, and control signals YSTB, RE, and RWC are output. The data out buffer 10 receives the control signal RWC and the I10 line signal, and outputs the Dout signal to the outside. The data-in buffer 11 receives the control signal RWC and the external signal DIN, and receives I 101! A signal is output.
次に第４図のタイミング図も参照して説明する。Next, the explanation will be made with reference to the timing chart shown in FIG.
Ｔ１サイクルにおいて、外部信号ＲＡＳＨの立ち下がり
によって、Ｘ系タイミング発生回路２が一連の制御信号
Ｘ５ＴＢ、 ＲＡ、ＳＥを順番に論理的ハイレベル（以
降“Ｈ”と記す、）とする。In the T1 cycle, the X-system timing generation circuit 2 sequentially sets a series of control signals X5TB, RA, and SE to a logical high level (hereinafter referred to as "H") in response to the fall of the external signal RASH.
Ｘアドレスレジスタ２では、制御信号Ｘ５ＴＢが“Ｈ”
になることにより、外部アドレスを取り込みＸアドレス
信号として出力する。Ｘアドレスデコーダ３では、制御
信号ＲＡが“Ｈ”になることにより、Ｘアドレス信号を
デコードしてｎ本のワード線の内の一本をＨ”にする、
メモリセルアレイ４では、“Ｈ”になったワード線に接
続されているメモリセルの内容がビット線対に微小信号
となって現れる。センスアンプ回路５では、制御信号Ｓ
Ａが“Ｈ“になることによりビット線対の微小信号を増
幅するセンス動作を行う、又、制御信号ＳＡが“Ｈ″の
閘センスしたデータを保持する。外部信号ＣＡＳＢの立
ち下がりによって、Ｙ系タイミング発生回路１が一連の
制御信号ＹＳＴＢ、ＲＥ、ＲＷＣを順番に“Ｈ”とする
、Ｘアドレスレジスタ８では、制御信号ＹＳＴＢが“Ｈ
”になることによって外部アドレスを取り込み、Ｙ系ア
ドレス信号として出力する。Ｙアドレスデコーダ７では
、制御信号ＲＥが“Ｈ”になることによって、Ｙアドレ
ス信号をデコードしｍ本有る選択信号ＹＳＷの内の１本
をＨ″にする。Ｙスイッチ回路６では、“Ｈ”になった
選択信号ＹＳＷに対応したビット線対のデータがＩ１０
線に出力される。データアウトバッファ１０では、Ｓ復
信号ＲＷＣによりＩ １０＠のデータを外部に出力する
。外部信号ＲＡＳＢ、ＣＡＳＢの立ち上がりによって、
全ての制御信号は論理的ロウレベル（以降、“Ｌ”と記
す）となり、保持していたデータやアドレスは失われる
。つぎのＴ２サイクルも全く同じ動作が繰り返される。In the X address register 2, the control signal X5TB is “H”
By doing so, the external address is taken in and outputted as an X address signal. In the X address decoder 3, when the control signal RA becomes "H", the X address signal is decoded and one of the n word lines becomes "H".
In the memory cell array 4, the contents of the memory cells connected to the word line that has become "H" appear as minute signals on the bit line pair. In the sense amplifier circuit 5, the control signal S
When A becomes "H", a sensing operation is performed to amplify a minute signal on the bit line pair, and the control signal SA holds the sensed data of "H". When the external signal CASB falls, the Y-system timing generation circuit 1 sets a series of control signals YSTB, RE, and RWC to "H" in order. In the X address register 8, the control signal YSTB becomes "H".
”, the external address is taken in and output as a Y-system address signal. In the Y address decoder 7, when the control signal RE becomes “H”, the Y address signal is decoded and one of the m selection signals YSW is output. Set one of them to H''. In the Y switch circuit 6, the data on the bit line pair corresponding to the selection signal YSW that has become "H" is I10.
Output to line. The data out buffer 10 outputs the data of I10@ to the outside by the S recovery signal RWC. By the rise of external signals RASB and CASB,
All control signals become a logical low level (hereinafter referred to as "L"), and the held data and addresses are lost. Exactly the same operation is repeated in the next T2 cycle.
前述した従来の半導体記憶装置は、アクセスする度にア
ドレスのデコード、センス動作を必ず行う構成となって
いるので、アクセス時間、サイクル時間が長くなるとい
う欠点がある。The above-described conventional semiconductor memory device has a structure in which address decoding and sensing operations are always performed every time it is accessed, and therefore has the disadvantage that access time and cycle time are long.
本発明の目的は、前記欠点を解決し、アクセス時間、サ
イクル時間を短縮した半導体記憶装置を提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device that solves the above-mentioned drawbacks and shortens access time and cycle time.
本発明の半導体記憶装置の構成は、連続したメモリアク
セスサイクルのうち所定のリードサイクルの一つ前のア
クセスサイクルのＸアドレスを記憶するＸアドレスレジ
スタと、記憶した前記Ｘアドレスと前記リードサイクル
のＸアドレスとを比較するアドレス比較回路と、前記比
較回路でアドレスを比較した結果、一致した場合にのみ
センス動作を行わないように制御信号を発生するタイミ
ング発生回路と、１度センス動作を行った後戻のセンス
動作を行うまでセンスしたデータを保持するセンスアン
プとを備えたことを特徴とする。The structure of the semiconductor memory device of the present invention includes an an address comparison circuit that compares the address with the address, a timing generation circuit that generates a control signal so as not to perform the sensing operation only when the comparison circuit matches the address, and a timing generation circuit that generates a control signal so as not to perform the sensing operation once. The present invention is characterized by comprising a sense amplifier that holds sensed data until a return sensing operation is performed.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の半導体記憶装置のブロック
図である。FIG. 1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.
第１図において、本実施例は、第３図に示した従来例の
ブロック図にアドレス比較回路２０を追加し、比較結果
信号ＡＴＤを外部信号ＲＡＳＨの代わりに、Ｘ系タイミ
ング発生回路１に入力したものである。In FIG. 1, this embodiment adds an address comparison circuit 20 to the conventional block diagram shown in FIG. 3, and inputs the comparison result signal ATD to the X-system timing generation circuit 1 instead of the external signal RASH. This is what I did.
次に本実施例について、第２図も参照して説明する。Ｔ
Ｉプサイルにおいて、外部信号ＲＡＳＢの立ち下がりに
よってアドレス比較回路２０が、外部アドレスとＸアド
レスとを比較する。この時、外部アドレスとＸアドレス
とは異なっているので、信号ＡＴＤが“Ｈ”となる。Ｘ
系タイミング発生回路では、信号ＡＴＤが“Ｈ”になる
ことにより、一連の制御信号Ｘ、ＳＴＢ、ＲＡ、ＳＥを
一度“Ｌ”にしてから順番に“Ｉ（”にする、Ｘアドレ
スレジスタ２では、信号Ｘ５ＴＢが“Ｉ（”になること
により、外部アドレスを取り込みＸアドレス信号として
出力する。Ｘアドレスデコーダ３では、制御信号ＲＡが
“Ｈ”になることによりＸアドレスをデコードし、ｎ本
のワード線の内の一本を“Ｈ″′にする。メモリセルア
レイ４では、“Ｈ”になったワード線に接続されている
メモリセルの内容がビット線対に微小信号となって現れ
る。センスアンプ回路５では、制御信号ＳＥが“Ｈ”に
なることによりビット線対の微小信号を増幅するセンス
動作を行う、又、制御信号ＳＥが“Ｈ”の間センスした
データを保持する。外部信号ＣＡＳＢの立ち下がりによ
ってＸ系タイミング発生回路９が一連の制御信号ＹＳＴ
Ｂ、ＲＥ、ＲＷＣを順番に“Ｈ”とする、Ｘアドレスレ
ジスタ８では、制御信号ＹＳＴＢが“Ｈ”になることに
よって外部アドレスを取り込み、Ｙアドレス信号として
出力する。Ｙアドレスデコーダでは、制御信号ＲＥが“
Ｈ”になることによってＹアドレス信号をデコードしｍ
本有る選択信号ＹＳＷの内の１本を“Ｈ”にする、Ｙス
イッチ回路６では、“Ｈ”になった選択信号ＹＳＷに対
応したビット線対のデータがＩ １０線に出力される。Next, this embodiment will be described with reference to FIG. 2 as well. T
At I psi, the address comparison circuit 20 compares the external address and the X address at the falling edge of the external signal RASB. At this time, since the external address and the X address are different, the signal ATD becomes "H". X
In the system timing generation circuit, when the signal ATD becomes "H", a series of control signals X, STB, RA, SE are once "L" and then "I(") in order. , When the signal X5TB becomes "I(", the external address is taken in and outputted as an X address signal. In the X address decoder 3, when the control signal RA becomes "H", the X address is decoded and n One of the word lines is set to "H'''. In the memory cell array 4, the contents of the memory cells connected to the word line set to "H" appear as minute signals on the bit line pair. Sense The amplifier circuit 5 performs a sensing operation to amplify a small signal on the bit line pair when the control signal SE becomes "H", and holds sensed data while the control signal SE is "H".External signal The falling edge of CASB causes the X-system timing generation circuit 9 to generate a series of control signals YST.
The X address register 8, which sequentially sets B, RE, and RWC to "H", takes in an external address when the control signal YSTB becomes "H" and outputs it as a Y address signal. In the Y address decoder, the control signal RE is “
By going high, the Y address signal is decoded.
In the Y switch circuit 6, which sets one of the selection signals YSW to "H", the data on the bit line pair corresponding to the selection signal YSW which has become "H" is output to the I10 line.
データアウトバッファ１０では、制御信号ＲＷＣにより
■１０線のデータを外部にＤｏｕｔとして出力する。こ
の時、信号ＲＡＳＨの立ち下がりからＤＯｕｔが確定す
るまでの時間をｔＲＡｃｌで表す。The data out buffer 10 outputs the data on line 10 to the outside as Dout in response to the control signal RWC. At this time, the time from the fall of the signal RASH to the determination of DOut is expressed as tRAcl.
外部信号ＲＡＳＢ、ＣＡＳＢの立ち上がりによって、制
御信号ＳＥ、Ｘ５ＴＢ以外の制御信号は、“Ｌ”となる
が、制御信号ＳＥ、Ｘ５ＴＢが“Ｈ”なので、センスし
たデータとＸアドレスは保持し続ける。つぎのＴ２サイ
クルでは、外部信号ＲＡＳＢの立ち下がりによってアド
レス比較回路２０が、外部アドレスとＸアドレス信号と
を比較する。この時、外部アドレスとＸアドレスとは、
同じなので信号ＡＴＤは“Ｌ”のままである、Ｘ系タイ
ミング発生回路では、信号ＡＴＤが“Ｌ”のままである
ので制御信号Ｘ５ＴＢ、ＲＡ、ＳＥは変化しない、Ｘア
ドレスレジスタ２では、制御信号Ｘ５ＴＢが“Ｌ”のま
まであるので出力は“Ｌ”のままである、Ｘアドレスデ
コーダ３では、制御信号ＲＡが“Ｌ”のままであるので
出力は“Ｌ”のままである、メモリセルアレイ４では、
ワード線が“Ｌ“のままであるので出力は変化しない、
センスアンプ回路５では、制御信号ＳＥが“Ｈ”のまま
なのでセンスしたデータを保持する。外部信号ＣＡＳＢ
の立ち下がりによってＸ系タイミング発生回路９が一連
の制御信号ＹＳＴＢ、ＲＥ、ＲＷＣを順番に“Ｈ”とす
る、Ｘアドレスレジスタ８では、制御信号ＹＳＴＢが“
Ｈ″になることによって外部アドレスを取り込み、Ｙア
ドレス信号として出力する。Ｘアドレスレジスタ７では
、制御信号ＲＥが“Ｈ”になることによってＹアドレス
信号をデコードしｍ本有る選択信号ＹＳＷの内の１本を
“Ｈ”にする、Ｙスイッチ回路６では、“Ｈ”になった
選択信号ＹＳＷに対応したビット線対のデータをＩ１０
線に出力する。データアウトバッファ１０では、制御信
号ＲＷＣによりＩ１０線のデータを外部にＤｏｕｔとし
て出力する。この時、外部信号ＲＡＳＨの立ち下がりか
ら出力信号Ｄｏｕｔが確定するまでの時間ｔＲＡＣ２で
表す、外部信号ＲＡＳＢ、ＣＡＳＢの立ち上がりによっ
て、制御信号ＳＥ、Ｘ５ＴＢ以外の制御信号は、“Ｌ“
となるが、制御信号ＳＥ、Ｘ５ＴＢが“ト（”なのでセ
ンスしたデータやＸアドレスは保持し続ける。With the rise of the external signals RASB and CASB, the control signals other than the control signals SE and X5TB become "L", but since the control signals SE and X5TB are "H", the sensed data and the X address continue to be held. In the next T2 cycle, the address comparison circuit 20 compares the external address and the X address signal in response to the fall of the external signal RASB. At this time, the external address and the X address are
Since they are the same, the signal ATD remains "L".In the X-system timing generation circuit, the signal ATD remains "L", so the control signals X5TB, RA, and SE do not change.In the X address register 2, the control signals Since X5TB remains "L", the output remains "L". In the X address decoder 3, the control signal RA remains "L", so the output remains "L". In 4,
Since the word line remains “L”, the output does not change.
In the sense amplifier circuit 5, since the control signal SE remains "H", the sensed data is held. External signal CASB
The X-system timing generation circuit 9 sequentially sets a series of control signals YSTB, RE, and RWC to "H" in response to the falling edge of the signal.
When the control signal RE becomes "H", the external address is taken in and output as a Y address signal. In the X address register 7, when the control signal RE becomes "H", the Y address signal is decoded, and one of the m selection signals YSW is selected. In the Y switch circuit 6, which sets one line to "H", the data of the bit line pair corresponding to the selection signal YSW that has become "H" is transferred to I10.
Output to line. The data out buffer 10 outputs the data on the I10 line to the outside as Dout in response to the control signal RWC. At this time, the control signals other than the control signals SE and
However, since the control signals SE and X5TB are "t("), the sensed data and X address continue to be held.
以上説明したように、本発明は、前回リードした時にセ
ンスＬ５たデータをセンスアンプに保持することにより
、Ｘアドレスが同じならば２回目以降のリード動作は、
時間のかかるセンス動作を省略できるので、アクセス時
間、サイクル時間を短縮できる効果がある。As explained above, in the present invention, by holding the data sensed at the sense L5 during the previous read in the sense amplifier, if the X address is the same, the second and subsequent read operations
Since the time-consuming sensing operation can be omitted, access time and cycle time can be reduced.
第１図は本発明の一実施例の半導体記憶装置を示すブロ
ック図、第２図は第１２図の動作を示すタイミング図、
第３図は従来の半導体記憶装置を小すブロック図、第４
図は第３図の動作を示すタイミング図である。
１・・−Ｘ系タイミング発生回路、２・・−Ｘアドレス
レジスタ、３・・・Ｘアドレスデコーダ、４・・・メモ
リセルアレイ、５・・・センスアンプ回路、６・・・Ｙ
スイッチ回路、７・−・Ｙアドレスデコーダ、８・・・
Ｙアドレスレジスタ、９・・・Ｙ系タイミング発生回路
、１０・・・データアウトバッファ、１１・・・データ
インバヅファ、２０・・・アドレス比較回路、Ａｌ・−
・外部アドレス信号、Ｘｉ・−・Ｘアドレス信号、Ｘ５
ＴＢ・−Ｘアドレスストローブ信号、ＲＡ・−Ｘアドレ
スデコーダ活性化信号、ＳＥ・・−センスアンプ活性化
信号、Ｗ Ｌ ｎ、 −ワード線、ＢＬｒｎ、Ｆ３ＬＢ
ｍ−ビット線、Ｙｉ−・・Ｙアドレス信号、ＹＳＴＢ・
−Ｙアドレスストローブ信号、ＲＥ−・−Ｘアドレスデ
コーダ活性化信号、Ｙ Ｓ Ｗ ｍ・−Ｙスイッチ回路
選択信号、ＲＷＣ・・・リードライトコントロール信号
、ＡＴＤ・・−アドレス比較結果信号。FIG. 1 is a block diagram showing a semiconductor memory device according to an embodiment of the present invention, FIG. 2 is a timing diagram showing the operation of FIG. 12,
Figure 3 is a block diagram of a conventional semiconductor memory device;
The figure is a timing diagram showing the operation of FIG. 3. 1... -X system timing generation circuit, 2... -X address register, 3... X address decoder, 4... memory cell array, 5... sense amplifier circuit, 6... Y
Switch circuit, 7--Y address decoder, 8...
Y address register, 9...Y system timing generation circuit, 10...Data out buffer, 11...Data in buffer, 20...Address comparison circuit, Al.-
・External address signal, Xi・-・X address signal, X5
TB・−X address strobe signal, RA・−X address decoder activation signal, SE・・−Sense amplifier activation signal, W L n, −Word line, BLrn, F3LB
m-bit line, Yi-...Y address signal, YSTB...
-Y address strobe signal, RE-...-X address decoder activation signal, YSWm...-Y switch circuit selection signal, RWC... read/write control signal, ATD...-address comparison result signal.
Claims (1)
イクルの一つ前のアクセスサイクルのＸアドレスを記憶
するＸアドレスレジスタと、記憶した前記Ｘアドレスと
前記リードサイクルのＸアドレスとを比較するアドレス
比較回路と、前記比較回路でアドレスを比較した結果、
一致した場合にのみセンス動作を行わないように制御信
号を発生するタイミング発生回路と、１度センス動作を
行った後次のセンス動作を行うまでセンスしたデータを
保持するセンスアンプとを備えたことを特徴とする半導
体記憶装置。an X address register that stores an X address of an access cycle immediately before a predetermined read cycle among consecutive memory access cycles; an address comparison circuit that compares the stored X address with the X address of the read cycle; As a result of comparing the addresses in the comparison circuit,
Equipped with a timing generation circuit that generates a control signal so as not to perform a sensing operation only when there is a match, and a sense amplifier that holds sensed data after performing a sensing operation once until the next sensing operation is performed. A semiconductor memory device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161680A JPH0453084A (en) | 1990-06-20 | 1990-06-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161680A JPH0453084A (en) | 1990-06-20 | 1990-06-20 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453084A true JPH0453084A (en) | 1992-02-20 |
Family
ID=15739804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161680A Pending JPH0453084A (en) | 1990-06-20 | 1990-06-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453084A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182452A (en) * | 1991-12-27 | 1993-07-23 | Nec Corp | High speed dynamic random access memory device |
| JPH0757457A (en) * | 1993-08-18 | 1995-03-03 | Nec Corp | Memory device |
| KR100431107B1 (en) * | 1994-01-21 | 2004-05-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
-
1990
- 1990-06-20 JP JP2161680A patent/JPH0453084A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182452A (en) * | 1991-12-27 | 1993-07-23 | Nec Corp | High speed dynamic random access memory device |
| JPH0757457A (en) * | 1993-08-18 | 1995-03-03 | Nec Corp | Memory device |
| KR100431107B1 (en) * | 1994-01-21 | 2004-05-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
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