JPH0450730B2 - - Google Patents
Info
- Publication number
- JPH0450730B2 JPH0450730B2 JP57179354A JP17935482A JPH0450730B2 JP H0450730 B2 JPH0450730 B2 JP H0450730B2 JP 57179354 A JP57179354 A JP 57179354A JP 17935482 A JP17935482 A JP 17935482A JP H0450730 B2 JPH0450730 B2 JP H0450730B2
- Authority
- JP
- Japan
- Prior art keywords
- exposure method
- electron beam
- light exposure
- photomask
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 51
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000010894 electron beam technology Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/7045—Hybrid exposures, i.e. multiple exposures of the same area using different types of exposure apparatus, e.g. combining projection, proximity, direct write, interferometric, UV, x-ray or particle beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0277—Electrolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/54466—Located in a dummy or reference die
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/949—Energy beam treating radiation resist on semiconductor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に半
導体基板上への所定パターン形成方法に関するも
のである。
導体基板上への所定パターン形成方法に関するも
のである。
1つの半導体基板上に集積回路を形成するに
は、当該基板上に所定の回路パターンを順次形成
して行われる。この場合、フオトマスクを用いた
光露光法と電子ビームによる直接露光法とがあ
る。電子ビームによる直接露光法は、フオトマス
クが不要であつて直接半導体基板へ所定のマスタ
データに基づき電子ビームを走査して露光するも
のであるから、1ミクロンないしサブミクロンの
微細なパターンの形成が可能となり、特に研究開
発用としての少量の集積回路装置を製造する場合
等においては製造時間が短縮される利点がある。
は、当該基板上に所定の回路パターンを順次形成
して行われる。この場合、フオトマスクを用いた
光露光法と電子ビームによる直接露光法とがあ
る。電子ビームによる直接露光法は、フオトマス
クが不要であつて直接半導体基板へ所定のマスタ
データに基づき電子ビームを走査して露光するも
のであるから、1ミクロンないしサブミクロンの
微細なパターンの形成が可能となり、特に研究開
発用としての少量の集積回路装置を製造する場合
等においては製造時間が短縮される利点がある。
当該電子ビームによる直接露光法においては、
半導体基板上に予めエツチング等によつて位置決
め用のレジストレーシヨンマークを形成してお
き、各層の回路パターンの露光時に電子ビームで
当該マークを走査して位置決めを行つており、こ
の電子ビームによる位置合せはフオトマスクを用
いた光露光法に比し高精度となり、位置合せによ
るズレは1ミクロン以下とするこができる。
半導体基板上に予めエツチング等によつて位置決
め用のレジストレーシヨンマークを形成してお
き、各層の回路パターンの露光時に電子ビームで
当該マークを走査して位置決めを行つており、こ
の電子ビームによる位置合せはフオトマスクを用
いた光露光法に比し高精度となり、位置合せによ
るズレは1ミクロン以下とするこができる。
フオトマスクを用いた光露光法では、フオトマ
スク内に形成すべき回路パターンと共に多層合せ
用の位置決めマークすなわちターゲツトマークが
設けられており、このマークを用いてフオトマス
クのパターンを複数のマスクに亘つて半導体基板
上で合せるようになされる。かゝるフオトマスク
を用いる光露光法では、マスク製作に長時間を要
しまた微細パターンの形成は困難であり少くとも
2ミクロン程度が限度となつている。
スク内に形成すべき回路パターンと共に多層合せ
用の位置決めマークすなわちターゲツトマークが
設けられており、このマークを用いてフオトマス
クのパターンを複数のマスクに亘つて半導体基板
上で合せるようになされる。かゝるフオトマスク
を用いる光露光法では、マスク製作に長時間を要
しまた微細パターンの形成は困難であり少くとも
2ミクロン程度が限度となつている。
一方、電子ビーム直接露光法では、フオトマス
ク製作に要する時間が不要である利点があるが、
半導体基板上への回路パターン露光に長時間を要
する欠点がある。
ク製作に要する時間が不要である利点があるが、
半導体基板上への回路パターン露光に長時間を要
する欠点がある。
尚、両露光法の併用を可能とした提案が本願出
願人によりなされており、特願昭56−137445号明
細書に開示されている。
願人によりなされており、特願昭56−137445号明
細書に開示されている。
本発明の目的は電子ビームによる直接露光法と
光露光法とを併用し、フオトマスクの位置合せの
精度を高くし、かつ露光プロセス全体に要する時
間を短縮する半導体装置の製造方法を提供するこ
とである。
光露光法とを併用し、フオトマスクの位置合せの
精度を高くし、かつ露光プロセス全体に要する時
間を短縮する半導体装置の製造方法を提供するこ
とである。
本発明による半導体装置の製造方法は、電子ビ
ームによる直接露光法と光露光法とを併用して同
一半導体基板上に複数の回路パターンを形成し、
所定の回路網を前記半導体基板上に集積化する半
導体装置の製造方法であつて、前記直接露光法を
用いて第1層目の前記回路パターンを形成する際
に、同時に前記光露光法で用いられるフオトマス
ク用のターゲツトマークをも形成することを特徴
としている。
ームによる直接露光法と光露光法とを併用して同
一半導体基板上に複数の回路パターンを形成し、
所定の回路網を前記半導体基板上に集積化する半
導体装置の製造方法であつて、前記直接露光法を
用いて第1層目の前記回路パターンを形成する際
に、同時に前記光露光法で用いられるフオトマス
ク用のターゲツトマークをも形成することを特徴
としている。
電子ビーム直接露光法により第1層目パターン
を形成するので基本となる回路パターンが高精度
にて形成され、同時に精度の良いフオトマスク用
ターゲツトマークも形成されるので、第2層目以
降のパターン形成が電子ビーム直接露光法及び光
露光法の両者を併用、または光露光法のみを選択
して行う際、光露光法におけるフオトマスク合せ
精度が向上しパターン精度も良好となる。
を形成するので基本となる回路パターンが高精度
にて形成され、同時に精度の良いフオトマスク用
ターゲツトマークも形成されるので、第2層目以
降のパターン形成が電子ビーム直接露光法及び光
露光法の両者を併用、または光露光法のみを選択
して行う際、光露光法におけるフオトマスク合せ
精度が向上しパターン精度も良好となる。
以下に図面を用いて本発明を説明する。
第1図は電子ビーム直接露光法に使用する場合
のレジストレーシヨンマークの例を示す図であ
り、Aに示すように半導体ウエハ1の所定の4個
所に、Bで示す如きx,y方向に延びて互いに直
交する2本のラインによる「型を、複数個縦方向
に整列して設けたものであり、4組のレジストレ
ーシヨンマーク2a〜2dが示されている。これ
らマーク2a〜2dは、電子ビーム直接露光法に
より、Cで示す如き断面形状とされるもので、例
えばV溝状、凹溝状、凸形突起状、山形突起状の
種々の形状が用いられ得るが、上記例に限定され
ない。
のレジストレーシヨンマークの例を示す図であ
り、Aに示すように半導体ウエハ1の所定の4個
所に、Bで示す如きx,y方向に延びて互いに直
交する2本のラインによる「型を、複数個縦方向
に整列して設けたものであり、4組のレジストレ
ーシヨンマーク2a〜2dが示されている。これ
らマーク2a〜2dは、電子ビーム直接露光法に
より、Cで示す如き断面形状とされるもので、例
えばV溝状、凹溝状、凸形突起状、山形突起状の
種々の形状が用いられ得るが、上記例に限定され
ない。
かゝるレジストレーシヨンマーク2a〜2dが
予め形成されたウエハ1上に第1層目の回路パタ
ーンを形成するのであるが、この場合には微細加
工可能な電子ビーム直接露光法が当該レジストレ
ーシヨンマーク2a〜2dを検出して位置合せが
行われる。この時、同時にフオトマスク用位置合
せマークであるターゲツトマークをも形成してお
く。第2図にこの場合のウエハ1のパターニング
状態が示されており、4a,4bがターゲツトマ
ークである。尚、各チツプ内の回路パターンにつ
いては省略して示してある。
予め形成されたウエハ1上に第1層目の回路パタ
ーンを形成するのであるが、この場合には微細加
工可能な電子ビーム直接露光法が当該レジストレ
ーシヨンマーク2a〜2dを検出して位置合せが
行われる。この時、同時にフオトマスク用位置合
せマークであるターゲツトマークをも形成してお
く。第2図にこの場合のウエハ1のパターニング
状態が示されており、4a,4bがターゲツトマ
ークである。尚、各チツプ内の回路パターンにつ
いては省略して示してある。
この第1層パターンの形成後の第2層以降のパ
ターン形成では、電子ビーム直接露光法及び光露
光法の任意併用が可能となり、電子ビーム直接露
光法を用いる場合にはレジストレーシヨンマーク
2a〜2dをパターン合せに使用し、光露光法を
用いる場合にはターゲツトマーク4a,4bをマ
スク位置合せに使用することゝなる。
ターン形成では、電子ビーム直接露光法及び光露
光法の任意併用が可能となり、電子ビーム直接露
光法を用いる場合にはレジストレーシヨンマーク
2a〜2dをパターン合せに使用し、光露光法を
用いる場合にはターゲツトマーク4a,4bをマ
スク位置合せに使用することゝなる。
第3図は光露光(紫外線や遠紫外線等を含む)
の際に用いるフオトマスク3を示しており、光露
光の際の位置合せに必要なアライメント用ターゲ
ツトマーク4a′,4b′が、半導体基板1上に形成
されているマーク4a,4bと同位置同形にて形
成されている。尚、回路パターンは省略してい
る。
の際に用いるフオトマスク3を示しており、光露
光の際の位置合せに必要なアライメント用ターゲ
ツトマーク4a′,4b′が、半導体基板1上に形成
されているマーク4a,4bと同位置同形にて形
成されている。尚、回路パターンは省略してい
る。
従つて、第2層目以降の所望層のパターン形成
に光露光法を用いる場合には、第4図に示すよう
にフオトマスク3上のマーク4a′,4b′を半導体
ウエハ1上のマーク4a,4bに夫々位置合せす
ることにより行われるのである。
に光露光法を用いる場合には、第4図に示すよう
にフオトマスク3上のマーク4a′,4b′を半導体
ウエハ1上のマーク4a,4bに夫々位置合せす
ることにより行われるのである。
よつて、この後に必要とされる層のパターン形
成において電子ビームによる直接露光を行う場合
には、レジストレーシヨンマーク2a〜2dを用
いて露光すべきパターンデータをこのマークに合
せて位置合せがなされ、正確な微細パターンの形
成が可能となる。光露光をなす場合には、ターゲ
ツトマーク4a,4bを用いてマスク合せを行つ
てパターン形成が可能となることは勿論である。
成において電子ビームによる直接露光を行う場合
には、レジストレーシヨンマーク2a〜2dを用
いて露光すべきパターンデータをこのマークに合
せて位置合せがなされ、正確な微細パターンの形
成が可能となる。光露光をなす場合には、ターゲ
ツトマーク4a,4bを用いてマスク合せを行つ
てパターン形成が可能となることは勿論である。
このようにすることで、電子ビームによる直接
露光法と光露光法とを併用して同一半導体ウエハ
に回路パターンを形成する際、光露光法で用いら
れるターゲツトマークは、直接露光法により直接
露光法と同程度の高精度に形成される。故に、光
露光法を行う際、フオトマスクの半導体ウエハへ
の位置合せの精度を高くすることができる。ま
た、直接露光法を行うときに同時にターゲツトマ
ークを形成するので、露光プロセス全体に要する
時間を短縮することができる。
露光法と光露光法とを併用して同一半導体ウエハ
に回路パターンを形成する際、光露光法で用いら
れるターゲツトマークは、直接露光法により直接
露光法と同程度の高精度に形成される。故に、光
露光法を行う際、フオトマスクの半導体ウエハへ
の位置合せの精度を高くすることができる。ま
た、直接露光法を行うときに同時にターゲツトマ
ークを形成するので、露光プロセス全体に要する
時間を短縮することができる。
マスタースライス方式の場合には、第1層目を
除くアルミ配線前までのプロセスを光露光法によ
り行つておき、パターン変更の多いアルミ配線層
のみのパターンを電子ビーム露光法を用いること
により、露光に要する時間短縮が大巾となる。第
1層目パターンとフオトマスク用ターゲツトマー
クとは微細加工可能な電子ビーム露光により形成
するので、回路パターンの精度向上が可能とな
る。
除くアルミ配線前までのプロセスを光露光法によ
り行つておき、パターン変更の多いアルミ配線層
のみのパターンを電子ビーム露光法を用いること
により、露光に要する時間短縮が大巾となる。第
1層目パターンとフオトマスク用ターゲツトマー
クとは微細加工可能な電子ビーム露光により形成
するので、回路パターンの精度向上が可能とな
る。
叙上の如く、本発明によれば、電子ビームによ
る直接露光法と光露光法とを併用して同一半導体
基板上に回路パターンを形成する場合、光露光法
を行う際のフオトマスクと半導体基板との位置合
せの精度を向上させることができる。さらに、露
光プロセス全体に要する時間を短縮することがで
きる。
る直接露光法と光露光法とを併用して同一半導体
基板上に回路パターンを形成する場合、光露光法
を行う際のフオトマスクと半導体基板との位置合
せの精度を向上させることができる。さらに、露
光プロセス全体に要する時間を短縮することがで
きる。
第1図はウエハ上におけるレジストレーシヨン
マークの例を示す図、第2図乃至第4図は本発明
の製造方法の実施例を説明する図である。 主要部分の符号の説明、1……半導体ウエハ、
2……レジストレーシヨンマーク、3……フオト
マスク、4……ターゲツトマーク。
マークの例を示す図、第2図乃至第4図は本発明
の製造方法の実施例を説明する図である。 主要部分の符号の説明、1……半導体ウエハ、
2……レジストレーシヨンマーク、3……フオト
マスク、4……ターゲツトマーク。
Claims (1)
- 【特許請求の範囲】 1 電子ビームによる直接露光法と光露光法とを
併用して同一半導体基板上に複数の回路パターン
を形成し、所定の回路網を前記半導体基板上に集
積化する半導体装置の製造方法であつて、 前記直接露光法を用いて第1層目の前記回路パ
ターンを形成する際に、同時に前記光露光法で用
いられるフオトマスク用のターゲツトマークをも
形成することを特徴とする半導体装置の製造方
法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57179354A JPS5968928A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
US06/541,317 US4603473A (en) | 1982-10-13 | 1983-10-12 | Method of fabricating integrated semiconductor circuit |
DE19833337300 DE3337300A1 (de) | 1982-10-13 | 1983-10-13 | Verfahren zum herstellen integrierter halbleiterschaltkreise |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57179354A JPS5968928A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5968928A JPS5968928A (ja) | 1984-04-19 |
JPH0450730B2 true JPH0450730B2 (ja) | 1992-08-17 |
Family
ID=16064372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57179354A Granted JPS5968928A (ja) | 1982-10-13 | 1982-10-13 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4603473A (ja) |
JP (1) | JPS5968928A (ja) |
DE (1) | DE3337300A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3534609A1 (de) * | 1985-09-27 | 1987-04-02 | Siemens Ag | Verfahren zur automatisierten, unter verwendung von justiermarken erfolgender justierung mehrerer masken bei einem projektions-belichtungsverfahren |
US4812661A (en) * | 1986-08-20 | 1989-03-14 | Hewlett-Packard Company | Method and apparatus for hybrid I.C. lithography |
US5422491A (en) * | 1988-11-04 | 1995-06-06 | Fujitsu Limited | Mask and charged particle beam exposure method using the mask |
JP2702183B2 (ja) * | 1988-11-04 | 1998-01-21 | 富士通株式会社 | 半導体製造装置 |
US5217916A (en) * | 1989-10-03 | 1993-06-08 | Trw Inc. | Method of making an adaptive configurable gate array |
US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
JP2521085Y2 (ja) * | 1990-05-25 | 1996-12-25 | 株式会社フジクラ | 管路内通線装置 |
US5698893A (en) * | 1995-01-03 | 1997-12-16 | Motorola, Inc. | Static-random-access memory cell with trench transistor and enhanced stability |
US5916733A (en) * | 1995-12-11 | 1999-06-29 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device |
US6008060A (en) * | 1998-04-14 | 1999-12-28 | Etec Systems, Inc. | Detecting registration marks with a low energy electron beam |
US7189777B2 (en) * | 2003-06-09 | 2007-03-13 | Eastman Chemical Company | Compositions and method for improving reheat rate of PET using activated carbon |
FR2966974A1 (fr) * | 2010-10-28 | 2012-05-04 | St Microelectronics Sa | Procede de lithographie d'une plaquette semiconductrice |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49100972A (ja) * | 1972-07-17 | 1974-09-24 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3742229A (en) * | 1972-06-29 | 1973-06-26 | Massachusetts Inst Technology | Soft x-ray mask alignment system |
FR39852E (fr) * | 1972-06-30 | 1932-03-24 | Ig Farbenindustrie Ag | Procédé de production de colorants solides pour cuve |
US3875414A (en) * | 1973-08-20 | 1975-04-01 | Secr Defence Brit | Methods suitable for use in or in connection with the production of microelectronic devices |
JPS51111076A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Exposure device |
JPS566438A (en) * | 1979-06-27 | 1981-01-23 | Fujitsu Ltd | Electron beam exposure |
JPS5621321A (en) * | 1979-07-27 | 1981-02-27 | Fujitsu Ltd | Automatically setting method of focus and exposure coefficient of electron beam exposure apparatus |
US4310743A (en) * | 1979-09-24 | 1982-01-12 | Hughes Aircraft Company | Ion beam lithography process and apparatus using step-and-repeat exposure |
DE2939044A1 (de) * | 1979-09-27 | 1981-04-09 | Ibm Deutschland Gmbh, 7000 Stuttgart | Einrichtung fuer elektronenstrahllithographie |
EP0037708B1 (en) * | 1980-04-02 | 1986-07-30 | Hitachi, Ltd. | Method of forming patterns |
JPS5839015A (ja) * | 1981-09-01 | 1983-03-07 | Pioneer Electronic Corp | 半導体装置の製造方法 |
US4442361A (en) * | 1982-09-30 | 1984-04-10 | Storage Technology Partners (Through Stc Computer Research Corporation) | System and method for calibrating electron beam systems |
-
1982
- 1982-10-13 JP JP57179354A patent/JPS5968928A/ja active Granted
-
1983
- 1983-10-12 US US06/541,317 patent/US4603473A/en not_active Expired - Lifetime
- 1983-10-13 DE DE19833337300 patent/DE3337300A1/de not_active Ceased
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49100972A (ja) * | 1972-07-17 | 1974-09-24 |
Also Published As
Publication number | Publication date |
---|---|
US4603473A (en) | 1986-08-05 |
DE3337300A1 (de) | 1984-04-19 |
JPS5968928A (ja) | 1984-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7241541B2 (en) | Method of the adjustable matching map system in lithography | |
EP0061536B1 (en) | Method of manufacturing a semiconductor device having improved alignment marks and alignment marks for said method | |
US8143731B2 (en) | Integrated alignment and overlay mark | |
JPH0450730B2 (ja) | ||
US4397543A (en) | Mask for imaging a pattern of a photoresist layer, method of making said mask, and use thereof in a photolithographic process | |
JPS599920A (ja) | 局所的グレ−テイング作製方法 | |
JPH0722179B2 (ja) | 半導体ウエ−ハの位置合せマ−クの形成方法 | |
US5665645A (en) | Method of manufacturing a semiconductor device using reticles | |
JPS5839015A (ja) | 半導体装置の製造方法 | |
JPH0664337B2 (ja) | 半導体集積回路用ホトマスク | |
JPH0787174B2 (ja) | パタ−ン形成方法 | |
JPH01196822A (ja) | 半導体集積回路装置 | |
JPS63275115A (ja) | 半導体装置のパタ−ン形成方法 | |
JPH10213896A (ja) | レチクル | |
JPS6258139B2 (ja) | ||
JPS6215854B2 (ja) | ||
KR0147641B1 (ko) | 래티클 및 그를 이용한 얼라인 키 패턴 형성방법 | |
JPS588132B2 (ja) | 集積回路製造方法 | |
JPH0766113A (ja) | レチクル及び位置合わせ用バーニアの形成方法 | |
KR100209370B1 (ko) | 중첩도 측정 마크용 마스크 및 그를 이용한 중첩도 마크 제조방법 | |
JPH03180017A (ja) | 半導体装置の製造方法 | |
JPS6235101B2 (ja) | ||
JP2000133572A (ja) | 重ね合わせ精度測定用パターン | |
JPS62229944A (ja) | 位置合わせマ−クの形成方法 | |
JPH05165195A (ja) | ガラスマスク並びに該ガラスマスクを使用した半導体装置の製造方法 |