JPH0450614B2 - - Google Patents
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- JPH0450614B2 JPH0450614B2 JP34118490A JP34118490A JPH0450614B2 JP H0450614 B2 JPH0450614 B2 JP H0450614B2 JP 34118490 A JP34118490 A JP 34118490A JP 34118490 A JP34118490 A JP 34118490A JP H0450614 B2 JPH0450614 B2 JP H0450614B2
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- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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- G—PHYSICS
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/506—Indexing scheme relating to groups G06F7/506 - G06F7/508
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Description
[産業上の利用分野]
本発明は増分器に関し、特に高速桁上げ技術を
応用して、比較的少ないゲート量で高速動作可能
な増分器に関する。 [従来技術およびその問題点] 2つのNビツトオペランドを加算してNビツト
の結果を得ること(しばしば桁上げ伝搬加算と呼
ばれる)はデジタル・プロセツサの基本的な演算
である。この演算を実行するために従来より種々
の桁上げ方式が用いられている。 桁上げ伝搬加算を簡単に実行するためにはいわ
ゆるリツプル・アダー(ripple adder)を用いれ
ばよい。リツプル・アダーはビツト当りのトラン
ジスタが比較的少なくてすむが、一般的に比較的
低速である。リツプル・アダーはこのように他の
加算器の能力測定の基準としてしばしば用いられ
る様な、基本的ではあるが、それだけに低速な加
算器である。 第1図は代表的なリツプル・アダー・セルを示
す図である。第1図において、A(i)及びB(i)は加
えられる2つのオペランドのそれぞれのビツトで
あり、Cin(i)は前段のリツプル・アダー・セルか
らの桁上げ入力であり、Cout(i)はこのリツプ
ル・アダー・セルからの桁上げ出力であり、また
D(i)はこのリツプル・アダー・セルの和である。
ある1つのリツプル・アダー・セルの桁上げ出力
は次段のリツプル・アダー・セルの桁上げ入力と
なる。表1にPASCAL風の言語で書かれた、N
ビツト・リツプル・アダーの論理動作を説明する
プログラムを示す。なお、表1のプログラムにお
いて「+」は論理和、「・」は論理積、「XOR」
は排他的論理和を示す。 表 1 For i=0 to N−1 DO BEGIN K(i)=A(i)+B(i) G(i)=A(i)・B(i) P(i)=A(i) XOR B(i) Cout(i)=G(i)+〔K(i)・Cin(i)〕=Cin(i+l) D(i)=P(i) XOR Cin(i) End リツプル・アダーは桁上げ先見回路を付加する
ことにより高速化することができる。桁上げ先見
加算器を実現するために、リツプル・アダーは、
例えば4つのリツプル・アダー・セルから成るブ
ロツクで構成されている。4つの高速加算器の各
ブロツクは、第2図に示すように、ゲートが付加
されており、このゲートによりKビツト(すなわ
ち、ORゲートK(i)の出力)が全て“1”の時、
前段のブロツクからの桁上げ出力がこのブロツク
を素通りして次段のブロツクに伝搬される。桁上
げ先見加算器は比較的高速であり、MOS回路で
安価に構成できる。 他の方法として、I.R.E.トランザクシヨンズ・
オン・エレクトロニツク・コンピユーターズ(I.
R.E.Transactions on Electronic Computers)
誌1960年6月号、第226項に、スクランスキー
(Sklansky)氏により「条件付き和による加算論
理」として発表された条件付き和加算器がある。
条件付き和加算は非常に高速で動作するのだが、
上述の比較的低速の加算に較べて非常に多くのロ
ジツクを必要とする。その結果、条件付き和加算
はビツト当りの価格が非常に高いものとなつてし
まう。事実、この方法は広範囲には使用されてい
ない。 上記した様に、従来から桁上げ伝搬加算を実行
するために種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピユー
タにとつてはしばしば遅すぎるものであるたり、
或は期待されるよりもはるかに複雑かつ高価なも
のであつた。 従つて、増分器を構成する場合においてもその
動作を高速化するのは困難であつたりあるいは大
量のゲートを必要としていた。 [発明の目的] 本発明は上述した従来技術の問題点を解消し、
比較的少ないゲート量で高速に動作する増分器を
提供することを目的とする。 [発明の概要] 本発明の原理をより一般的な形で具現した加算
器は中間桁上げ信号を発生するセルの直列接続構
成となつている。従つて、これら各ビツト対の中
間桁上げ信号は連続する段を独立して次々と伝播
していくことができる。従つて、このような加算
器によれば、従来技術と比較して全加算器の遅延
時間を減少させることができるとともに、回路の
複雑さを比較的低く抑えることができる。本発明
はこの動作を増分器(incrementor)に応用した
ものである。 本発明で採用されている高速桁上げ方式はセル
の種類が比較的少なくてすむので、任意長の加算
器、増分器、プライオリテイ・エンコーダを構成
する場合には以下の図示するように規則的に容易
に結合することができる。従つて、本発明によれ
ば動作速度が速い回路を実現することができると
ともに、バイポーラ技術、MOS技術のいずれに
よりLSIを製造した場合でも、設計上の複雑さを
抑えて安価に製造することができる。 [発明の実施例] 以下、図面によつて本発明を詳細に説明する。 以下では先ず条件付き桁上げ加算と呼ばれてい
る桁上げ伝播加算を実行するために本発明の原理
を更に一般化した高速桁上げ方式を採用した2つ
の加算器A,Bを開示する。その後で説明するよ
うに、これら2つの加算器A,Bの構成は両方と
も増分器や更にはプライオリテイ・エンコーダに
応用することができる。表2において、公知の桁
上げ方式を採用した加算器と上述の加算器A,B
との比較を示した。表2に於て、加算器の速度は
全加算を実行するのに必要なゲート遅延段数によ
つて示してある。表2に示したデータは32ビツト
加算器の場合である。 第3A図及び第3B図は条件付き桁上げ加算器
Aを示す図であり、表3は条件付き桁上げ加算器
Aに関連する論理式である。第3A図には3種の
異なるセルが示されている。それらはスタート・
セル、任意の数(0でも良い)の継続セル、及び
エンド・セルである。第3B図は、9ビツト加算
器の場合のセル構成例を示す図である。この実施
例に於て、各ブロツクは2〜4個の1ビツト・セ
ルを備えている。すなわちブロツク0に2つのセ
ル、ブロツク1に3つのセル、そしてブロツク2
に4つのセルを備えている。例えば、第2ブロツ
ク(j=1)は3つのセルを備えており、ビツト
番号2はスタート・セル、ビツト番号3は継続
(continue)セル、そしてビツト番号4はエン
ド・セルである。
応用して、比較的少ないゲート量で高速動作可能
な増分器に関する。 [従来技術およびその問題点] 2つのNビツトオペランドを加算してNビツト
の結果を得ること(しばしば桁上げ伝搬加算と呼
ばれる)はデジタル・プロセツサの基本的な演算
である。この演算を実行するために従来より種々
の桁上げ方式が用いられている。 桁上げ伝搬加算を簡単に実行するためにはいわ
ゆるリツプル・アダー(ripple adder)を用いれ
ばよい。リツプル・アダーはビツト当りのトラン
ジスタが比較的少なくてすむが、一般的に比較的
低速である。リツプル・アダーはこのように他の
加算器の能力測定の基準としてしばしば用いられ
る様な、基本的ではあるが、それだけに低速な加
算器である。 第1図は代表的なリツプル・アダー・セルを示
す図である。第1図において、A(i)及びB(i)は加
えられる2つのオペランドのそれぞれのビツトで
あり、Cin(i)は前段のリツプル・アダー・セルか
らの桁上げ入力であり、Cout(i)はこのリツプ
ル・アダー・セルからの桁上げ出力であり、また
D(i)はこのリツプル・アダー・セルの和である。
ある1つのリツプル・アダー・セルの桁上げ出力
は次段のリツプル・アダー・セルの桁上げ入力と
なる。表1にPASCAL風の言語で書かれた、N
ビツト・リツプル・アダーの論理動作を説明する
プログラムを示す。なお、表1のプログラムにお
いて「+」は論理和、「・」は論理積、「XOR」
は排他的論理和を示す。 表 1 For i=0 to N−1 DO BEGIN K(i)=A(i)+B(i) G(i)=A(i)・B(i) P(i)=A(i) XOR B(i) Cout(i)=G(i)+〔K(i)・Cin(i)〕=Cin(i+l) D(i)=P(i) XOR Cin(i) End リツプル・アダーは桁上げ先見回路を付加する
ことにより高速化することができる。桁上げ先見
加算器を実現するために、リツプル・アダーは、
例えば4つのリツプル・アダー・セルから成るブ
ロツクで構成されている。4つの高速加算器の各
ブロツクは、第2図に示すように、ゲートが付加
されており、このゲートによりKビツト(すなわ
ち、ORゲートK(i)の出力)が全て“1”の時、
前段のブロツクからの桁上げ出力がこのブロツク
を素通りして次段のブロツクに伝搬される。桁上
げ先見加算器は比較的高速であり、MOS回路で
安価に構成できる。 他の方法として、I.R.E.トランザクシヨンズ・
オン・エレクトロニツク・コンピユーターズ(I.
R.E.Transactions on Electronic Computers)
誌1960年6月号、第226項に、スクランスキー
(Sklansky)氏により「条件付き和による加算論
理」として発表された条件付き和加算器がある。
条件付き和加算は非常に高速で動作するのだが、
上述の比較的低速の加算に較べて非常に多くのロ
ジツクを必要とする。その結果、条件付き和加算
はビツト当りの価格が非常に高いものとなつてし
まう。事実、この方法は広範囲には使用されてい
ない。 上記した様に、従来から桁上げ伝搬加算を実行
するために種々の桁上げ方式が使用されている。
しかし、これら公知の方式は新世代のコンピユー
タにとつてはしばしば遅すぎるものであるたり、
或は期待されるよりもはるかに複雑かつ高価なも
のであつた。 従つて、増分器を構成する場合においてもその
動作を高速化するのは困難であつたりあるいは大
量のゲートを必要としていた。 [発明の目的] 本発明は上述した従来技術の問題点を解消し、
比較的少ないゲート量で高速に動作する増分器を
提供することを目的とする。 [発明の概要] 本発明の原理をより一般的な形で具現した加算
器は中間桁上げ信号を発生するセルの直列接続構
成となつている。従つて、これら各ビツト対の中
間桁上げ信号は連続する段を独立して次々と伝播
していくことができる。従つて、このような加算
器によれば、従来技術と比較して全加算器の遅延
時間を減少させることができるとともに、回路の
複雑さを比較的低く抑えることができる。本発明
はこの動作を増分器(incrementor)に応用した
ものである。 本発明で採用されている高速桁上げ方式はセル
の種類が比較的少なくてすむので、任意長の加算
器、増分器、プライオリテイ・エンコーダを構成
する場合には以下の図示するように規則的に容易
に結合することができる。従つて、本発明によれ
ば動作速度が速い回路を実現することができると
ともに、バイポーラ技術、MOS技術のいずれに
よりLSIを製造した場合でも、設計上の複雑さを
抑えて安価に製造することができる。 [発明の実施例] 以下、図面によつて本発明を詳細に説明する。 以下では先ず条件付き桁上げ加算と呼ばれてい
る桁上げ伝播加算を実行するために本発明の原理
を更に一般化した高速桁上げ方式を採用した2つ
の加算器A,Bを開示する。その後で説明するよ
うに、これら2つの加算器A,Bの構成は両方と
も増分器や更にはプライオリテイ・エンコーダに
応用することができる。表2において、公知の桁
上げ方式を採用した加算器と上述の加算器A,B
との比較を示した。表2に於て、加算器の速度は
全加算を実行するのに必要なゲート遅延段数によ
つて示してある。表2に示したデータは32ビツト
加算器の場合である。 第3A図及び第3B図は条件付き桁上げ加算器
Aを示す図であり、表3は条件付き桁上げ加算器
Aに関連する論理式である。第3A図には3種の
異なるセルが示されている。それらはスタート・
セル、任意の数(0でも良い)の継続セル、及び
エンド・セルである。第3B図は、9ビツト加算
器の場合のセル構成例を示す図である。この実施
例に於て、各ブロツクは2〜4個の1ビツト・セ
ルを備えている。すなわちブロツク0に2つのセ
ル、ブロツク1に3つのセル、そしてブロツク2
に4つのセルを備えている。例えば、第2ブロツ
ク(j=1)は3つのセルを備えており、ビツト
番号2はスタート・セル、ビツト番号3は継続
(continue)セル、そしてビツト番号4はエン
ド・セルである。
【表】
表 3
全加算器に対して:
Cinブロツク(0)=Cin加算器
各ブロツクjに対して:
Cin0(0)=0
Cin1(0)=1
Coutブロツク(j)=Cout0(imax)+〔Cout1(imax)・C
inブロツク(j)〕=Cinブロツク(j+1) ブロツクjの各ビツトiに対して: K(i)=A(i)+B(i) G(i)=A(i)・B(i) P(i)=A(i)XOR B(i) Cout0(i)=G(i)+〔K(i)・Cin0(i)〕=Cin0(i+1
) Cout1(i)=G(i)+〔K(i)・Cin1(i)〕 =Cin1(i+1) Cin(i)=Cin0(i) +〔Cin1(i)・Cinブロツク(j)〕 D(i)=P(i)XOR Cin(i) 基本的に、各ブロツクに於て(例えば=j=0
〜2に於て)2つのリツプル桁上げ出力Cout0(i)
及びCout1(i)が発生される。各ブロツクのスター
ト・セルに於て桁上げ入力Cin0及びCin1はそれ
ぞれ“0”及び“1”と定義されていることに注
意されたい。この2つの桁上げ出力Coutは現在
のブロツクに入力された桁上げ入力Cinブロツク
(j)と結合することにより現在のブロツクの桁上げ
出力Coutブロツク(j)を発生する。j=0〜2の
全てのブロツクでそれらの2つの桁上げの連鎖
(Cout0−Cin0及びCout1−Cin1)が同時に次々と
伝搬される。ブロツク0は最初にその桁上げ出力
を発生し、そしてブロツク1に伝搬する。その
後、桁上げが各ブロツクを「飛び越す」ためには
ゲート1段分の遅延しか必要ない。よつて、条件
付き桁上げ加算器Aにおいては、桁上げ伝搬遅延
時間を最小にした場合、ブロツクの大きさ、すな
わちビツト長は、ブロツク番号jの増加につれて
等差数列的(すなわち2.3.4.……等)に増加する
から、全遅延時間はオペランドのビツト長の平方
根にほぼ比例して増加する。 従つて条件付き桁上げ加算器Aは桁上げ先見加
算器と比較して、表2からわかる様にビツト当り
の素子を17%増加するのみで25%の性能の向上を
得ることができる。同様に、条件付き桁上げ加算
器Aは1ビツト・セルによつて構成されており、
他の高速化技術の様な複数ビツトにまたがつてい
るセルを使用してはいない。このことにより、実
現が容易でかつチツプ面積の使用効率が良好であ
る規則なレイアウトを持つ集積回路を作ることが
できる。 条件付き桁上げ加算器Bを第4図に示し、また
その動作を示すPASCAL風の言語で書かれたプ
ログラムを表4に示す。表4のプログラムはオペ
ランド長がNビツトの場合について示しており、
またここで“2**j”は2jを表わす。 この加算器Bの構成は条件付き桁上げ加算器A
(第3A図及び第3B図)と類似しており、また
同様にして入力はCin0=1及びCin1=1と見な
され、桁上げ出力がそれに従つて演算される。
inブロツク(j)〕=Cinブロツク(j+1) ブロツクjの各ビツトiに対して: K(i)=A(i)+B(i) G(i)=A(i)・B(i) P(i)=A(i)XOR B(i) Cout0(i)=G(i)+〔K(i)・Cin0(i)〕=Cin0(i+1
) Cout1(i)=G(i)+〔K(i)・Cin1(i)〕 =Cin1(i+1) Cin(i)=Cin0(i) +〔Cin1(i)・Cinブロツク(j)〕 D(i)=P(i)XOR Cin(i) 基本的に、各ブロツクに於て(例えば=j=0
〜2に於て)2つのリツプル桁上げ出力Cout0(i)
及びCout1(i)が発生される。各ブロツクのスター
ト・セルに於て桁上げ入力Cin0及びCin1はそれ
ぞれ“0”及び“1”と定義されていることに注
意されたい。この2つの桁上げ出力Coutは現在
のブロツクに入力された桁上げ入力Cinブロツク
(j)と結合することにより現在のブロツクの桁上げ
出力Coutブロツク(j)を発生する。j=0〜2の
全てのブロツクでそれらの2つの桁上げの連鎖
(Cout0−Cin0及びCout1−Cin1)が同時に次々と
伝搬される。ブロツク0は最初にその桁上げ出力
を発生し、そしてブロツク1に伝搬する。その
後、桁上げが各ブロツクを「飛び越す」ためには
ゲート1段分の遅延しか必要ない。よつて、条件
付き桁上げ加算器Aにおいては、桁上げ伝搬遅延
時間を最小にした場合、ブロツクの大きさ、すな
わちビツト長は、ブロツク番号jの増加につれて
等差数列的(すなわち2.3.4.……等)に増加する
から、全遅延時間はオペランドのビツト長の平方
根にほぼ比例して増加する。 従つて条件付き桁上げ加算器Aは桁上げ先見加
算器と比較して、表2からわかる様にビツト当り
の素子を17%増加するのみで25%の性能の向上を
得ることができる。同様に、条件付き桁上げ加算
器Aは1ビツト・セルによつて構成されており、
他の高速化技術の様な複数ビツトにまたがつてい
るセルを使用してはいない。このことにより、実
現が容易でかつチツプ面積の使用効率が良好であ
る規則なレイアウトを持つ集積回路を作ることが
できる。 条件付き桁上げ加算器Bを第4図に示し、また
その動作を示すPASCAL風の言語で書かれたプ
ログラムを表4に示す。表4のプログラムはオペ
ランド長がNビツトの場合について示しており、
またここで“2**j”は2jを表わす。 この加算器Bの構成は条件付き桁上げ加算器A
(第3A図及び第3B図)と類似しており、また
同様にして入力はCin0=1及びCin1=1と見な
され、桁上げ出力がそれに従つて演算される。
【表】
第4図に於て、各ステージは各ビツトから発生
される桁上げ出力Cout0j,i及びCout1j,iを、
そのビツトへの桁上げ入力がそれぞれ“0”及び
“1”であると仮定して発生する。但し、“j”は
ステージ番号であり、“i”はビツト番号である
とする。この目的は、ビツトのブロツク全体に対
して下位から与えられる桁上げ入力がそれぞれ
“0”及び“1”であるとして各ビツトに対する
桁上げ入力を発生するためである。連続する各ス
テージはこの機能を実行するとともに、またこの
ブロツク用の桁上げ出力Cout1及びCout0を発生
する。 第4図のステージ4に示される様に、各ビツト
に対しての最終的な桁上げ入力(表4のCout0k,
i及びCout1k,i)が発生された段階で、加算
器に対しての桁上げ入力Cinが各ビツトに対する
正しい桁上げ入力(表4のCin(i+1))を選択
する。そしてこの選択された桁上げ入力は適切な
PビツトP(0)〜P(7)と排他的論理和がとられ
最終的な和D(0)〜D(7)が発生されることを示
している。 第4図から理解できるように、条件付き桁上げ
加算器Bと条件付き桁上げ加算器Aとの主要な違
いは次の様である。条件付き桁上げ加算器Bに於
ては、ブロツクの大きさは2の累乗で増加する、
すなわち等比数列的に増加するものであるが、条
件付ぎ桁上げ加算器Aのブロツクの大きさは上記
した様に等差数列的に増加する。従つて条件付き
桁上げ加算器Bの全遅延時間は加算されるビツト
数の2を底とした対数に比例する。 条件付き桁上げ加算器A,Bの桁上げは増分器
やプライオリテイ・エンコーダのいずれを構成す
る場合でも適用することができる。増分器はNビ
ツトで表わされる数に1を加える回路であり、プ
ライオリテイ・エンコーダはNビツト入力中の最
優先(最上位)ビツトをコード化した出力を発生
する(例えば8ビツト−3ビツト・エンコーダ又
は10ビツト−4ビツト・エンコーダ)ものであ
る。 第5図に条件付き桁上げ加算器Bにおける桁上
げを用いた増分器を示した増分器においては加算
における第2の入力B(0)〜B(7)を使用しない
ので、これらをゼロにセツトすることができる。
このとき第4図のステージ0で発生されるK、
G、Pは以下の様になる。 K=A・B=0 G=A+B=A P=AXORB=A 同様に、増分器を常にイネーブル状態にしてお
く場合には、Cin信号を“1”にセツトすること
ができる。この様にして、第4図に示した条件付
き桁上げ加算器Bから増分器としては論理的に冗
長なゲーウを全て除去することにより、第5図に
示した増分器を構成することができる。これと同
様の冗長ゲートの除去方法を用いて、第3A図の
条件付き桁上げ加算器Aを基に構成した本発明の
実施例の増分器を第6図に示す。第3A図及び第
3B図に示した加算器と同様に、第6図の継続セ
ルは各ブロツクに於て必要なだけ何回でも使用す
ることができる。 第7図は条件付き桁上げ加算器Bの高速桁上げ
方式を用いた8ビツト−3ビツト・プライオリテ
イ・エンコーダを示す図である。上記した増分器
と同様に、B(0)〜B(7)の入力は“0”にセツ
トされており、桁上げ信号は“1”にセツトされ
ている。このプライオリテイエンコーダに於て
は、桁上げ入力は「イネーブル」として示されて
おり、本プライオリテイエンコーダをイネーブル
状態にしておく都合上反転されている。(つまり
イネーブル端子は実際にはアースされて“0”が
与えられているのである)。各出力セルは3状態
バツフア30を備えており、対応するゲート40
によりイネーブルとされる。最初の4行の論理素
子により、8ビツト入力A(7)〜A(10)のうち、“1”
となつている最上位ビツトに対応するバツフア3
0のみがイネーブルされることが保証されてい
る。各出力セルの各3状態バツフア30への入力
は各演算子入力のビツト番号に対応する適切に2
進重み付けされた信号と結線されている。この様
に、各3状態バツフア30は並列接続された3個
のバツフアで構成されており、3ビツト出力の3
本のエンコード出力線を形成している。各3状態
バツフア30のイネーブル時の出力の設定は、A
(0)桁は0、0、0に、A(1)桁は0、0、1に、
等々、A(7)桁の1、1、1に至る迄セツトされて
いる。そして各3状態バツフアへの3ビツト入力
のうち最下位の入力に対応する8個のバツフア
(各桁から1つずつ)の出力は共通接続されエン
コード(0)出力を形成し、中間重み付けされた
(すなわち重み2)入力に対応する8個のバツフ
ア(各桁から1つずつ)は共通接続されエンコー
ド(1)出力を形成し、そして最上位入力に対応する
8個のバツフア(各桁から1つずつ)は共通接続
されエンコード(2)出力を形成している。そしてこ
れら3本のエンコード・ラインは8ビツト−3ビ
ツト・エンコーダ機能を実行するための適切に重
み付けされた出力を供給し、適切にイネーブルさ
れた3状態バツフア30は入力語中にある“1”
のうち最上位にあるもののビツト位置に対応する
所望の優先順位を示す数を供給する。上記した増
分器と同様にして、各ビツトに対して適切な数の
3状態バツフアを追加することに加えて、冗長ゲ
ート除去の技法により、第3A図に示した条件付
き桁上げ加算器Aを基に第8図に示したプライオ
リテイ・エンコーダを構成することができる。こ
の場合にも、第8図に示した継続セルは各ブロツ
クに於て必要に応じて何回も使用できる。 [発明の効果] 以上詳細に説明したように、本発明によれば、
比較的少ないゲート量で高速に動作する増分器を
提供することができる。
される桁上げ出力Cout0j,i及びCout1j,iを、
そのビツトへの桁上げ入力がそれぞれ“0”及び
“1”であると仮定して発生する。但し、“j”は
ステージ番号であり、“i”はビツト番号である
とする。この目的は、ビツトのブロツク全体に対
して下位から与えられる桁上げ入力がそれぞれ
“0”及び“1”であるとして各ビツトに対する
桁上げ入力を発生するためである。連続する各ス
テージはこの機能を実行するとともに、またこの
ブロツク用の桁上げ出力Cout1及びCout0を発生
する。 第4図のステージ4に示される様に、各ビツト
に対しての最終的な桁上げ入力(表4のCout0k,
i及びCout1k,i)が発生された段階で、加算
器に対しての桁上げ入力Cinが各ビツトに対する
正しい桁上げ入力(表4のCin(i+1))を選択
する。そしてこの選択された桁上げ入力は適切な
PビツトP(0)〜P(7)と排他的論理和がとられ
最終的な和D(0)〜D(7)が発生されることを示
している。 第4図から理解できるように、条件付き桁上げ
加算器Bと条件付き桁上げ加算器Aとの主要な違
いは次の様である。条件付き桁上げ加算器Bに於
ては、ブロツクの大きさは2の累乗で増加する、
すなわち等比数列的に増加するものであるが、条
件付ぎ桁上げ加算器Aのブロツクの大きさは上記
した様に等差数列的に増加する。従つて条件付き
桁上げ加算器Bの全遅延時間は加算されるビツト
数の2を底とした対数に比例する。 条件付き桁上げ加算器A,Bの桁上げは増分器
やプライオリテイ・エンコーダのいずれを構成す
る場合でも適用することができる。増分器はNビ
ツトで表わされる数に1を加える回路であり、プ
ライオリテイ・エンコーダはNビツト入力中の最
優先(最上位)ビツトをコード化した出力を発生
する(例えば8ビツト−3ビツト・エンコーダ又
は10ビツト−4ビツト・エンコーダ)ものであ
る。 第5図に条件付き桁上げ加算器Bにおける桁上
げを用いた増分器を示した増分器においては加算
における第2の入力B(0)〜B(7)を使用しない
ので、これらをゼロにセツトすることができる。
このとき第4図のステージ0で発生されるK、
G、Pは以下の様になる。 K=A・B=0 G=A+B=A P=AXORB=A 同様に、増分器を常にイネーブル状態にしてお
く場合には、Cin信号を“1”にセツトすること
ができる。この様にして、第4図に示した条件付
き桁上げ加算器Bから増分器としては論理的に冗
長なゲーウを全て除去することにより、第5図に
示した増分器を構成することができる。これと同
様の冗長ゲートの除去方法を用いて、第3A図の
条件付き桁上げ加算器Aを基に構成した本発明の
実施例の増分器を第6図に示す。第3A図及び第
3B図に示した加算器と同様に、第6図の継続セ
ルは各ブロツクに於て必要なだけ何回でも使用す
ることができる。 第7図は条件付き桁上げ加算器Bの高速桁上げ
方式を用いた8ビツト−3ビツト・プライオリテ
イ・エンコーダを示す図である。上記した増分器
と同様に、B(0)〜B(7)の入力は“0”にセツ
トされており、桁上げ信号は“1”にセツトされ
ている。このプライオリテイエンコーダに於て
は、桁上げ入力は「イネーブル」として示されて
おり、本プライオリテイエンコーダをイネーブル
状態にしておく都合上反転されている。(つまり
イネーブル端子は実際にはアースされて“0”が
与えられているのである)。各出力セルは3状態
バツフア30を備えており、対応するゲート40
によりイネーブルとされる。最初の4行の論理素
子により、8ビツト入力A(7)〜A(10)のうち、“1”
となつている最上位ビツトに対応するバツフア3
0のみがイネーブルされることが保証されてい
る。各出力セルの各3状態バツフア30への入力
は各演算子入力のビツト番号に対応する適切に2
進重み付けされた信号と結線されている。この様
に、各3状態バツフア30は並列接続された3個
のバツフアで構成されており、3ビツト出力の3
本のエンコード出力線を形成している。各3状態
バツフア30のイネーブル時の出力の設定は、A
(0)桁は0、0、0に、A(1)桁は0、0、1に、
等々、A(7)桁の1、1、1に至る迄セツトされて
いる。そして各3状態バツフアへの3ビツト入力
のうち最下位の入力に対応する8個のバツフア
(各桁から1つずつ)の出力は共通接続されエン
コード(0)出力を形成し、中間重み付けされた
(すなわち重み2)入力に対応する8個のバツフ
ア(各桁から1つずつ)は共通接続されエンコー
ド(1)出力を形成し、そして最上位入力に対応する
8個のバツフア(各桁から1つずつ)は共通接続
されエンコード(2)出力を形成している。そしてこ
れら3本のエンコード・ラインは8ビツト−3ビ
ツト・エンコーダ機能を実行するための適切に重
み付けされた出力を供給し、適切にイネーブルさ
れた3状態バツフア30は入力語中にある“1”
のうち最上位にあるもののビツト位置に対応する
所望の優先順位を示す数を供給する。上記した増
分器と同様にして、各ビツトに対して適切な数の
3状態バツフアを追加することに加えて、冗長ゲ
ート除去の技法により、第3A図に示した条件付
き桁上げ加算器Aを基に第8図に示したプライオ
リテイ・エンコーダを構成することができる。こ
の場合にも、第8図に示した継続セルは各ブロツ
クに於て必要に応じて何回も使用できる。 [発明の効果] 以上詳細に説明したように、本発明によれば、
比較的少ないゲート量で高速に動作する増分器を
提供することができる。
第1図は従来技術に係るリツプル・アダーの1
ビツト分を示す図、第2図は従来技術に係る桁上
げ先見加算器を示す図、第3A図および第3B図
は本発明に使用される桁上げ方式を用いて構成さ
れた加算器を示す図、第4図は第3A図および第
3B図の加算器に類似した桁上げ方式を採用して
構成された加算器を示す図、第5図は第4図の加
算器に基づいて構成された増分器を示す図、第6
図は本発明の実施例を示す図、第7図および第8
図は第3A図、第3B図および第4図の加算器に
基づいて構成されたプライオリテイ・エンコーダ
を示す図である。 A,B:オペランド、D:和、Cin:桁上げ入
力、Cout:桁上げ出力。
ビツト分を示す図、第2図は従来技術に係る桁上
げ先見加算器を示す図、第3A図および第3B図
は本発明に使用される桁上げ方式を用いて構成さ
れた加算器を示す図、第4図は第3A図および第
3B図の加算器に類似した桁上げ方式を採用して
構成された加算器を示す図、第5図は第4図の加
算器に基づいて構成された増分器を示す図、第6
図は本発明の実施例を示す図、第7図および第8
図は第3A図、第3B図および第4図の加算器に
基づいて構成されたプライオリテイ・エンコーダ
を示す図である。 A,B:オペランド、D:和、Cin:桁上げ入
力、Cout:桁上げ出力。
Claims (1)
- 【特許請求の範囲】 1 複数のブロツクを設け、N桁のオペランドに
増分演算を行なう増分器において、 前記各ブロツクは下記の(A)及び(B): (A)当該ブロツクを開始/継続する複数のスター
ト/継続セル手段:前記スタート/継続セル手
段の各々は下記の(A−1)ないし(A−4)
を有する; (A‐1) 前記オペランドからの第1の桁を受け入れ
て第1の論理出力信号を与える第1入力手
段; (A‐2) 前記第1入力手段からの第1の論理出力信
号と第1の桁上げ入力信号を組み合わせて、
第1の桁上げ出力信号を与える第1桁上げ手
段; (A‐3) 第1ブロツク桁上げ信号を当該スタート/
継続セル手段を貫くように結合する第1のブ
ロツク桁上げ手段; (A‐4) 前記第1入力手段からの論理出力信号と、
前記第1のブロツク桁上げ信号と、前記第1
の桁上げ入力信号とを組み合わせて、第1の
増分された出力桁信号を与える第1増分出力
手段; (B)前記ブロツクの各々を終了させるエンド・セル
手段:前記エンド・セル手段は下記の(B−
1)ないし(B−4)を有する: (B‐1) 前記オペランドからの第2の桁を受け入れ
て、第2の論理出力信号を与える第2入力手
段; (B‐2) 前記第2入力手段からの第2の論理出力信
号と先行するセル手段からの第2の桁上げ入
力信号とを組み合わせて、第2の桁上げ出力
信号を与える第2桁上げ手段; (B‐3) 前記第2入力手段からの論理出力信号と前
記第2の桁上げ入力信号とを組み合わせて、
第2の出力合計桁を与える第2ブロツク桁上
げ手段; (B‐4) 前記第2入力手段からの論理出力信号と、
前記第2のブロツク桁上げ信号と、前記第2
の桁上げ入力信号とを組み合わせて、第2の
増分された出力桁を与える第2増分出力手
段; を設け、 前記複数のブロツクは前記最終ブロツク桁上げ
信号のみによつて直列に接続され、 前記ブロツクの各々は直列接続された可変個数
のスタート/継続セル手段を有し、 前記直列接続された可変個数のスタート/継続
セル手段は前記第1の桁上げ出力号と前記第1の
ブロツク桁上げ出力信号とによつて互いに直列に
接続され、 前記ブロツクの各々の最後の前記スタート/継
続セル手段は、前記第1の桁上げ出力信号と前記
第1のブロツク桁上げ信号によつて前記エンド・
セル手段に直列に結合され、 前記直列に接続されている複数のブロツク中の
前記可変個数のスタート/継続セル手段の個数は
等差数列的に増加する ことを特徴とする増分器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41080782A | 1982-08-23 | 1982-08-23 | |
US410807 | 1982-08-23 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15400083A Division JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03228120A JPH03228120A (ja) | 1991-10-09 |
JPH0450614B2 true JPH0450614B2 (ja) | 1992-08-14 |
Family
ID=23626312
Family Applications (6)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
JP2341184A Granted JPH03228120A (ja) | 1982-08-23 | 1990-11-30 | 増分器 |
JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15400083A Granted JPS5957343A (ja) | 1982-08-23 | 1983-08-23 | 加算回路 |
JP2341187A Granted JPH03229320A (ja) | 1982-08-23 | 1990-11-30 | 増分回路 |
Family Applications After (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2341186A Granted JPH03228122A (ja) | 1982-08-23 | 1990-11-30 | 加算回路 |
JP2341188A Granted JPH03229321A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
JP2341185A Granted JPH03228121A (ja) | 1982-08-23 | 1990-11-30 | プライオリティ・エンコーダ |
Country Status (3)
Country | Link |
---|---|
JP (6) | JPS5957343A (ja) |
DE (1) | DE3326388A1 (ja) |
GB (3) | GB2130771B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6055438A (ja) * | 1983-09-05 | 1985-03-30 | Matsushita Electric Ind Co Ltd | 2入力加算器 |
JPS6275840A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | 桁上げ選択加算器 |
EP0352549B1 (de) * | 1988-07-29 | 1995-06-07 | Siemens Aktiengesellschaft | Carry-select-Addierer |
US4956802A (en) * | 1988-12-14 | 1990-09-11 | Sun Microsystems, Inc. | Method and apparatus for a parallel carry generation adder |
US5136539A (en) * | 1988-12-16 | 1992-08-04 | Intel Corporation | Adder with intermediate carry circuit |
JPH0651950A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 加算回路 |
US6527748B1 (en) | 1998-08-17 | 2003-03-04 | Yutaka Suzuki | Method of gastrostomy, and an infection preventive cover, kit or catheter kit, and a gastrostomy catheter kit |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3078337A (en) * | 1958-12-17 | 1963-02-19 | Skiatron Elect & Tele | Metering systems |
US3138703A (en) * | 1959-12-29 | 1964-06-23 | Ibm | Full adder |
DE1231311B (de) * | 1964-11-17 | 1966-12-29 | Siemens Ag | Schaltungsanordnung zum Umwerten von Informationen, insbesondere fuer Zeitmultiplex-Fernsprechvermittlungssysteme |
US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
GB1143886A (ja) * | 1966-10-13 | |||
GB1391175A (en) * | 1971-08-04 | 1975-04-16 | Cambridge Consultants Lttd | Electrical circuit means for use in acoustic emission detecting and or recording apparatus |
GB1479939A (en) * | 1973-09-25 | 1977-07-13 | Siemens Ag | Programme-controlled data switching systems |
JPS537349B2 (ja) * | 1974-03-27 | 1978-03-16 | ||
JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
EP0052157A1 (de) * | 1980-11-15 | 1982-05-26 | Deutsche ITT Industries GmbH | Binärer MOS-Carry-Look-Ahead-Paralleladdierer |
-
1983
- 1983-03-07 GB GB08330888A patent/GB2130771B/en not_active Expired
- 1983-03-07 GB GB08306208A patent/GB2127187B/en not_active Expired
- 1983-07-22 DE DE19833326388 patent/DE3326388A1/de active Granted
- 1983-08-23 JP JP15400083A patent/JPS5957343A/ja active Granted
- 1983-11-18 GB GB08330889A patent/GB2130774B/en not_active Expired
-
1990
- 1990-11-30 JP JP2341187A patent/JPH03229320A/ja active Granted
- 1990-11-30 JP JP2341184A patent/JPH03228120A/ja active Granted
- 1990-11-30 JP JP2341186A patent/JPH03228122A/ja active Granted
- 1990-11-30 JP JP2341188A patent/JPH03229321A/ja active Granted
- 1990-11-30 JP JP2341185A patent/JPH03228121A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH03228120A (ja) | 1991-10-09 |
GB8330889D0 (en) | 1983-12-29 |
GB2127187B (en) | 1986-03-05 |
GB8306208D0 (en) | 1983-04-13 |
JPH0467213B2 (ja) | 1992-10-27 |
DE3326388A1 (de) | 1984-02-23 |
JPH0467212B2 (ja) | 1992-10-27 |
JPH0366693B2 (ja) | 1991-10-18 |
DE3326388C2 (ja) | 1993-04-01 |
JPH03228121A (ja) | 1991-10-09 |
GB2130774B (en) | 1986-02-12 |
GB2130771B (en) | 1986-02-12 |
JPH03229320A (ja) | 1991-10-11 |
GB8330888D0 (en) | 1983-12-29 |
JPH0467211B2 (ja) | 1992-10-27 |
JPS5957343A (ja) | 1984-04-02 |
GB2130774A (en) | 1984-06-06 |
GB2130771A (en) | 1984-06-06 |
JPH0450615B2 (ja) | 1992-08-14 |
JPH03229321A (ja) | 1991-10-11 |
JPH03228122A (ja) | 1991-10-09 |
GB2127187A (en) | 1984-04-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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