JPH0449143B2 - - Google Patents

Description

【発明の詳細な説明】

以下の順序で本発明を説明する。 Ａ 産業上の利用分野 Ｂ 開示の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 作用 Ｇ 実施例 G1 相互接続システム全般（第１図、第３図） G2 ターミナル・マツピング・ボツクス（第２
図） G3 メモリ・マツピング・ボツクス G4 インテリジエンタ・ターミナル（第３図） G5 要求の型 G6 動作（第４Ａ図〜第６Ｂ図） Ｈ 発明の効果 Ａ 産業上の利用分野 本発明は多重ターミナル・システム、特に複数
のインテリジエント・ターミナルが大容量メモリ
を共有するようなシステムの改善に係る。 Ｂ 開示の概要 本発明は、複数のインテリジエント・ターミナ
ルがスイツチング階層を介して共用メモリをアク
セスする手段を提供する。このスイツチング階層
は、第１のマツピング・ボツクスのアレイと、第
１のスイツチと、第２のマツピング・ボツクスの
アレイと、第２のスイツチとを含む。第１のマツ
ピング・ボツクスのアレイは、仮想アドレスとオ
フセツトを含む第１のアドレスをインテリジエン
ト・ターミナルから受取り、この仮想アドレスを
ターミナル・スイツチのポート識別子と論理アド
レスに変換する。第１のスイツチは、論理アドレ
スとオフセツトを、ターミナル・スイツチの識別
されたポートに送る。第２のマツピング・ボツク
スのアレイは、論理アドレスとオフセツトを受取
り、この論理アドレスをメモリ・スイツチのポー
ト識別子と物理アドレスに変換する。第２のスイ
ツチは、物理アドレスとオフセツトを共用メモリ
のアドレスとして、メモリ・スイツチの識別され
たポートへ送る。 Ｃ 従来の技術 最近、インテイジエント・ターミナル、例えば
パーソナル・コンピユータ利用が急増するに伴な
い、共用資源の利用効率を高めるようにこれらの
ターミナルを相互接続する種々の手段に関する要
求が強くなつている。一般的な相互接続体系に
は、リング型および星型のオーカル・エリア・ネ
ツトワークがある。このようなネツトワークの主
要な利点は、ターミナル間の通信を向上させるの
みならず、ネツトワーク上のターミナルの集合的
なデータ処理能力を一層有効に利用しうるという
点にある。 共用に適した資源の１つに、ランダム・アクセ
ス・メモリ（RAM）がある。RAは比較的高価
な資源であるから、大抵のターミナルは、比較的
小容量のRAMを大容量の補助記憶装置、例えば
デイスク記憶装置と組合せて使用するようにして
いる。従つて、データの書込みと検索を絶えず行
なうには頻繁なアドレス・アクセスを必要とする
ので、総対的なデータ処理速度が低下する。一
方、頻繁なアドレス・アクセスを避けるために十
分な容量のRAMを設けるようにすると、ターミ
ナルが非常に高価になる。すなわち、このように
大きいメモリ容量を実際に必要とする機会は比較
的少ないので、かかる実現手法は殆んどの場合に
正当化されないであろう。 Ｄ 発明が解決しようとする問題点 共通メモリを共用するように複数のインテリジ
エント・ターミナルを相互絶続すると、かなりの
費用の低減と効率の向上が達成できるものと予想
される。本発明は、このような共用メモリ・シス
テムの改善を図ろうするものである。 前述のように、既存の挿入リングまたは同報通
信バス型相互接続システムでは、各ターミナルの
ローカル・メモリの容量が制限されているため
に、ローカル処理が妨げられる。 従つて、本発明の目的は、ローカル・メモリが
制限されているにも拘わらずローカル処理の拡張
を可能とし、これにより挿入リングまたは同報通
信バス型ネツトワークよりもかなりすぐれた性能
を与えることである。 既知のネツトワークと従来のデータベース・シ
ステムの間の相互接続は、システム全体にわたる
制御情報の配送のために、複雑になることがあ
る。従つて、本発明の他の目的は、制御情報を集
中化することにより、従来のデータベース・シス
テムとのインターフエースをより簡単化かつ効率
化するようにしたメモリ結合ネツトワークを提供
することである。 本発明の他の目的は、所与のインテリジエン
ト・ターミナルを共用メモリに接続する各スイツ
チ接続の帯域幅な該ターミナルのマイクロプロセ
ツサの速度だけで駆動されるようにすることによ
り、リング帯域幅がすべてのアクテイブなターミ
ナルのマイクロプロセツサの集合によつて駆動さ
れる如き代表的な挿入リングまたは同報通信バス
型相互接続システムよりもかなりすぐれた共用メ
モリ・システムを提供することである。 Ｅ 問題点を解決するための手段 本発明の目的は、大容量のランダム・アクセ
ス・メモリを、複数のインテリジエント・ターミ
ナルがスイツチング階層を介してアクセスできる
ようにした共用メモリ・システムにより達成され
る。前記共用メモリ・システムは： (a) 各ターミナルごとにアドレス変換を実施する
複数のターミナル・マチピング・ボツクスと； (b) それぞれのターミナル・マツピング・ボツク
スに接続された複数の第１のポート、複数の第
２のポートおよび前記第１のポートの１つを前
記２つのポートの１つに選択的に接続する手段
を有する第１のスイツチと； (c) 第１のスイツチの１つのポートに各々が接続
される、アドレス変換のための複数のメモリ・
マツピング・ボツスクと； (d) 各々がメミリ・マツピング・ボツスクの１つ
に接続された複数の第１のポート、各々が共用
メモリのそれぞれの部分に接続された複数の第
２のポートおよび第１のポートの１つを第２の
ポートの１つに選択的に接続する手段を有する
第２のスイツチと を含む。 Ｆ 作用 各々のターミナル・マツピング・ボツクスは、
対応するインテリジエント・ターミナルから、或
るケーパビリテイを識別しかつオフセツトを含む
ローカル仮想アドレスを受取り、このケーパビリ
テイをターミナル・スイツチのポート識別子
（ID）と論理アドレスに変換する。次いで、論理
アドレスとオフセツトは、ターミナル・スイツチ
を介して、その識別された第２のポートへ、そこ
から更に、このポート専用の関連するメモリ・マ
ツピング・ボツクスへと供給される。メモリ・マ
ツピング・ボツクスは、この論理アドレスを、メ
モリ・スイツチのポート識別子（ID）および物
理アドレスに変換し、次いで、物理アドレスとオ
フセツトは、メモリ・スイツチを介してその識別
された第２のポートへ供給される。このようにし
て、インテリジエント・ターミナルは、メモリ・
スイツチの識別された第２のポートに対応する、
共用メモリの部分にあるメモリ位置をアドレス
し、また該共用メモリ部分における正確な位置
が、最初にターミナルから供給されたアドレスの
オフセツト部分により与えられる。 メモリ・マツピング・ボツクスにある変換テー
ブルは中央メモリ・コントローラによつて更新さ
れるので、各々のメモリ・マツピング・ボツクス
はいつでも、受取つた論理アドレスに対応するメ
モリ・モジユールにある物理アドレスが分る。通
信サービス・プロセスは、所与のターミナルに現
に使用可能なすべてのケーパビリテイの変換情報
のテーブルを維持し、そのテーブルの或る部分が
各々のターミナル・マツピング・ボツクスに維持
される。或るケーパビリテイを用いるには、ター
ミナルはこのケーパビリテイを、ターミナル・マ
ツピング・ボツクスにある適切なレジスタにロー
ドし、そして該ターミナル・マツピング・ボツク
スは該ケーパビリテイが当該ターミナルに使用可
能かどうかを調べる。その後、ターミナルは、ロ
ードされたレジスタを指定するだけで、所望のケ
ーパビリテイを使用することができる。若し、要
求されたケーパビリテイがターミナル・マツピン
グ・ボツクスの変換テーブルに存在しなければ、
通信サービス・プロセツサに問合わせて、このケ
ーパビリテイが使用できるかどうかを判定する。
若し使用可能なら、変換テーブルの情報が通信サ
ービス・プロセツサから、ターミナル・マツピン
グ・ボツクスにある変換テーブルにロードされ
る。若し、要求されたケーパビリテイが使用でき
なければ、エラーコードが戻つて来る。 高性能を得るには、各ターミナルのマイクロプ
ロセツサおよびローカル・メモリを、中央メモリ
およびスイツチの近くに置き、また各ターミナル
のデイスプレイおよびキーボードを遠隔の位置に
置いて、これを中程度の速度の直列リンクを介し
て中央システムに接続することができる。 Ｇ 実施例 G1 相互接続システム全般（第１図、第３図） 本発明は、分散配置された複数のマイクロプロ
セツサによつて中央の仮想メモリを共用するよう
にしたシステムに係り、第１図はこのようなシス
テム全体の概略ブロツク図を示す。図示の如く、
分散配置されたマイクロプロセツサは、中央メモ
リ１２を共用する複数のインテリジエント・ター
ミナル１０を構成する。中央メモリ１２へのアク
セスは、ターミナル・マツピング・ボツクス（以
下「TMB」と略す）１４、ターミナル・スイツ
チ（TS）１６、メモリ・・マピング・ボツクス
（以下「MMB」と略す）１８、およびメモリ・
スイツチ（MS）２０を含むスイツチング手段を
介して行われる。各ターミナル１０は、第３図に
示すように、そのターミナルに特有のローカル処
理を実行するマイクロプロセツサ２２、ローカ
ル・メモリ２４、制御バス２６、データ・バス２
８、およびそれぞれのTMB１４と通信するため
の両方向性ポート３２を含む。 中央メモリ１２の帯域幅をインタリーブ式アク
セスによつて改善するとともに、中央メモリ１２
を中央メモリ・コントローラ（以下「CMC」と
略す）３４によつて制御することができるように
するためには、メモリ１２を互いに独立する複数
のメモリ・モジユール（MM）へ区分することが
望ましい。CMC３４は、特願昭59−243556号明
細書に開示されているマルチプロセツサ用のメモ
リ・コントローラでもよい。スイツチ１６および
２０は、無閉塞スイツチ、できればクロスポイン
ト・スイツチであることが望ましい。ターミナ
ル・スイツチ１６の一方の側にある各ポート、は
それぞれTMB１４に専用され、ターミナル・ス
イツチ１６と他方の側にある各ポートは、それぞ
れMMB１８に専用される。同様に、メモリ・ス
イツチ２０の一方の側にある各ポートはそれぞれ
MMB１８に専用され、メモリ・スイツチ２０の
他方の側にある各ポートは中央メモリ１２のそれ
ぞれメモリ・モジユールに専用される。 通信サービス・プロセツサ（以下「CSP」と略
す）３６は、メモリ・スイツチ２０を介して
CMC３４およびMMB１８を通信するとともに、
ターミナル・スイツチ１６を介してTMB１４と
通信することにより、TMB１４が使用るアドレ
ス変換テーブルを維持し、またメインフレーム・
プロセツサ３９とのインタフエース、ロツキン
グ、許可検査等の他の通信サービスを実行する。
CSP３６は、当該時術分野で周知のプロセツサの
うち適切なものを使用することができる。CSP３
６はメインフレーム・プロセツサ３９とも通信す
ることができるので、ターミナル１０が追加の処
理能力を必要としていれば、メインフレーム・プ
ロセツサ３９へのアクセスを許可することができ
る。 G2 ターミナル・マツピング・ボツクス（第２
図） TMB１４の各々は、第２図に示すように、マ
イクロプロセツサ４０と、制御メモリ４４を含む
読取り専用メモリ（ROM）４２と、マツプ・テ
ーブル４８および制御レジスタ５０を含むランダ
ム・アクセス・メモリ（RAM）４６とを備えて
いる。ポート５２は、ターミナル・スイツチ１６
の専用スイツチ・ポートとの通信用に設けられて
いる。 本システムの良好な実施例では、各々のターミ
ナル１０は、通常の方法でアドレスしうるそれ自
身のローカル・メモリ空間を有する。従つて、中
央メモリ１２がアクセスされるのは、或るターミ
ナル１０がそのローカル・メモリ２４にあるアド
レス以外のアドレスを生成する場合だけである。
かかるローカル・アドレスと共用アドレスを識別
する最も簡単な手法は、ターミナル１０によつて
生成されたアドレスが、それ自身のローカル・メ
モリの容量を越えた場合に中央メモリ１２をアク
セスさせることである。ここで、各々のターミナ
ル１０によつて発信されたメモリ・アクセス要求
が、命令取出し（取出し）、データ取出し（ロー
ド）、およびデータ書込み（書込み）を識別する
のに十分な制御情報を含んでいるものと仮定す
る。この制御情報のアドレス成分は仮想アドレス
であるから、ターミナル１０ではその限られたロ
ーカル・メモリ２４をオーバーレイ技法によつて
活用するような複雑なプログラムが不要となる。
各ターミナル１０のアドレス空間は、第１表に例
示されている。

【表】 TMB１４の各々は、それぞれのターミナル１
０の内部に設けられることもあり、或るいはその
外部に設けられることもある。いずれの場合も、
TMB１４は、ターミナル１０によつて発信され
たメモリ・アクセス要求がローカル・メモリ２４
又は中央メモリ１２のいずれに向けられているか
を判定する。若し、仮想アドレスが所定の値より
も低ければ、当該ターミナル１０のローカル・メ
モリ２４がその入出力動作をサービスするので、
TMB１４のそれ以上の動作は必要ない。ローカ
ル・アクセスの場合は、クロスポイント・スイツ
チおよび中央メモリ１２のモジユールはアクテイ
ブにされない。所定の値よりも高い仮想アドレス
は中央メモリ１２のアクセスを指示するから、こ
のような仮想アドレスはTMB１４によつてスイ
ツチ・ポートID、論理アドレスおよび制御デー
タに変換されなければならない。このため、各々
のTMB１４に設けられたRAM４６は複数の制
御レジスタ５０を含む。一般に、メモリ・アクセ
スはデータ読取り（DR）、データ書込み（DW）
または実行、すなわち命令（IR）に分類される
ので、本発明の良好な実施例では、３個の制御レ
ジスタ５０を設けるようにしている。もちろん、
これ以外の数の制御レジスタを設けることも可能
である。TMB１４は、以下で詳細に説明するよ
うに制御レジスタ５０と・マツプ・テーブル４８
を用いることにより、アドレスを送るべきターミ
ナル・スイツチ１６の出力ポートを決定し、仮想
アドレスと制御情報を論理アドレスと制御雑情報
に変換するとともに、スイツチ・プロトコルを満
足するようにアドレス長と制御コードを必要に応
じて変更する。次いで、計算されたスイツチ・ポ
ートID、論理アドレスおよび他の制御情報がタ
ーミナル・スイツチ１６に送られる。ターミナ
ル・スイツチ１６は、指示されたターミナル・ス
イツチ（TS）出力ポートに対応するMMB１８
に単に情報を送るように、ポートIDによつて制
御される受動的なスイツチで構成するのが望まし
い。 G3 メモリ・マツピング・ボツクス MMB１８の各々は、第２図のTMB１４とほ
ぼ同じ構成を有し、そのRAM内に変換テーブル
を含む。この変換テーブルは、ターミナル・スイ
ツチ１６から受取つた論理アドレスを、アクセス
すべき特定のメモリ・モジユールを指示するメモ
リ・スイツチ（MS）ポートIDと該メモリ・モジ
ユール内の物理アドレスとに変換する。若し、
MMB１８にある変換テーブルが、要求アドレス
が中央メモリ１２に駐在していることを指示する
なら、メモリ１２の入出力動作が実行され、かく
てデータがターミナル１０から中央メモリ１２に
書込まれるか、または取出し又はロード・アクセ
スの場合は、メモリ１２からのデータがスイツチ
２０および１６ならびにMMB１８およびTMB
１４を介してターミナル１０に送られる。若し、
MMB１８が、要求アドレスが中央メモリ１２に
駐在していないと判定すれば、ページフオール
ト・コマンドがCMC３４に送られる。CMC３４
は、要求されたデータを駐在させるのに必要な入
出力動作を非同期的に決定して、これを開始させ
る。このため、Ｉ／Ｏ装置の形成を有する大容量
メモリを、CMC３４に直接的に接続したり、或
いは通常のデータベース・システムを介して遠隔
的に接続することができる。 G4 インテリジエント・ターミナル（第３図） 前述のように、ターミナル１０の各々は、複数
の異なつたケーパビリテイ、すなわち（読取り／
書込みアクセス、書込み済みデータの読取りアク
セス、等の如き）中央メモリ12に対する複数のア
クセス・クラスを使用することができる。これを
実現するため、各々のTMB１４が維持するマツ
プ・テーブル４８には、当該TMBがターミナル
１０からの仮想アドレス（ケーパビリテイ指示）
を、ターミナル・スイツチ１６のポート（TSポ
ート）と論理アドレスに変換できるようにするた
めの情報が保持されている。またこのマツプ・テ
ーブル４８は、特定のケーパビリテイが向けられ
たアクセスの型（例えば、DR、DWまたIR）を
も指示する。TMB１４で維持されるマツプ・テ
ーブル４８の一例を下記の第２表に示す。

【表】 TMB１４で維持されるマツプ・テーブル４８
は、実際には、CSP３６に置かれた比較的大きい
ケーパビリテイ・テーブルの一部を保持する、比
較的小容量のキヤツシユ・メモリを含んでもよ
い。この場合、TMB１４のマツプ・テーブル４
８は、ターミナル１０が必要とする確率が最も大
きいケーパビリテイをキヤツシユ・メモリに常駐
させるように、公知のキヤツシユ管理アルゴリズ
ムに従つて維持することができる。 各々のMMB１８に設けられたテーブルは、
TMB１４のマツプ・テーブル４８に概ね似てい
るが、MMB１８のテーブルは、論理アドレスを
メモリ・スイツチ２０のポート（MSポート）と
物理アドレスに変換するためにのみ必要とされる
にすぎない。従つて、MMB１８のテーブルは、
次の第３表に示すような形式を有する。

【表】 前述のように、各々のターミナル１０は複数の
異なつたケーパビリテイ、すなわち中央メモリ１
２に対する複数のアクセス・クラスを使用するこ
とができる。一般に、これらのアクセス・クラス
は３つの型、すなわちDR、DWおよびIRに分類
できるので、所与の時点では、特定のターミナル
１０は、DRアクセスの１つのクラス、DWアク
セスの１つのクラスおよび（又は）IRアクセス
の１つのクラスしか実行しないものと考えられ
る。従つて、第１表に示すように、TMB１４の
メモリ空間には３つの制御レジスタ５０しか設け
られていない。各々の制御レジスタ５０の機能
は、各カテゴリで現に使用されている特定のケー
パビリテイを指示することである。例えば、或る
ターミナル１０が、ケーパビリテイ・アクセスＸ
によつて識別されるような、中央メモリ１２に対
する特定の型の読取りアクセスを要求する場合、
ターミナル１０は連想アドレス、例えば要求され
たケーパビリテイに対応する、マツプ・テーブル
４８中のアドレスを識別するポインタ値を、DR
レジスタにロードする。TMB１４は、マツプ・
テーブル４８を検査して該ケーパビリテイが有効
であることを認識する。次に、当該ターミナル１
０が読取りアドレスを供給すると、この読取りア
ドレス、すなわち仮想アドレスの一部はDRレジ
スタを指定する。そして、この仮想アドレスはマ
ツプ・テーブル４８の指示された位置に書込まれ
たデータに従つて、TSポートと論理アドレスに
自動的に変換される。 G5 要求の型 各々のターミナル１０が発信しうる
要求には、基本的に４つの異なつた型がある。タ
ーミナル１０によつて発信される第１の型の要求
は、“新しい”ケーパビリテイの要求と呼ばれる。
これは、当該要求中のターミナルについてまだ承
認されていない、中央メモリ１２に対する特定の
型のアクセスを実行するような要求である。例え
ば、若し、或るターミナル１０が、そのコマン
ド・レジスタに要求を置いて、特定の型の書込み
アクセスが要求されていることを指示するなら
ば、CSP３６とCMC３４は、何が使用可能かを
調べるとともに、当該ターミナルが要求した書込
みケーパビリテイを実行しうる、中央メモリ１２
内の領域を予約するように協働する。この場合、
MMB１８とTMB１４のテーブルが適切に更新
されることはもちろんである。かくて、このケー
パビリテイは、当該ターミナルがそれを放棄する
までは、現存するケーパビリテイとして、当該タ
ーミナルに使用可能な状態に留まる。 ターミナル１０によつて発信される第２の型の
要求はTMB１４に対する要求であつて、既に予
約されている中央メモリ１２内の指定された領域
で当該ターミナルが現存するケーパビリテイの実
行を開始しうるように、このケーパビリテイを制
御レジスタ５０にロードせしめるものである。 ターミナル１０によつて発信される第３の型の
要求は、現存するケーパビリテイを解放または終
了させるためのものである。かかる要求が発信さ
れた場合、CSP３６とCMC３４は変換テーブル
から対応する項目を除去するように動作し、かく
て中央メモリ１２内の以前に予約されていた領域
が他のターミナルに使用可能となる。 ターミナル１０によつて発信される第４の要求
は、アクセス要求、すなち制御レジスタ５０の１
つに現に置かれているケーパビリテイを実行する
ようなものである。 G6 動作（第４Ａ図〜第６Ｂ図） 次に、関連する流れ図を参照して、前記各要求
の処理動作を詳細に説明する。 先ず、TMB１４の動作の流れ図を示す第４Ａ
図および第４Ｂ図を参照するように、TMB１４
は最初のステツプ90ですべての制御レジスタ５０
を無効とマークする。これは、例えば、電源投入
時の初期設定ルーチンの間に実行することができ
る。次のステツプ９５、TMB１４はそのターミ
ナル１０からの要求を待機する。新しいケーパビ
リテイの要求（第１の型の要求）を受取ると、
TMB１４はステツプ100でCSP３６へ要求を送
つて、要求中ターミナルによる特定の型のアクセ
スのための新しい空間を中央メモリ１２の中に予
約するように指示する。この場合、第６Ａ図に示
すように、CSP３６はステツプ200で未使用のケ
ーパビリテイ番号とそれに関連する論理アドレス
（LA）を選択し、次いでステツプ202で、中央メ
モリ１２の使用可能な物理アドレス（PA）を識
別する要求をCMC３４に送る。若し、CMC３４
が（例えば、使用可能な中央メモリ１２の空間が
不十分であるという理由で）この要求を許可しな
いなら、この判断ステツプ204に続くステツプ206
で、CSP３６はステータス・エラーコードを
TMB１４に送る。第４Ａ図のステツプ102でこ
のエーラコードを受取ると、TMB１４は第４Ｂ
図のステツプ104に進み、ステータス・エラーコ
ードで要求中ターミナルに割込む。割込まれた要
求中ターミナルは、直ちに又はしばらくしてか
ら、その要求を反復することができる。 若し、CMC３６からの新しい物理アドレスに
対するCSP３６の要求が、第６Ａ図のステツプ
204で許可されれば、CPS３６はステツプ205で、
MSポートおよび物理アドレス（PA）をCMC３
４から受取る。第６Ｂ図のステツプ208で、CSP
３６はこのケーパビリテイに対する将来の要求を
サービスすべき１つのMMB１８選択し、そして
ステツプ210で、（MMB、LA）の特定の組合せ
が（MSポート、PA）に変換されることを
CMCP３４に知らせる。CMC３４は、この情報
をマスタ・テーブルに記入する。 第６Ｂ図のステツプ212、CSP３６は、論理ア
ドレスからMSポートおよび物理アドレスへの変
換データを、選択されたMMB１８のマツプ・テ
ーブルに記入するように、該MMBに通知し、そ
して最後のステツプ214で、要求されたケーパビ
リテイをSTポートおよび論理アドレスにマツピ
ングするための変換データを当該TMB１４に送
る。第４Ａ図のステツプ102で、要求が許可され
たことを検出した場合、TMB１４は、新しいケ
ーパビリテイを含むようにそのマツプ・テーブル
４８を更新するとともに、この新しいケーパビイ
テイを適切な制御レジスタ５０にロードし、この
制御レジスタ５０を有効とマークする。これらの
動作は、ステツプ102A（第４Ａ図）および102B
（第４Ｂ図）で行なわれる。 ターミナル１０によつて発信される第２の型の
要求は、当該ターミナルにとつて既に使用可能な
“現存する”ケーパビリテイの要求である。この
ような場合、ターミナル１０は、所望のケーパビ
リテイを適切な制御レジスタ５０にロードし、そ
してTMB１４はステツプ106（第４Ａ図）でその
マツプ・テーブル４８を検査して該ケーパビリテ
イが使用可能かどうかを確認する。若し、このケ
ーパビリテイの使用可能性が確認されたなら、制
御レジスタ５０はステツプ106Aで有効とマーク
される。一方、マツプ・テーブル４８を検査し
て、ケーパビリテイが使用不能であることがわか
れば、TMB１４はステツプ110で、CSP36に対
しTSポート、論理アドレスおよび対応するアク
セス権を要求する。この場合、CSP３６は第６Ａ
図のステツプ216で、マスタ・ケーパビリテイ・
テーブルを調べて、要求されたケーパビリテイ
が、要求中ターミナル１０に対し既に使用可能に
されているかどうかを判定する。若し、使用可能
でないなら、ステツプ218で、ステータス・エラ
ーコードがTBM１４に戻される。第４Ｂ図のス
テツプ112で、このステータス・エラーコードが
TMB１４によつて検出されると、ターミナル１
０はステツプ114において、このステータス・エ
ラーコードで割込まれる。 若し、CSP３６がそのケーパビリテイ・テーブ
ルをステツプ216（第６Ａ図）で調べて、要求され
たケーパビリテイが要求中ターミナルに使用可能
であると判定すれば、CSP３６はステツプ220で、
マツプ・テーブル４８のデータをTMB１４に供
給する。TMB１４は第４Ｂ図のステツプ116で、
そのマツプ・テーブル４８を更新するとともに、
制御レジスタ５０を有効とマークする。若し、
TMBが、例えば書込みケーパビリテイをDRレ
ジスタにロードするように求められたのであれ
ば、ステータス・レジスタはロード成功を指示せ
ず、エラーコードが要求中ターミナルへ送られ
る。 前述の説明は、ターミナル１０による新しいケ
ーパビリテイの要求、また現に制御レジスタ５０
に書込まれていない現存するケーパビリテイの要
求に関するものである。これらの２つのプロセス
のどちらかが完了した後は、ターミナル１０は単
にアクセス・アドレスをTMB１４に供給するだ
けで、中央メモリ１２をアクセスすることができ
る。以下、このような動作を詳細に説明する。先
ず第４Ａ図を参照するに、TMB１４はそのター
ミナル１０から、１つの制御レジスタ５０を指示
するアクセス・アドレスとオフセツトを受取る。
TMB１４はステツプ120で、アドレスされた制
御レジスタ５０を調べて、それが有効とマークさ
れているかどうかを判定する。若し、有効とマー
クされていなければ、エラー・コードが当該ター
ミナルに戻されて、このターミナルが所望のケー
パビリテイを制御レジスタ５０にロードする要求
を発信しなければならないことを指示する。この
動作はステツプ120Aで行なわれる。一方、制御
レジスタ５０の内容が有効なら、すなわちこの制
御レジスタ５０が既にCSP３６によつて承認され
ているケーパビリテイを含むなら、TMB１４は
そのマツプ・テーブル４８を参照して、この制御
レジスタ５０を指定したターミナル１０からの仮
想アドレスの一部を、TSポートおよび論理アド
レスと置換える。この動作はステツプ120Bで行
なわれる。TMB１４はステツプ120Cで、これら
のTSポート、論理アドレスおよびオフセツトを
ターミナル・スイツチ１６に送る。かくて、ター
ミナル・スイツチ１６は、当該TMB１４と指定
されたTSポートの間の接続を確立して、第４Ｂ
図のステツプ120Dで、これらの理論アドレスお
よびオフセツトを対応するMMB１８に送る。 次に、第５図のステツプ306では、MMB１８
はそのマツプ・テーブルを検査して、受取つた論
理アドレスが駐在しているかどうかを判定する。
中央メモリ１２にある領域が、この割当てられた
ケーパビリテイのために予約されていたとして
も、CMC３４がこの予約メモリ領域を他の目的
に流用することがある。このような場合、CMC
３４はこのメモリ領域内のデータをその補助メモ
リに書出すとともに、適切なMMB１８のマツ
プ・テーブルか対応する項目を削除する。若し、
MMB１８がステツプ306で、要求された論理ア
ドレスがそのマツプ・テーブルに駐在していない
と判定すれば、このMMB１８はステツプ308で、
メモリ・スイツチ２０を介するCMC３４との接
続をオープンし、そしてステツプ310で、CMC３
４に新しい変換データを要求する。CMC３４は、
要求されたデータを駐在させるのに必要な入出力
動作を非同期的に決定してこれを開始させる。こ
の動作は、前記特願昭59−243556号明細書に詳細
に説明しているように、CMC３４に設けられた
マイクロプロセツサの非同期アレイを用いて良好
に行なうことができる。CMC３４は、要求デー
タを補助メモリから検索し、これを中央メモリ１
２に書込み、次いでこのデータをアクセスできる
MSポートおよび物理アドレスをMMB１８に通
知する。第５図のステツプ312で、MMB１８は
そのマツプ・テーブルを新しい変換データによつ
て更新する。 MMB１８のマツプ・テーブルがステツプ312
で適切に更新された後、またはステツプ306で論
理アドレスがマツプ・テーブルに駐在すると最初
に判定された場合、MMB１８は、受取つた論理
アドレスを、対応するMSポートおよび物理アド
レスと置換え、メモリ・スイツチ２０の指示され
たMSポートとの接続を確立する。前記動作はス
テツプ306Aおよび306Bで行なわれる。MMB１
８はステツプ316で、物理アドレスおよびオフセ
ツトによつて指定されたメモリ位置をアクセスす
る。ここで、物理アドレスは要求されたレコード
を発見しうるメモリ・ブロツクの先頭を指示し、
オフセツトは該ブロツク内の位置を指示するよう
なものである。所望のメモリ位置がアクセスされ
た後、TMB１８は第４Ｂ図に示すように動作す
る。すなわち、ステツプ122でこのメモリ位置へ
の書込みを行なうか、またはステツプ124でこの
メモリ位置からの読取りを行ない、次いでステツ
プ124Aで新しいデータの転送を待機する。 最後に、ターミナル１０からそのTMB１４に
供給される第３の型の要求、すなわちもはや必要
なしと決定された現存のケーパビリテイを削除す
ることにより、中央メモリ１２を解放するような
要求について説明する。第４Ａ図に示すように、
関連するターミナル１０から現存するケーパビリ
テイを解放するための要求を受取ると、TBM１
４はステツプ128で、そのマツプ・テーブル４８
から対応する項目を削除する。ステツプ130で、
CSP３６に前記削除が通知され、かくてCSP３６
は第６Ａ図のステツプ226および228に示すように
動作する。すなわち、それ自身のマツプ・テーブ
ルからケーパビリテイを削除し、そしてCMC３
４および適切なMMB１８に対し、論理アドレス
の変換データをそれらのマツプ・テーブルから削
除するように通知する。第４Ａ図のステツプ132
で、TMB１４は、削除すべきケーパビリテイが
現に制御レジスタ５０にあるかどうかを判定し、
若しあれば、該レジスタを無効とマークする。 ターミナル１０からのアクセス要求の外に、
CSP３６は第６Ａ図に示すようなブロツク転送要
求も処理しうる。メインフレーム・プロセツサ３
９からの（特定のMSポート、物理アドレスおよ
びブロツクサイズを識別する）このようなブロツ
ク転送要求に応答して、CSP３６はステツプ250
および252で、メモリ・スイツチ２０を介して指
示されたMSポートへのチヤネルをオープンし、
ブロツク転送を実行する。 本発明による他の改良点は、種々のシステム構
成要素の物理的位置にある。中央メモリ１２とタ
ーミナル１０内のマイクロプロセツサ２２との間
のデータ転送は比較的高速度、例えば１メガバイ
ト／秒または10メガバイト／秒程度の速度で行な
うことが有利であるので、このような速度でデー
タを転送しうる伝送媒体が比較的高価であること
を考慮すれば、かかるデータ転送経路の長さをで
きるだけ短くすることが望ましい。かくて本シス
テムは、中央メモリ１２、TMB１４および
MMB１８、スイツチ１６および２０、CMC３
４、CSP３６ならびに各ターミナル１０のマイク
ロプロセツサ部分をすべて集中配置することによ
り、それらのデータ転送経路を最小限にすること
ができる。キーボードおよびデイスプレイの組合
せについては、その各々を遠隔の位置に置き、こ
れをかなり長いデータ転送線を介して中央位置に
接続することができる。しかしながら、キーボー
ド／モニタの組合せとデータ処理システムの他の
部分との間のデータ転送は、2400バイト／秒また
は9600バイト／秒程度の比較的低いデータ速度し
か必要としないので、かなりの費用を節約するこ
とができる。更に、比較的高頻度の保守を要する
すべてのシステム構成要素を集中的に配置し、高
頻度の保守を要しないキーボードおよびデイスプ
レイのみを遠方に配置することができるという利
点もある。 前述の分散配置された複数のプロセツサから成
るローカル・ネツトワークはメモリ組合され、シ
ステム内でバツフアされる共用フアイルへのメモ
リ・マツプド入出力を可能にし、遠方に配置され
たデータ・ベースをケーパビリテイに従つてアク
セスすることを可能にし、すべての資源のオンラ
イン再構成を可能にし、また既存の技術を用いて
実現することができる。各スイツチ接続の帯域幅
は、ターミナル１０のマイクロプロセツサ２２の
速度によつてのみ駆動され、さらに本システム
は、ローカル・メモリ２４の制約によつて妨げら
れない拡張されたローカル処理を可能とする上
に、挿入リングまは同報通信ネツトワークよりも
かなりすぐれたコスト／パフオーマンスを与え
る。 共用フアイルへの入出力アクセスは、遠方のフ
アイル・サーバを経由するというよりも、相互接
続システム内で集中的にバツフアされるのであ
る。従つて、完全性を失うことなく、入出力アク
セスの階層的シテージングおよび分離を行なうこ
とが可能となるが、これはマツピング・ボツクス
および中央アドレス中間割振りにより与えられる
ケーパビリテイ機構に起因するものである。 このようなメモリ結合ネツトワークと通常のデ
ータベース・システムの間のインタフエースは、
制御情報が集中化されているために、ゲートウエ
イ結合リング・ネツトワークよりもずつと簡単で
かつ効率的でらう。ケーパビリテイ・アドレツシ
ングの直接サポートはデータベース完全性検査の
オフローデイング等を容易にする。 更に、本システムを共用ケーパビリテイのため
に設計変更することもできる。例えば、中央メモ
リ１２へ情報を書込む１つのターミナル１０は、
システム中の他のすべてのターミナル１０がこの
情報の読取りアクセスを与えられることを指示し
たり、または所要のパスワードを与えられている
ターミナル１０だけがこの情報をアクセス可能で
あること指示することができる。CSP３６は、
各々のケーパビリテイがどのターミナル１０に使
用可能であるかを指示する情報を記憶し、またこ
のSCP３６は、いくつのターミナル１０が任意の
時刻にケーパビリテイを使用していたかを示すレ
コードを維持することが望ましい。若し、ケーパ
ビリテイを生成したターミナル１０がその後でこ
のケーパビリテイの解放を要求したなら、CSP３
６は、そのテーブルから該ケーパビリテイを削除
しなければならないだけではなく、すべての
TMB１４にあるマツプ・テーブル４８から該ケ
ーパビリテイが削除されたことも保証しなければ
ならないからであろう。従つて、第６Ａ図のステ
ツプ226および228が実行されるのは、解放中のケ
ーパビリテイがもはやどのターミナル１０によつ
ても使用されていないことを使用カウンタが指示
する場合だけである。このような場合には、論理
アドレスの変換データはもはや必要ないからであ
る。 Ｈ 効果 以上詳述したように、本発明によれば、、仮想
メモリの動作を制御するために従来使用されてい
た非常に高速のプロセツサにかえて、これよりず
つと小型で低価格のプロセツサを使用し、これら
のプロセツサを並列に動作させてかかる機能を従
来と実質的に同等の速度で行わせるようにしてい
るので、システム全体のコストを著しく減少する
ことができる。

【図面の簡単な説明】

第１図は本発明に従つた相互接続システムを示
す概略ブロツク図、第２図は第１図のターミナ
ル・マツピング・ボツクス（TMB）１４の構成
を示すブロツク図、第３図は第１図のインテリジ
エント・ターミナル１０の構成を示すブロツク
図、第４Ａ図および第４Ｂ図は第１図のターミナ
ル・マツピング・ボツクス（TMB）１４の動作
を示す流れ図、第５図は第１図のメモリ・マツピ
ング・ボツクス（MMB）１８の動作を示す流れ
図、第６Ａ図および第６Ｂ図は第１図の通信サー
ビス・プロセツサ（CSP）３６の動作を示す流れ
図である。 １０……インテリジエント・ターミナル、１２
……中央メモリ、１４……ターミナル・マツピン
グ・ボツクス（TMB）、１６……ターミナル・
スイツチ（TS）、１８……メモリ・マツピング・
ボツクス（MMB）、２０……メモリ・スイツチ
（MS）、３４……中央メモリ・コントローラ
（CMC）、３６……通信サービス・プロセツサ
（CSP）、３９……メインフレーム・プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のインテリジエント・ターミナル（たと
   えば第１図の１０）と、共用メモリ（たとえば第
   １図の１２）と、前記インテリジエント・ターミ
   ナルに前記共用メモリへのアクセスを与えるため
   の相互接続手段とを備えたデータ処理において、
   前記相互接続手段が、 仮想アドレスおよびオフセツトを含む第１のア
   ドレスを前記インテリジント・ターミナルから受
   取り、該仮想アドレスをターミナル・スイツチの
   ポート識別子および論理アドレスにそれぞれ変換
   るする複数の第１マツピング・ボツクス（たとえ
   ば第１図の１４）と、 前記第１マツピング・ボツクスにそれぞれ接続
   されている複数の第１スイツチ・ポートと、複数
   の第２スイツチ・ポートとを有し、前記論理アド
   レスおよびオフセツトを前記ターミナル・スイツ
   チのポート識別子に対応する該第２スイツチ・ポ
   ートに第２のアドレスとしてそれぞれ転送する第
   １スイツチ（たとえば第１図の１６）と、 前記第２のアドレスを受取り、該アドレスをメ
   モリ・スイツチのポート識別子および物理アドレ
   スにそれぞれ変換する複数の第２マツピング・ボ
   ツクス（たとえば第１図の１８）と、 前記メモリ・スイツチのポート識別子および物
   理アドレスを受取る複数の第１スイツチ・ポート
   と、前記メモリのアドレス入力に接続されている
   複数の第２スイツチ・ポートとを有し、前記物理
   アドレスおよびオフセツトを、前記メモリ・スイ
   ツチのポート識別子に対応する前記第２スイツ
   チ・ポートにそれぞれ転送する第２スイツチ（た
   とえば第１図の２０）を含むことを特徴とするデ
   ータ処理システム。