JPH0448817A - Level conversion circuit - Google Patents

Abstract

PURPOSE:To simplify the circuit constitution, to reduce power consumption and to decrease a layout area by having only to provide a circuit shifting the input signal of a very small amplitude and a CMOS inverter in response to an output signal to apply CMOS level conversion. CONSTITUTION:Components of a CMOS inverter, that is, n-channel transistors(TRs) QN1, QN2 are turned on/off in response to the level of an input signal entering gates, that is, the signal of nodes B1, B2 after level shift. On the other hand, the potential difference between the gate-source of p-channel MOS TRs QP1, QP2 of the CMOS inverter at the time of turning on is as large as nearly 2V, and conversely said difference is almost 0V at the time of turning off. Thus, the level conversion circuits as a whole acts like a conventional CMOS inverter. As a result, the level of an input signal with a very small amplitude is converted into a CMOS level at high speed with comparatively low power consumption without increasing the layout area.

Description

【発明の詳細な説明】 〔概要〕 レベル変換回路、特に、振幅の微小な信号（例えば半導
体メモリにおいてビット線に現れるＥＣＬレベルの信号
）をＣＭＯＳレベルに変換する回路の構成に関し、 振幅の微小な信号レベルを高速にＣＭＯＳレベルに変換
すると共に、消費電力の低減と回路規模の縮小を図るこ
とを目的とし、 入力信号のレベルを所定レベルだけ低下させるレベルシ
フト回路と、該レベルシフト回路の出力信号に応答する
ＣＭＯＳインバータとを具備し、該ｃＭＯｓインバータ
のｐチャネルＭＯ３Ｉ−ランジスタのソース側を前記入
力信号と逆論理のレベルの信号線に接続し、前記ＣＭＯ
Ｓインバータをオン・オフ動作させてそのドレイン側よ
りＣＭＯＳレベルの信号を取り出すように構成する。[Detailed Description of the Invention] [Summary] Regarding the configuration of a level conversion circuit, particularly a circuit that converts a signal with a small amplitude (for example, an ECL level signal appearing on a bit line in a semiconductor memory) to a CMOS level. A level shift circuit that lowers the level of an input signal by a predetermined level and an output signal of the level shift circuit are designed to convert signal levels to CMOS levels at high speed, reduce power consumption, and reduce circuit scale. a CMOS inverter responsive to the CMOS inverter, the source side of the p-channel MO3I transistor of the cMOS inverter is connected to a signal line having a logic level opposite to that of the input signal,
The configuration is such that the S inverter is turned on and off and a CMOS level signal is taken out from its drain side.

〔産業上の利用分野〕[Industrial application field]

本発明は、レベル変換回路に関し、特に、振幅の微小な
信号（例えば半導体メモリにおいてビット線に現れるＥ
ＣＬレベルの信号）をＣＭＯＳレベルに変換する回路の
構成に関する。The present invention relates to a level conversion circuit, and particularly to a level conversion circuit that converts signals with small amplitude (for example, E
This invention relates to the configuration of a circuit that converts a CL level signal into a CMOS level signal.

〔従来の技術、および発明が解決しようとする課題〕[Prior art and problems to be solved by the invention]

近年、ＬＳＩに対する高速化の要求が一層高まってきて
いる。そのため、ＬＳＩ内部で比較的動作スピードが損
なわれるＣＭＯＳレベル変換部において高速化を達成で
きるような回路構成が要望されている。In recent years, there has been an increasing demand for higher speed LSIs. Therefore, there is a demand for a circuit configuration that can achieve high speed in a CMOS level converter, which relatively slows down its operation inside an LSI.

上記ＣＭＯＳレベル変換部を有する回路構成の一例とし
て、例えば半導体メモリにおけるセンスアンプ回路があ
る。従来のＣＭＯＳレベル変換では、ビット線に現れる
ＥＣＬレベルの微小信号をセンスアンプに何段も通すこ
とにより、上記ＣＭＯＳレベルの信号を得るようにして
いる。An example of a circuit configuration having the CMOS level conversion section is, for example, a sense amplifier circuit in a semiconductor memory. In conventional CMOS level conversion, a small ECL level signal appearing on a bit line is passed through several stages of sense amplifiers to obtain the CMOS level signal.

ところがこの方式では、信号が複数のセンスアンプを通
過することにより信号伝搬遅延が生じ、そのために所望
の高速動作を実現できず、また、該センスアンプ自体の
レイアウト面積および消費電力が増大するという問題点
がある。そのため、最近の高速化および低消費電力化に
対する要求の高まりを考慮すると、上記従来技術ではそ
の要求に十分応えることが困難になってきている。However, with this method, a signal propagation delay occurs due to the signal passing through multiple sense amplifiers, which makes it impossible to achieve the desired high-speed operation, and the problem is that the layout area and power consumption of the sense amplifier itself increases. There is a point. Therefore, considering the recent increasing demand for higher speeds and lower power consumption, it has become difficult for the above-mentioned conventional techniques to sufficiently meet these demands.

本発明は、かかる従来技術における課題に鑑み創作され
たもので、振幅の微小な信号レベルを高速にＣＭＯＳレ
ベルに変換すると共に、消費電力の低減と回路規模の縮
小を図ることができるレベル変換回路を提供することを
目的としている。The present invention was created in view of the problems in the prior art, and is a level conversion circuit that can quickly convert a signal level with a small amplitude to a CMOS level, and can reduce power consumption and circuit scale. is intended to provide.

〔課題を解決するための手段〕[Means to solve the problem]

上記課題を解決するため、本発明によれば、入力信号の
レベルを所定レベルだけ低下させるレベルシフト回路と
、該レベルシフト回路の出力信号に応答するＣＭＯＳイ
ンバータとを具備し、該ＣＭＯＳインバータのｐチャネ
ルＭＯ３）ランジスタのソース側を前記入力信号と逆論
理のレベルの信号線に接続し、前記ＣＭＯＳインバータ
をオン・オフ動作させてそのドレイン側よりＣＭＯＳレ
ベルの信号を取り出すようにしたことを特徴とするレベ
ル変換回路が提供される。In order to solve the above problems, the present invention includes a level shift circuit that lowers the level of an input signal by a predetermined level, and a CMOS inverter that responds to the output signal of the level shift circuit, Channel MO3) The source side of the transistor is connected to a signal line having a logic level opposite to that of the input signal, and the CMOS inverter is turned on and off to extract a CMOS level signal from its drain side. A level conversion circuit is provided.

〔作用〕[Effect]

入力信号のレベルが論理的に“Ｌ”レベルの時、ＣＭＯ
ＳインバータのｐチャネルＭＯ３）ランジスタのゲート
にはレベルシフト後の“Ｌ”レベルの信号が入力され、
この時、そのソース側には入力信号と逆論理のレベル（
すなわち“Ｈ”レベル）の信号が印加されているので、
そのゲート・ソース間の電位差が相対的に大きくなり、
該ｐチャネルＭＯ３）ランジスタはオンする。逆に、入
力信号のレベルが論理的に“Ｈ″レベル時、Ｐチャネル
ＭＯ３）ランジスタのゲート・ソース間の電位差は殆ど
無くなり、該トランジスタはカットオフする。一方、Ｃ
ＭＯＳインバータのｎチャネルＭＯＳトランジスタは、
レベルシフト後の入力信号のレベルに応じてオン・オフ
する。When the input signal level is logically “L” level, CMO
The “L” level signal after the level shift is input to the gate of the p-channel MO3) transistor of the S inverter,
At this time, the input signal and the opposite logic level (
In other words, since a “H” level signal is applied,
The potential difference between the gate and source becomes relatively large,
The p-channel MO3) transistor is turned on. Conversely, when the level of the input signal is logically "H" level, the potential difference between the gate and source of the P-channel MO3 transistor becomes almost zero, and the transistor is cut off. On the other hand, C
The n-channel MOS transistor of the MOS inverter is
Turns on/off depending on the level of the input signal after level shifting.

従って、通常のＣＭＯＳインバータと同じような動作を
行い、出力もＣＭＯＳレベルに速やかに増幅（変換）さ
れる。Therefore, it operates in the same way as a normal CMOS inverter, and the output is quickly amplified (converted) to the CMOS level.

また、従来形に見られたような複数段のセンスアンプを
用いることなく、比較的簡易な構成で０ＭＯ３レベル変
換を行っているので、消費電力の低減と回路規模の縮小
に寄与する。Further, since 0MO3 level conversion is performed with a relatively simple configuration without using multiple stages of sense amplifiers as seen in the conventional type, it contributes to reduction in power consumption and circuit scale.

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。Note that other structural features and details of the operation of the present invention will be explained using the embodiments described below with reference to the accompanying drawings.

〔実施例〕〔Example〕

第１図には本発明の一実施例としてのレベル変換回路の
構成が示される。FIG. 1 shows the configuration of a level conversion circuit as an embodiment of the present invention.

同図において、ＩＮＩ、ＩＮ２は入力端子を示し、該入
力端子にそれぞれ振幅の微小な互いに相補の入力信号Ｓ
Ｌ、Ｓ２（本実施例ではＥＣＬレベルの信号）が入力さ
れる。入力端子ＩＮＩ、　ＩＮ２はそれぞれｎｐｎ型バ
イポーラトランジスタＴＩ、Ｔ２のベースに接続され、
該トランジスタの各コレクタは電源ラインνｃｃに接続
されている。トランジスタＴ１、Ｔ２のエミッタは、そ
れぞれダイオードやバイポーラトランジスタ等で構成さ
れた負荷Ｌ１、Ｌ２を介してｎチャネルＭＯ３）ランジ
スタＱＮ３．ΩＮ４の各ドレインに接続されている。ト
ランジスタＱＮ３．　ＱＮ４の各ソースはグランドライ
ンＧＮＤに接続され、各ゲートは電源ラインＶｃｃに接
続されている。In the same figure, INI and IN2 indicate input terminals, and input signals S each having a small amplitude and complementary to each other are input to the input terminals.
L and S2 (in this embodiment, ECL level signals) are input. Input terminals INI and IN2 are connected to the bases of npn bipolar transistors TI and T2, respectively.
Each collector of the transistor is connected to a power supply line νcc. The emitters of transistors T1 and T2 are connected to n-channel MO3 transistors QN3. Connected to each drain of ΩN4. Transistor QN3. Each source of QN4 is connected to the ground line GND, and each gate is connected to the power supply line Vcc.

トランジスタＱＮ３．　ＱＮ４は定電流源を構成し、入
力信号Ｓ１、Ｓ２がそれぞれトランジスタＴ１、Ｔ２の
ベースに印加された時に電源ラインＶｃｃからトランジ
スタＴ１、Ｔ２を介して負荷Ｌ１、Ｌ２にそれぞれ一定
電流を流す機能を有している。これによって各負荷の入
力端（それぞれノードＡ１、Ａ２）と出力端（それぞれ
ノードＢｌ　、　Ｂ２）の間に、当該負荷における電圧
降下の分に相当する電位差（本実施例ではＩＶ程度）が
生じる。Transistor QN3. QN4 constitutes a constant current source, and has the function of flowing a constant current from the power supply line Vcc to the loads L1 and L2 through the transistors T1 and T2, respectively, when the input signals S1 and S2 are applied to the bases of the transistors T1 and T2, respectively. have. As a result, a potential difference (approximately IV in this embodiment) corresponding to the voltage drop in the load is generated between the input terminal (nodes A1, A2, respectively) and the output terminal (nodes B1, B2, respectively) of each load.

負荷Ｌ１の出力端（ノードＢｌ）は、ＣＭＯＳインバー
タを構成するｐチャネルＭＯ３）ランジスタＱＰＩおよ
びｎチャネルＭＯ３）ランジスタＱＮＩの各ゲートに接
続されている。ＣＭＯＳインバータのｐチャネルＭＯ３
）ランジスタＱＰＩのソースは負荷Ｌ２の入力端（ノー
ドＡ２）に接続され、ｎチャネルＭＯ３）ランジスタＱ
ＮＩのソースはグランドラインＧＮＤに接続されている
。同様に、負荷Ｌ２の出力端（ノードＢ２）はＣＭＯＳ
インバータを構成するｐチャネルＭＯ３）ランジスタＱ
Ｐ２およびｎチャネルＭＯ３）ランジスタＱＮ２の各ゲ
ートに接続され、該ｐチャネルＭＯ３）ランジスタＱＰ
２のソースは負荷Ｌ１の入力端（ノードＡｌ）に接続さ
れ、ｎチャネルＭＯＳトランジスタＱＮ２のソースはグ
ランドラインＧＮＤに接続されている。The output terminal (node Bl) of the load L1 is connected to each gate of a p-channel MO3) transistor QPI and an n-channel MO3) transistor QNI that constitute a CMOS inverter. CMOS inverter p channel MO3
) The source of transistor QPI is connected to the input terminal (node A2) of load L2, and the source of transistor QPI is connected to the input terminal (node A2) of n-channel MO3) transistor QPI.
The source of NI is connected to the ground line GND. Similarly, the output terminal (node B2) of load L2 is CMOS
p-channel MO3) transistor Q that constitutes the inverter
P2 and n-channel MO3) are connected to each gate of transistor QN2, and the p-channel MO3) transistor QP
The source of the n-channel MOS transistor QN2 is connected to the input end (node Al) of the load L1, and the source of the n-channel MOS transistor QN2 is connected to the ground line GND.

ＣＭＯＳインバータＱＰ１．ＱＮｌおよびＱＰ２．　Ｑ
Ｎ２の出力端（各トランジスタのドレイン）はそれぞれ
出力端子０ＵＴ１．０ＵＴ２に接続され、該出力端子か
らそれぞれＣＭＯＳレベルの出力信号Ｓ３．Ｓ４が取り
出される。CMOS inverter QP1. QNl and QP2. Q
The output terminals of N2 (the drains of each transistor) are connected to the output terminals 0UT1.0UT2, respectively, and the CMOS level output signals S3. S4 is retrieved.

本実施例のレベル変換回路は、例えば第２図に一例とし
て示されるように、半導体メモリにおいてビット線上に
現れる振幅の微小な信号を増幅するのに用いられる。The level conversion circuit of this embodiment is used, for example, as shown in FIG. 2 as an example, to amplify a signal with a small amplitude appearing on a bit line in a semiconductor memory.

この場合、相補ビット線ＢＬｊ　、　ＢＬＸｊのレベル
差は微小であるため、この微小振幅の信号を入力端子Ｉ
ＮＩ、　ＩＮ２に直接入力しても、インバータＱＰＩ、
ＱＮＩおよびＱＰ２．　ＱＮ２は受けられない。そのた
め、ビット線電位の振幅を１ｖ程度に増幅してから入力
端子ＩＮＩ、　ＩＮ２に接続する必要がある。In this case, since the level difference between the complementary bit lines BLj and BLXj is minute, this minute amplitude signal is input to the input terminal I.
Even if input directly to NI, IN2, inverter QPI,
QNI and QP2. QN2 cannot be accepted. Therefore, it is necessary to amplify the amplitude of the bit line potential to about 1 V before connecting it to the input terminals INI and IN2.

そこで図示の構成では、相補ビット線ＢＬｊ、ＢＬＸｊ
上の信号をＥＣＬ構成の１対のｎｐｎ型バイポーラトラ
ンジスタＤＴＩ、ＤＴ２のベースに入力し、該トランジ
スタの各コレクタをそれぞれ抵抗器Ｒ１，Ｒ２を介して
電源ラインνｃｃに接続し、また共通エミッタを電流源
としてのｎチャネルＭＯ３Ｉ−ランジスタＱを介して電
源ラインＶｓｓ　（ＧＮＤ）に接続し、トランジスタＤ
ＴＩ　、　ＤＴ２の各コレクタ側にそれぞれ入力端子Ｉ
ＮＩ、ＩＮ２を接続するようにしている。これによって
、どの位置のメモリセルから読み出されたデータでも、
該データに応じた相補ビット線間の電位差を正確にＥＣ
Ｌレベルの信号として本実施例回路の入力端子ＩＮＩ、
　ＩＮ２に供給することができる。Therefore, in the illustrated configuration, complementary bit lines BLj, BLXj
The above signal is input to the bases of a pair of npn bipolar transistors DTI and DT2 in the ECL configuration, and the collectors of the transistors are connected to the power supply line νcc via resistors R1 and R2, respectively, and the common emitters are connected to the power supply line νcc. n-channel MO3I as a source - connected to power supply line Vss (GND) via transistor Q and transistor D
There is an input terminal I on each collector side of TI and DT2.
I am trying to connect NI and IN2. As a result, data read from memory cells at any location can be
Accurately EC the potential difference between complementary bit lines according to the data.
The input terminal INI of the circuit of this embodiment is used as an L level signal.
It can be supplied to IN2.

次に、本実施例のレベル変換回路の動作について第３図
の信号波形図を参照しながら説明する。Next, the operation of the level conversion circuit of this embodiment will be explained with reference to the signal waveform diagram of FIG. 3.

まず、ＥＣＬレベルの入力信号Ｓ１およびＳ２のレベル
差を１Ｖ程度とする。このＥＣＬレベルの信号ＳＬ、５
２がそれぞれトランジスタＴＩ、Ｔ２のベースに印加さ
れると、定電流源を構成するトランジスタＱＮ３．ＱＮ
４のオンにより、各ブランチにはそれぞれ電源ラインＶ
ｃｃからトランジスタＴ１、Ｔ２　、負荷Ｌ１、Ｌ２お
よびトランジスタＱＮ３．　ＱＮ４を介してグランドラ
インＧＮＤに一定電流が流れる。その結果、ノードＡｌ
（Ａ２）のレベルは、トランジスタＴｌ　（Ｔ２）のベ
ース・エミッタ間電圧だけ入力信号Ｓｔ　（Ｓ２）のレ
ベルよりも低下し、さらにノードＢｌ　（Ｂ２）のレベ
ルは、負荷Ｌｌ　（Ｌ２）による電圧降下の分だけノー
ド八１（Ａ２）のレベルよりも低下する。このレベルの
シフト量は、トランジスタΩＮ３．ＱＮ４または負荷Ｌ
１、Ｌ２の大きさに応じて変えることができる。First, it is assumed that the level difference between the ECL level input signals S1 and S2 is approximately 1V. This ECL level signal SL, 5
2 are applied to the bases of transistors TI and T2, respectively, transistors QN3 . QN
4, each branch has a power line V
cc to transistors T1, T2, loads L1, L2 and transistor QN3. A constant current flows to the ground line GND via QN4. As a result, node Al
The level of (A2) is lower than the level of input signal St (S2) by the base-emitter voltage of transistor Tl (T2), and the level of node Bl (B2) is lowered by the voltage drop due to load Ll (L2). The level of the node 81 (A2) is lowered by the amount of the node 81 (A2). The amount of this level shift is determined by the amount of shift of the transistor ΩN3. QN4 or load L
1. It can be changed depending on the size of L2.

今仮に、上記のようにして確定された各ノードにおける
レベルが、それぞれ ノードＡｌ−＋″Ｈ”レベル（４Ｖ程度）、ノードＡ２
→“Ｌ”レベル（３Ｖ程度）、ノードＢ１→“Ｈ”レベ
ル（３Ｖ程度）、ノードＢ２→“Ｌ”レベル（２Ｖ程度
）、とする（１＋の時点）。Now, hypothetically, the levels at each node determined as above are node Al-+"H" level (approximately 4V), node A2
→ "L" level (about 3V), node B1 → "H" level (about 3V), node B2 → "L" level (about 2V) (at the time of 1+).

この時点で、ノードＢ２の“ルベル（２Ｖ程度）の信号
がＣＭＯＳインバータ（ＱＰ２．　ＱＮ２）のゲートに
印加されると、ｎチャネルＭＯＳ）ランジスタＱＰ２の
ソースにはノード＾１の電位（４Ｖ程度）　ｔ）＜印加
されているので、そのゲート・ソース間には一２Ｖ程度
の電圧が加わり、ＰチャネルＭＯ５）ランジスタ（ＩＦ
５はオンする。この時、ｎチャネルＭＯＳ）ランジスタ
１ｌｌＮ２はノードＢ２の“Ｌ″レベル信号によりオフ
状態となっているので、当該ＣＭＯＳインバータの出力
信号Ｓ４はＣＭＯＳレベルで゛Ｈ″レベルを呈する。At this point, when the signal at node B2 at the level (approximately 2V) is applied to the gate of the CMOS inverter (QP2. Since t)
5 turns on. At this time, since the n-channel MOS transistor 1llN2 is turned off by the "L" level signal of the node B2, the output signal S4 of the CMOS inverter exhibits the "H" level at the CMOS level.

一方、ノードＢ１の“「レベル（３■程度）の信号がＣ
ＭＯＳインバータ（ＱＰ１、９Ｎ１）のゲートに印加さ
れると、ｎチャネルＭＯＳ）ランジスタＱＰＩのソース
にはノードＡ２の電位（３■程度）が印加されているの
で、そのゲート・ソース間の電位差はほぼ０■であり、
ｎチャネルＭＯＳ）ランジスタＱＰＩはカントオフする
。この時、ｎチャネルＭＯＳ）ランジスタＱＮＩはノー
ドＢ１の″Ｈ″レベルの信号によりオン状態となるので
、当該ＣＭＯＳインバータの出力信号Ｓ３ばＣＭＯＳレ
ベルで“Ｌ”レベルを呈する。On the other hand, the signal at node B1's level (approximately 3■) is
When applied to the gate of the MOS inverter (QP1, 9N1), the potential of node A2 (approximately 3cm) is applied to the source of the n-channel MOS transistor QPI, so the potential difference between the gate and source is approximately 0■,
n-channel MOS) transistor QPI cant off. At this time, since the n-channel MOS transistor QNI is turned on by the "H" level signal of the node B1, the output signal S3 of the CMOS inverter exhibits the "L" level at the CMOS level.

この状態でＥＣＬ入力信号ＳＬ、Ｓ２の論理レベルが反
転すると、それに応じて各ノードの論理レベルも反転し
、各ＣＭＯＳインバータＱＰＩ、ＱＮＩおよびＱＰ２．
ＱＮ２は、上記動作と逆の論理動作を行い、各出力信号
Ｓ３．Ｓ４のＣＭＯ３論理レベルを速やかに反転させる
（ｔｚＯ時点）。When the logic levels of ECL input signals SL, S2 are inverted in this state, the logic levels of each node are also inverted accordingly, and each CMOS inverter QPI, QNI and QP2.
QN2 performs a logical operation opposite to the above operation, and outputs each output signal S3. Immediately invert the CMO3 logic level of S4 (at the time of tzO).

このように本実施例の回路構成によれば、ＣＭＯＳイン
バータのｎチャネルＭＯＳ）ランジスタＱＮＩ　、　Ｑ
Ｎ２は、そのゲートに入る入力信号（すなわちレベルシ
フト後のノードＢ１．Ｂ２の信号）のレベルに応じてオ
ン・オフし、一方、ＣＭＯＳインバータのｐチ＋ネルＭ
Ｏ３）ランジスタＱＰＩ　、　ＱＰ２は、オン時にはそ
のゲート・ソース間の電位差が２■程度と大きくなり、
逆にオフ時にはその電位差がほぼＯ■となる。As described above, according to the circuit configuration of this embodiment, the n-channel MOS transistors QNI, Q of the CMOS inverter
N2 turns on and off depending on the level of the input signal entering its gate (that is, the signal at nodes B1 and B2 after level shifting), while the p-channel M of the CMOS inverter
O3) When transistors QPI and QP2 are on, the potential difference between their gates and sources is as large as about 2■,
Conversely, when off, the potential difference is approximately O■.

従って、本実施例のレベル変換回路は全体として、通常
のＣＭＯＳインバータと同じような動作を行うことがで
きる。その結果、出力はＣＭＯＳレベルに速やかに増幅
（変換）される。Therefore, the level conversion circuit of this embodiment as a whole can perform the same operation as a normal CMOS inverter. As a result, the output is quickly amplified (converted) to CMOS level.

また、半導体メモリに適用する場合、従来形ではＥＣＬ
レベルの微小信号をセンスアンプに何段も通すことによ
りＣＭＯＳレベル変換を行っていたものが、本実施例に
よれば、微小振幅の入力信号をシフトさせる回路とその
出力信号に応答するＣＭＯＳインバータとを備えるだけ
でＣＭＯＳレベル変換を実現できるので、従来形に比し
て回路構成が簡素化され、それによって消費電力の低減
とレイアウト面積の縮小を図ることができる。In addition, when applied to semiconductor memory, conventional ECL
CMOS level conversion was performed by passing a minute amplitude signal through multiple stages of sense amplifiers, but according to this embodiment, a circuit that shifts a minute amplitude input signal and a CMOS inverter that responds to the output signal are used. Since CMOS level conversion can be achieved by simply providing a circuit, the circuit configuration is simplified compared to the conventional type, thereby reducing power consumption and layout area.

なお、上述した実施例では半導体メモリにおけるＥＣＬ
レベルの入力信号を例にとって説明したが、本発明のレ
ベル変換回路はその適用例に限定されない。要は、振幅
の微小な入力信号のレベルをＣＭＯＳレベルに変換する
必要のある回路部分であれば、本発明が同様に適用され
得ることは明らかであろう。In addition, in the above-mentioned embodiment, the ECL in the semiconductor memory
Although the level input signal has been described as an example, the level conversion circuit of the present invention is not limited to this application example. In short, it is clear that the present invention can be similarly applied to any circuit portion that needs to convert the level of an input signal with a small amplitude to a CMOS level.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明のレベル変換回路によれば、
レイアウト面積を増大させることな（、比較的低消費電
力で、振幅の微小な入力信号のレベルを高速にＣＭＯＳ
レベルに変換することができる。As explained above, according to the level conversion circuit of the present invention,
It is possible to quickly adjust the level of input signals with small amplitudes without increasing the layout area (with relatively low power consumption).
Can be converted to level.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例としてのレベル変換回路の構
成を示す回路図、 第２図は第１図回路が適用される構成例を示す図、 第３図は第１図回路の動作を説明するための信号波形図
、 である。 （符号の説明） ＱＰＩ、ＱＰ２・・・ｐチャネルＭＯＳトランジスタ、
ＱＮＩ〜ΩＮ４・・・ｎチャネルＭＯＳ）ランジスタ、
ＴＩ、Ｔ２・・・ｎｐｎ型バイポーラトランジスタ、Ｌ
１、Ｌ２・・・負荷、 ０ＵＴＩ　、　０ＵＴ２・・・出力端子、ＩＮＩ、ＩＮ
２・・・入力端子、Ｓｌ　、　Ｓ２・・・振幅の微小な
入力信号、Ｓ３．Ｓ４・・・ＣＭＯＳレベルの出力信号
。 ＧＮＤ ＧＮＤ ＧＮＤ 第 図 ＧＮＤ 第１図回路が適用される構戒倒を示す図第２図FIG. 1 is a circuit diagram showing the configuration of a level conversion circuit as an embodiment of the present invention, FIG. 2 is a diagram showing an example of the configuration to which the circuit in FIG. 1 is applied, and FIG. 3 is the operation of the circuit in FIG. 1. This is a signal waveform diagram for explaining. (Explanation of symbols) QPI, QP2...p channel MOS transistor,
QNI~ΩN4...n channel MOS) transistor,
TI, T2...npn type bipolar transistor, L
1, L2...Load, 0UTI, 0UT2...Output terminal, INI, IN
2...Input terminal, Sl, S2...Input signal with minute amplitude, S3. S4...CMOS level output signal. GND GND GND Fig. GND Fig. 1 A diagram showing the configuration to which the circuit is applied Fig. 2

Claims (1)

【特許請求の範囲】 　入力信号（Ｓ１、Ｓ２）のレベルを所定レベルだけ低
下させるレベルシフト回路（Ｔｉ、Ｌ１；Ｔ２、Ｌ２）
と、該レベルシフト回路の出力信号に応答するＣＭＯＳ
インバータ（ＱＰ１、ＱＮ１；ＱＰ２、ＱＮ２）とを具
備し、該ＣＭＯＳインバータのｐチャネルＭＯＳトラン
ジスタ（ＱＰ１、ＱＰ２）のソース側を前記入力信号と
逆論理のレベルの信号線に接続し、 前記ＣＭＯＳインバータをオン・オフ動作させてそのド
レイン側（ＯＵＴ１、ＯＵＴ２）よりＣＭＯＳレベルの
信号（Ｓ３、Ｓ４）を取り出すようにしたことを特徴と
するレベル変換回路。[Claims] Level shift circuit (Ti, L1; T2, L2) that lowers the level of input signals (S1, S2) by a predetermined level.
and a CMOS responsive to the output signal of the level shift circuit.
an inverter (QP1, QN1; QP2, QN2), the source side of the p-channel MOS transistor (QP1, QP2) of the CMOS inverter is connected to a signal line having a logic level opposite to that of the input signal, and the CMOS inverter 1. A level conversion circuit characterized in that a CMOS level signal (S3, S4) is taken out from the drain side (OUT1, OUT2) by turning on and off the circuit.