JPH0448655A - Semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要］
半導体装置、特に、低オン抵抗で高耐圧のＭＯＳＦＥＴ
に関し、
製造工程を複雑にすることなく、電界集中を緩和し、Ｍ
ＯＳＦＥＴの耐圧を向上することを目的とし、
一導電型半導体基板に素子領域を設け、該素子領域中に
該基板とは反対導電型のソース拡散層およびドレイン拡
散層を互いに対向するように設け、該素子領域上に絶縁
膜を設け、該絶縁膜の上にゲート電極を前記ドレイン拡
散層と重なり合わないようにして設け、前記半導体基板
中に、少なくとも前記絶縁膜と前記ドレイン拡散層には
接するように、前記ドレイン拡散層と同導電型のオフセ
ット低濃度層を設けてなる半導体装置において、該オフ
セット低濃度層の幅をドレイン拡散層近傍からソース拡
散層近傍にいたる間で変化させて、該オフセット低濃度
層に生じる電界の集中を緩和するように構成した。[Detailed Description of the Invention] [Summary] Semiconductor device, especially MOSFET with low on-resistance and high breakdown voltage.
Regarding this, it is possible to alleviate electric field concentration and reduce M
In order to improve the withstand voltage of an OSFET, an element region is provided in a semiconductor substrate of one conductivity type, and a source diffusion layer and a drain diffusion layer of the opposite conductivity type to the substrate are provided in the element region so as to face each other, An insulating film is provided on the element region, a gate electrode is provided on the insulating film so as not to overlap with the drain diffusion layer, and is in contact with at least the insulating film and the drain diffusion layer in the semiconductor substrate. In a semiconductor device including an offset low concentration layer of the same conductivity type as the drain diffusion layer, the width of the offset low concentration layer is varied from the vicinity of the drain diffusion layer to the vicinity of the source diffusion layer. The structure is designed to alleviate the concentration of electric field generated in the offset low concentration layer.
本発明は、半導体装置、特に、低オン抵抗で高耐圧のＭ
ＯＳＦＥＴに関する。The present invention relates to a semiconductor device, especially an M with low on-resistance and high breakdown voltage.
Regarding OSFET.
近年、デイスプレィパネルの駆動やメカトロニクス等の
分野において、ＭＯＳＦＥＴのより一層の高耐圧化、大
電力化が必要となっている。In recent years, in fields such as display panel driving and mechatronics, there has been a need for MOSFETs with higher voltage resistance and higher power consumption.
例えば、プラズマデイスプレィの駆動用としては１２０
〜１８０■の高圧に耐えるものが要求されている。For example, 120 for driving a plasma display.
There is a need for something that can withstand high pressures of up to 180 cm.
また、例えばメモリや論理ゲートアレイＩＣにおいて、
その高集積化にともない、構成要素であるＭＯＳＦＥＴ
を微細化する必要があるが、その微細化に伴って、ＭＯ
ＳＦＥＴの耐圧が低くなり、従来５■で動作させていた
回路を、素子の耐圧が不足することが理由で、３■で動
作させる必要が生じている。Also, for example, in memories and logic gate array ICs,
With the increase in integration, the component MOSFET
It is necessary to miniaturize the MO.
The withstand voltage of SFETs has become lower, and circuits that were conventionally operated at 5-inches now need to be operated at 3-inches because the withstand voltage of the element is insufficient.
このように、ＭＯＳＦＥＴには、オン抵抗との関係で、
相対的な意味での高耐圧化も求められている。In this way, in relation to the on-resistance, MOSFETs have
Higher voltage resistance is also required in a relative sense.
〔従来の技術］
従来、この種の高耐圧ＭＯ３ＦＥＴとしては、ゲート電
極をドレイン拡散層と重なり合わないようにオフセット
して設けたオフセット型ＭＯ３ＦＥＴが知られている。[Prior Art] Conventionally, as this type of high voltage MO3FET, an offset type MO3FET in which a gate electrode is provided offset so as not to overlap a drain diffusion layer is known.
第３図は、従来の高耐圧オフセット型Ｍ ＯＳ ＦＥＴ
の構成図で、（ａ）は断面図、（ｂ）は平面図である。Figure 3 shows a conventional high voltage offset type MOS FET.
In the configuration diagram, (a) is a cross-sectional view, and (b) is a plan view.
この図において、１は一導電型半導体基板、２は素子領
域、３は反対導電型のソース拡散層、４は反対導電型の
ドレイン拡散層、５はゲート絶縁膜、６はゲート電極、
７はオフセット低濃度層、８はオフセット低濃度層部分
における素子領域の境界線、９はドレイン拡散層とオフ
セット低濃度層の境界線、１０はゲート電極とオフセッ
ト低濃度層の境界線であり、電気力線１１、電界集中が
生じる箇所Ａ、Ｂ、Ｃが後の説明の便宜上書き加えられ
ている。In this figure, 1 is a semiconductor substrate of one conductivity type, 2 is an element region, 3 is a source diffusion layer of an opposite conductivity type, 4 is a drain diffusion layer of an opposite conductivity type, 5 is a gate insulating film, 6 is a gate electrode,
7 is the offset low concentration layer, 8 is the boundary line of the element region in the offset low concentration layer portion, 9 is the boundary line between the drain diffusion layer and the offset low concentration layer, 10 is the boundary line between the gate electrode and the offset low concentration layer, Lines of electric force 11 and locations A, B, and C where electric field concentration occurs are added for convenience of later explanation.
なお、電気力線の向きは、便宜上ｎチャネルＦＥＴとし
て記入した。Note that the direction of the electric lines of force is indicated as an n-channel FET for convenience.
この図にみられるように、従来の高耐圧オフセｙ ト型
ＭＯＳ Ｆ ＥＴにおいては、ドレイン拡散層４からゲ
ート電極６に延びるオフセット低濃度層は、その幅を変
えることなく、オフセット低濃度層部分における素子領
域の境界線８は、ドレイン拡散層とオフセット低濃度層
の境界線９、および、ゲート電極とオフセット低濃度層
の境界線１０に垂直な直線によって形成されている。As seen in this figure, in the conventional high-voltage offset type MOSFET, the offset low-concentration layer extending from the drain diffusion layer 4 to the gate electrode 6 has an offset low-concentration layer portion without changing its width. A boundary line 8 of the device region in is formed by a straight line perpendicular to a boundary line 9 between the drain diffusion layer and the offset low concentration layer and a boundary line 10 between the gate electrode and the offset low concentration layer.
したがって、オフセット低濃度層の中の電気力線１１は
、ドレイン拡散層４からゲート電極６に向かって平行に
走っている。Therefore, the electric lines of force 11 in the offset low concentration layer run in parallel from the drain diffusion layer 4 toward the gate electrode 6.
このような構造のＭＯＳＦＥＴにおいては、オフセット
低濃度層７を介することによって、ドレイン拡散層４に
かかる高電圧によって半導体基板中に生じる電界を弱め
、ブレイクダウンを防ぐことを意図している。In a MOSFET having such a structure, the offset low concentration layer 7 is used to weaken the electric field generated in the semiconductor substrate due to the high voltage applied to the drain diffusion layer 4, thereby preventing breakdown.
また、単にドレイン拡散層４をゲート電極６から離すだ
けでなく、オフセット低濃度層７を介在させることによ
って、ＭＯＳ Ｆ ＥＴのオン抵抗の低減をも図ってい
る。Further, in addition to simply separating the drain diffusion layer 4 from the gate electrode 6, by interposing the offset low concentration layer 7, the on-resistance of the MOSFET is also reduced.
前記、従来のオフセット型ＭＯ３ＦＥＴでは、ソース拡
散層あるいはゲート電極とドレイン拡散層の間に高電圧
がかかった時、第３図（ａ）中のＡ、Ｂ、Ｃで示す部分
に電界の集中が生じる。In the aforementioned conventional offset type MO3FET, when a high voltage is applied between the source diffusion layer or the gate electrode and the drain diffusion layer, the electric field is concentrated in the areas indicated by A, B, and C in Fig. 3(a). arise.
Ｃでの電界集中は例えばＳＯ■構造を採ることによって
有効に防ぐことができるが、ＡやＢでの電界集中を有効
に防くことはできない。Electric field concentration at C can be effectively prevented by adopting an SO2 structure, for example, but electric field concentration at A and B cannot be effectively prevented.
この電界集中が生じる箇所Ａ、Ｂは、オフセント低不純
物層の不純物濃度の相対的高低によって異なり、ＭＯＳ
Ｆ ＥＴがオンしたときの抵抗値を低くして大電流動
作を可能にするために、オフセット低濃度層の不純物濃
度を比較的高く設定した場合は、オフセット低濃度層の
ゲート側のＡでの電界集中が激しくなる。The locations A and B where this electric field concentration occurs differ depending on the relative height of the impurity concentration of the off-cent low impurity layer, and the MOS
If the impurity concentration of the offset low concentration layer is set relatively high in order to reduce the resistance value when the FET is turned on and enable large current operation, the impurity concentration at A on the gate side of the offset low concentration layer Electric field concentration becomes intense.
他方、オンしたときの抵抗値よりも耐圧を重視してオフ
セット低濃度層の不純物濃度を比較的低く設定した場合
は、オフセット低濃度層のドレイン側のＢでの電界集中
が激しくなる。On the other hand, if the impurity concentration of the offset low-concentration layer is set to be relatively low, placing more importance on the withstand voltage than the resistance value when turned on, the electric field concentration at B on the drain side of the offset low-concentration layer becomes intense.
上記の場合、オフセット低濃度層のＡあるいはＢの電界
集中を緩和するには、オフセット低濃度層の不純物濃度
を、電界集中が生じるゲート側あるいはドレイン側で低
くし、他の側の不純物濃度を高くすることが考えられる
が、このような不純物濃度分布を平面内で微妙に制御す
るためには工程数を増やすことが必要であり、製造コス
トの増大を招くことになる。In the above case, in order to alleviate the electric field concentration in A or B of the offset low concentration layer, the impurity concentration of the offset low concentration layer is lowered on the gate side or drain side where electric field concentration occurs, and the impurity concentration on the other side is reduced. Although it is conceivable to increase the impurity concentration distribution within a plane, it is necessary to increase the number of steps, leading to an increase in manufacturing costs.
そこで、本発明は、製造工程を複雑にすることな（、電
界集中を緩和し、ＭＯＳＦＥＴの耐圧を向上することを
目的とする。Therefore, an object of the present invention is to improve the withstand voltage of a MOSFET by easing electric field concentration without complicating the manufacturing process.
本発明にかかる半導体装置においては一導電型半導体基
板に素子領域を設け、該素子領域中に該基板とは反対導
電型のソース拡散層およびドレイン拡散層を互いに対向
するように設け、該素子領域上に絶縁膜を設け、該絶縁
膜の上にゲート電極を前記ドレイン拡散層と重なり合わ
ないようにして設け、前記半導体基板中に、少なくとも
前記絶縁膜と前記ドレイン拡散層には接するように、前
記ドレイン拡散層と同導電型のオフセット低濃度層を設
けてなる半導体装置において、該オフセット低濃度層の
幅をドレイン拡散層近傍からソース拡散層近傍にいたる
間で変化させて、該オフセット低濃度層に生じる電界の
集中を緩和するように構成した。In the semiconductor device according to the present invention, an element region is provided in a semiconductor substrate of one conductivity type, a source diffusion layer and a drain diffusion layer of a conductivity type opposite to that of the substrate are provided in the element region so as to face each other, and the element region an insulating film is provided thereon, a gate electrode is provided on the insulating film so as not to overlap with the drain diffusion layer, and in the semiconductor substrate so as to be in contact with at least the insulating film and the drain diffusion layer; In a semiconductor device including an offset low concentration layer of the same conductivity type as the drain diffusion layer, the width of the offset low concentration layer is changed from the vicinity of the drain diffusion layer to the vicinity of the source diffusion layer, and the width of the offset low concentration layer is changed from the vicinity of the drain diffusion layer to the vicinity of the source diffusion layer. The structure is designed to alleviate the concentration of electric field generated in the layer.
この場合、低オン抵抗を重視して、オフセット低濃度層
の不純物濃度を比較的高くした場合は、オフセット低濃
度層の幅をドレイン拡散層からゲート電極に向かうにし
たがって拡大するようにし、オン抵抗よりも耐圧を重視
して、オフセラ］・低濃度層の不純物濃度を比較的低く
した場合は、オフセット低濃度層の幅をドレイン拡散層
からゲート電極に向かうにしたがって、減少するように
構成する。In this case, if the impurity concentration of the offset low-concentration layer is made relatively high with emphasis on low on-resistance, the width of the offset low-concentration layer should be expanded from the drain diffusion layer toward the gate electrode, and the on-resistance When the impurity concentration of the offset low-concentration layer is made relatively low, placing more emphasis on breakdown voltage, the width of the offset low-concentration layer is configured to decrease from the drain diffusion layer toward the gate electrode.
第１図は、本発明の半導体装置の原理説明図で、（ａ）
は断面図、（ｂ）は平面図である。FIG. 1 is a diagram explaining the principle of the semiconductor device of the present invention, (a)
is a cross-sectional view, and (b) is a plan view.
この図において、θ、 θ２、θ３、θ４は、オフセ
ント低濃度層部分における素子領域の境界線と、ゲート
電極とオフセント低濃度層の境界線、あるいはドレイン
拡散層とオフセット低濃度層の境界線とがなす角度を示
し、他の符号は、第４図において同符号を付して説明し
たものと同じである。In this figure, θ, θ2, θ3, and θ4 are the boundary line of the element region in the off-cent low concentration layer portion, the boundary line between the gate electrode and the off-cent low concentration layer, or the boundary line between the drain diffusion layer and the offset low concentration layer. The other symbols are the same as those described with the same symbols in FIG. 4.
ここでは、説明の便宜上、ｐ型基板に設けたｎチャネル
ＭＯ５ＦＥＴについて考える。Here, for convenience of explanation, an n-channel MO5FET provided on a p-type substrate will be considered.
まずオン抵抗値を低くして、大を流における動作を可能
にすることを目的として、オフセント低濃度層の不純物
濃度を比較的高くした場合について説明する。First, a case will be described in which the impurity concentration of the off-cent low concentration layer is made relatively high in order to lower the on-resistance value and enable operation in a large current.
この場合、ｎチャネルＭＯＳ Ｆ ＥＴであるから、ソ
ース拡散層３にはＯｖ、ドレイン拡散層４には正の高い
電圧が印加される。In this case, since it is an n-channel MOS FET, Ov is applied to the source diffusion layer 3 and a high positive voltage is applied to the drain diffusion layer 4.
また、耐圧が特に問題なのは、ＭＯＳＦＥＴがオフの時
であるから、ゲート電極の電圧がＱＶであるときを考え
る。Further, since the breakdown voltage is particularly problematic when the MOSFET is off, consider the case where the voltage of the gate electrode is QV.
このとき、電気力線１１はドレイン拡散層４から主にゲ
ート電極６の方向に向かい、ドレイン拡散層４からソー
ス拡散層３やゲート電極６に向かう途中で増減すること
はない。At this time, the electric lines of force 11 mainly go in the direction from the drain diffusion layer 4 to the gate electrode 6, and do not increase or decrease on the way from the drain diffusion layer 4 to the source diffusion layer 3 or the gate electrode 6.
一方、ブレークダウンはＭＯＳＦＥＴを構成する半導体
中の、電界が一定値（降伏電界）以上に強くなった場合
に起きることが知られている。On the other hand, it is known that breakdown occurs when the electric field in the semiconductor constituting the MOSFET becomes stronger than a certain value (breakdown electric field).
そして、電界は電気力線密度に比例し、電気力線は増減
しないから、電界すなわち電気力線密度を下げるために
は、電気力線が通過する領域の面積を増やしてやればよ
いことになる。Since the electric field is proportional to the density of the electric lines of force, and the lines of electric force do not increase or decrease, in order to lower the electric field, or the density of the lines of electric force, it is sufficient to increase the area of the area through which the lines of electric force pass. .
この例では、θ、とθ４を垂直にし、オフセント低濃度
層の電界集中が生じるゲート電極側のＡにおいてθ、と
θ２を鋭角にして、オフセット低濃度層部分における素
子領域の境界線が、ゲートを掻とオフセント低濃度層の
境界線に対して垂直でない部分を有するように構成して
、その部分のオフセ・７ト低濃度層の面積を増やして電
界の集中を緩和している。In this example, θ and θ4 are made perpendicular, and θ and θ2 are made at acute angles at A on the gate electrode side where electric field concentration in the offset low concentration layer occurs, so that the boundary line of the device region in the offset low concentration layer part is the gate The offset low concentration layer is configured to have a portion that is not perpendicular to the boundary line between the offset low concentration layer and the area of the offset low concentration layer in that portion is increased to alleviate concentration of the electric field.
なお、図示されたものは、θ１と０２を共に鋭角にして
いるが、その何れか一つを鋭角にしてもそれ相応の効果
を奏する。In the illustrated example, both θ1 and 02 are acute angles, but even if one of them is made acute, the corresponding effect can be obtained.
つぎに、オン抵抗値よりも耐圧の向上を重視してオフセ
ット低濃度層の不純物濃度を比較的低くした場合は、オ
フセット低濃度層のドレイン拡散層側のＢでの電界集中
が激しくなるから、θ１と０２を垂直にして、θ、と０
４の両方または何れか一方を鋭角にして、オフセット低
濃度層部分における素子領域の境界線が、ドレイン拡散
層とオフセット低濃度層の境界線に対して垂直でない部
分を有するように構成して、その部分のオフセット低濃
度層の面積を増やすことになる。Next, if the impurity concentration of the offset low concentration layer is made relatively low with emphasis on improving the withstand voltage rather than the on-resistance value, the electric field concentration at B on the drain diffusion layer side of the offset low concentration layer will become intense. With θ1 and 02 perpendicular, θ, and 0
4 are made at acute angles so that the boundary line of the element region in the offset low concentration layer portion has a portion that is not perpendicular to the boundary line between the drain diffusion layer and the offset low concentration layer, The area of the offset low concentration layer in that part will be increased.
以下、本発明の一実施例を図面に基づいて説明する。 Hereinafter, one embodiment of the present invention will be described based on the drawings.
第２図は、本発明の実施例の平面図で、（ａ）は、オフ
セット低濃度層部分における素子領域の境界線が直線で
ある場合、（ｂ）は折れ線である場合、（Ｃ）は曲線で
ある場合を示している。FIG. 2 is a plan view of an embodiment of the present invention, in which (a) is a straight line, (b) is a polygonal line, and (C) is a plan view of an embodiment of the present invention. The case where it is a curve is shown.
この第２図（ａ）、（ｂ）、（Ｃ）において、１２は絶
縁体上に形成したｐ型半導体層からなる素子領域、１３
は高濃度ｎ型ソース拡散層、１４は高濃度ｎ型ドレイン
拡散層、１５はゲート電極用ポリシリコン、１６はオフ
セット低濃度ｎ型領域を示している。In FIGS. 2(a), (b), and (C), 12 is an element region made of a p-type semiconductor layer formed on an insulator;
14 is a high concentration n-type source diffusion layer, 14 is a high concentration n-type drain diffusion layer, 15 is polysilicon for a gate electrode, and 16 is an offset low concentration n-type region.
これらの実施例では、半導体基板として、ＳＯ■を利用
している。これはＳｉミラニーへ形成した酸化膜の上に
ポリシリコンを堆積させ、レーザ光線でこのポリシリコ
ンを溶融し、再結晶させて形成したものである。In these embodiments, SO2 is used as the semiconductor substrate. This is formed by depositing polysilicon on an oxide film formed on Si Milani, melting this polysilicon with a laser beam, and recrystallizing it.
また、これらの実施例は、大電力ＭＯ３ＦＥＴであるか
ら、オン抵抗を重視し、オフセット低濃度層の不純物濃
度を比較的高くしているから、電界集中はゲート電極側
で起きるため、その対策として、オフセット低濃度層の
ゲート電極側での幅を拡大している。In addition, since these examples are high-power MO3FETs, emphasis is placed on on-resistance, and the impurity concentration of the offset low concentration layer is relatively high, so electric field concentration occurs on the gate electrode side, so as a countermeasure. , the width of the offset low concentration layer on the gate electrode side is expanded.
なお、第２図（ａ）に記載されたＭＯＳＦＥＴのソース
拡散層の幅は１００μｍであり、θ１とθ２はともに４
５″である。Note that the width of the source diffusion layer of the MOSFET shown in FIG. 2(a) is 100 μm, and both θ1 and θ2 are 4.
It is 5″.
上記の実施例では、本発明を、オフセット型ＭＯ３ＦＥ
Ｔの例で説明したが、微細化したＭＯＳＦＥＴにお・け
るホットエレクトロン効果を低減することを目的とする
構造として知られ、オフセント低濃度層に相当するもの
がソース側にもあるＬＤＤ構造についても、オフセット
型ＭＯ３ＦＥＴにおけると同様な理由によって耐圧の向
上が実現できる。In the above embodiment, the present invention is applied to an offset type MO3FE
Although we have explained this using the example of T, we will also discuss the LDD structure, which is known as a structure aimed at reducing the hot electron effect in miniaturized MOSFETs, and has something equivalent to an offset low concentration layer on the source side. , the breakdown voltage can be improved for the same reason as in the offset type MO3FET.
そしてまた、上記の実施例では、ｎチャネルＭＯ３ＦＥ
Ｔについて説明したが、ｐチャネルＭＯ３ＦＥＴにおい
ても同様である。And also, in the above embodiment, the n-channel MO3FE
Although the description has been made for T, the same applies to p-channel MO3FET.
第４図は、従来技術によるＭＯＳＦＥＴの平面図である
。FIG. 4 is a plan view of a MOSFET according to the prior art.
図中の符号は第３図において用いたものと同じである。The symbols in the figure are the same as those used in FIG.
このＭＯＳＦＥＴでは、オフセット低濃度層の幅は一定
で、オフセット低濃度層部分における素子領域の境界線
が、ゲート電極とオフセット低濃度層の境界線、あるい
はドレイン拡散層とオフセット的濃度層の境界線に対し
てどの部分をとっても垂直である。In this MOSFET, the width of the offset low concentration layer is constant, and the boundary line of the element region in the offset low concentration layer portion is the boundary line between the gate electrode and the offset low concentration layer, or the boundary line between the drain diffusion layer and the offset concentration layer. Every part is perpendicular to .
また、この従来例においては、本発明によるｒ４０ＳＦ
ＥＴと耐圧を比較するため、本発明の実施例（第２図（
ａ））と同じく、ソース拡散層３の幅を１００μｍにし
、他の形状も概ね同じにしである。Moreover, in this conventional example, the r40SF according to the present invention
In order to compare the breakdown voltage with ET, an example of the present invention (Fig. 2 (
As in a)), the width of the source diffusion layer 3 is 100 μm, and the other shapes are generally the same.
第５図は、本発明の実施例（第２図（ａ））と、従来例
（第４図）のＭＯＳＦＥＴの耐圧測定結果を示す図であ
る。FIG. 5 is a diagram showing the withstand voltage measurement results of MOSFETs of the embodiment of the present invention (FIG. 2(a)) and the conventional example (FIG. 4).
この図においては、ＭＯＳＦＥＴのソース拡散層とゲー
ト電極を接地し、ドレインの電圧を上昇してその耐圧を
測定した結果を示している。This figure shows the results of measuring the withstand voltage by grounding the source diffusion layer and gate electrode of the MOSFET and increasing the drain voltage.
従来例における耐圧は概ね８０Ｖでばらついているが、
本発明の実施例においては、１３０■程度に集中してお
り、本発明のＭＯＳ Ｆ ＥＴは、従来例に比べ約４０
％耐圧が向上していることがわかる。The breakdown voltage in conventional examples varies around 80V, but
In the embodiment of the present invention, it is concentrated to about 130μ, and the MOS FET of the present invention has a concentration of about 40μ compared to the conventional example.
It can be seen that the % breakdown voltage has improved.
本発明では、ゲート電極、ないし、ドレイン拡散層の近
傍でオフセット低濃度層の幅を広げることにより、電気
力線密度を低減し、電界の集中を緩和し、耐圧向上を実
現している。In the present invention, by widening the width of the offset low concentration layer near the gate electrode or drain diffusion layer, the density of electric lines of force is reduced, concentration of electric field is alleviated, and breakdown voltage is improved.
以上説明したように、本発明によると、不純物添加のた
めのマスクのパターンを変えるだけで、従来の製造工程
を用いて、オフセット低濃度層の電界集中を有効に緩和
し、その結果、半導体装置の耐圧を向上することを可能
にし、この技術分野において貢献するところが大きい。As explained above, according to the present invention, electric field concentration in the offset low concentration layer can be effectively alleviated by simply changing the pattern of the mask for impurity addition using the conventional manufacturing process, and as a result, the semiconductor device This makes it possible to improve the withstand voltage of the device, making it a major contribution to this technical field.
第１図は本発明の半導体装置の原理説明図で、（ａ）は
断面図、（ｂ）は平面図、第２図は本発明の実施例の平
面図で、（ａ）はオフセット低濃度層部分における素子
領域の境界線が直線の場合、（ｂ）は折れ線の場合、（
ｃ）は曲線の場合を示し、第３図は従来の高耐圧オフセ
ット型ＭＯ３ＦＥＴの構成図で、（ａ）は断面図、（ｂ
）は平面図、第４図は従来のＭＯＳＦＥＴの平面図、第
５図は本発明の実施例と従来例のＭＯＳＦＥＴの耐圧測
定結果を示す図である。1 is a diagram explaining the principle of the semiconductor device of the present invention, (a) is a cross-sectional view, (b) is a plan view, and FIG. 2 is a plan view of an embodiment of the present invention, (a) is an offset low concentration When the boundary line of the element region in the layer part is a straight line, (b) is a polygonal line, (
c) shows the case of a curve, and Fig. 3 is a configuration diagram of a conventional high voltage offset type MO3FET, (a) is a cross-sectional view, and (b)
) is a plan view, FIG. 4 is a plan view of a conventional MOSFET, and FIG. 5 is a diagram showing the withstand voltage measurement results of an embodiment of the present invention and a conventional MOSFET.
Claims (3)
域中に該基板とは反対導電型のソース拡散層およびドレ
イン拡散層を互いに対向するように設け、該素子領域上
に絶縁膜を設け、該絶縁膜の上にゲート電極を前記ドレ
イン拡散層と重なり合わないようにして設け、前記半導
体基板中に、少なくとも前記絶縁膜と前記ドレイン拡散
層には接するように、前記ドレイン拡散層と同導電型の
オフセット低濃度層を設けてなる半導体装置において、
該オフセット低濃度層の幅をドレイン拡散層近傍からソ
ース拡散層近傍にいたる間で変化させて、該オフセット
低濃度層に生じる電界の集中を緩和することを特徴とす
る半導体装置。(1) An element region is provided on a semiconductor substrate of one conductivity type, a source diffusion layer and a drain diffusion layer of opposite conductivity type to the substrate are provided in the element region so as to face each other, and an insulating film is formed on the element region. A gate electrode is provided on the insulating film so as not to overlap with the drain diffusion layer, and a gate electrode is provided in the semiconductor substrate so as to be in contact with at least the insulating film and the drain diffusion layer. In a semiconductor device provided with an offset low concentration layer of the same conductivity type,
A semiconductor device characterized in that the width of the offset low concentration layer is varied from near the drain diffusion layer to near the source diffusion layer to alleviate concentration of electric field generated in the offset low concentration layer.
ト低濃度層の不純物濃度が比較的高く、オフセット低濃
度層の幅がドレイン拡散層からゲート電極に向かうにし
たがって、拡大することを特徴とする低オン抵抗高耐圧
半導体装置。(2) The semiconductor device according to claim 1, wherein the impurity concentration of the offset low concentration layer is relatively high, and the width of the offset low concentration layer increases from the drain diffusion layer toward the gate electrode. Low on-resistance, high voltage semiconductor device.
ト低濃度層の不純物濃度が比較的低く、オフセット低濃
度層の幅がドレイン拡散層からゲート電極に向かうにし
たがって、減少することを特徴とする高耐圧半導体装置
。(3) In the semiconductor device according to claim 1, the impurity concentration of the offset low concentration layer is relatively low, and the width of the offset low concentration layer decreases from the drain diffusion layer toward the gate electrode. High voltage semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15386790A JP2964157B2 (en) | 1990-06-14 | 1990-06-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15386790A JP2964157B2 (en) | 1990-06-14 | 1990-06-14 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448655A true JPH0448655A (en) | 1992-02-18 |
| JP2964157B2 JP2964157B2 (en) | 1999-10-18 |
Family
ID=15571840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15386790A Expired - Fee Related JP2964157B2 (en) | 1990-06-14 | 1990-06-14 | Semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2964157B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143137A (en) * | 1983-12-29 | 1985-07-29 | Yamaha Motor Co Ltd | Maintenance timing display device for vehicle |
| US6396394B1 (en) | 1999-03-26 | 2002-05-28 | Honda Giken Kogyo Kabushiki Kaisha | Display apparatus for vehicle |
| US6603393B2 (en) | 2000-03-31 | 2003-08-05 | Honda Giken Kogyo Kabushiki Kaisha | Display device for vehicles |
| US7777294B2 (en) | 2003-02-07 | 2010-08-17 | Renesas Technology Corp. | Semiconductor device including a high-breakdown voltage MOS transistor |
-
1990
- 1990-06-14 JP JP15386790A patent/JP2964157B2/en not_active Expired - Fee Related
Cited By (5)
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|---|---|---|---|---|
| JPS60143137A (en) * | 1983-12-29 | 1985-07-29 | Yamaha Motor Co Ltd | Maintenance timing display device for vehicle |
| JPH0448655B2 (en) * | 1983-12-29 | 1992-08-07 | Yamaha Motor Co Ltd | |
| US6396394B1 (en) | 1999-03-26 | 2002-05-28 | Honda Giken Kogyo Kabushiki Kaisha | Display apparatus for vehicle |
| US6603393B2 (en) | 2000-03-31 | 2003-08-05 | Honda Giken Kogyo Kabushiki Kaisha | Display device for vehicles |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2964157B2 (en) | 1999-10-18 |
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