JPH0447835A - Noise tolerance correcting circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、Ｇ ａ Ａ ｓデバイスのように伝送され
るデータのマーク率の変化によって出力データの高レベ
ル値および低レベル値が変化する半導体デバイスに対し
て設けられて、その出力データの高レベル値および低レ
ベル値の変化による雑音裕度（ノイズマージン）の低下
を補正する雑音裕度補正回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] This invention is applicable to semiconductors such as GaAs devices in which the high level value and low level value of output data change depending on the change in the mark rate of transmitted data. The present invention relates to a noise margin correction circuit that is provided in a device and corrects a decrease in noise margin due to a change in a high level value and a low level value of output data.
「従来の技術」
数１００ＭＨｚ帯ないしＧＨｚ帯というような超高速の
パターンデータを発生する回路などにおいては、論理デ
バイスとしてＧａＡｓデバイスが用いられるが、ＧａＡ
ｓデバイスは、これを伝送するデータのマーク率の変化
によって出力データの高レベル値および低レベル値が変
化する。すなわち、ＧａＡｓデバイスの出力データは、
一般に第５図に示すようにマーク率Ｍが大きくなるほど
高レベル値■。□および低レベル値Ｖ。Ｌが高くなる。"Prior Art" GaAs devices are used as logic devices in circuits that generate ultra-high-speed pattern data in the hundreds of MHz to GHz bands.
In the S device, the high level value and low level value of the output data change depending on the change in the mark rate of the data transmitted. That is, the output data of the GaAs device is
Generally, as shown in FIG. 5, the higher the mark rate M, the higher the level value ■. □ and low level value V. L becomes higher.
この出力データの高レベル値ｖ、Ｎおよび低レベル値Ｖ
（ＩＬの変化は、次段の論理デバイスにおいて雑音裕度
の低下をきたし、誤動作のもとになる。High level value v, N and low level value V of this output data
(Changes in IL cause a reduction in noise tolerance in the next stage logic device, causing malfunction.
したがって、ＧａＡｓデバイスに対しては、その出力側
に、その出力データの高レベル値■。っおよび低レベル
値ＶＯＬの変化による雑音裕度の低下を補正する回路を
設ける必要がある。Therefore, for a GaAs device, at its output side, the high level value of its output data ■. It is also necessary to provide a circuit to compensate for the reduction in noise tolerance due to changes in the low level value VOL.
第７図は、従来のそのような雑音裕度補正回路で、前段
のＧ ａ Ａ ｓデバイス１と後段のＧａＡｓデバイス
２との間に周波数特性をもったアッテネータ３が接続さ
れたものである。FIG. 7 shows such a conventional noise tolerance correction circuit, in which an attenuator 3 having frequency characteristics is connected between a GaAs device 1 at the front stage and a GaAs device 2 at the rear stage.
上記のようにＧ ａ Ａ ｓデバイスの出力データのマ
ーク率が大きくなるほど出力データの高レベル値および
低レベル値が高くなるのは、ＧａＡｓデバイスの利得周
波数特性が第６図に示すように数１０ＫＨｚ程度以下の
極低域で持ち上がるためで、第７図に示す従来の雑音裕
度補正回路においては、その前段のＧ ａ Ａ ｓデバ
イス１の利得周波数特性が補正されるようにアッテネー
タ３が第８図に示すような低域減衰特性のものにされて
前段のＧａＡｓデバイス１の出力データのマーク率の変
化による高レベル値および低レベル値の変化が補正され
、これにより雑音裕度の低下が補正される。As mentioned above, the higher the mark rate of the output data of the GaAs device, the higher the high level value and the low level value of the output data, because the gain frequency characteristic of the GaAs device is several tens of KHz as shown in Figure 6. In the conventional noise tolerance correction circuit shown in FIG. 7, the attenuator 3 is The device has a low-frequency attenuation characteristic as shown in the figure, and changes in the high level value and low level value due to changes in the mark rate of the output data of the GaAs device 1 in the previous stage are corrected, thereby correcting the decrease in noise tolerance. be done.
「発明が解決しようとする課題」
しかしながら、第７図に示した従来の雑音裕度補正回路
においては、高速データの伝送路中に補正回路としての
アッテネータ３を直列に挿入するので、そのアッテネー
タ３を構成するコンデンサなどの部品の特性や実装形ｇ
によって伝送路の特性インピーダンスが変化してデータ
波形のなまりや反射を生じやすい不都合がある。"Problems to be Solved by the Invention" However, in the conventional noise tolerance correction circuit shown in FIG. Characteristics and mounting type of parts such as capacitors that make up
This has the disadvantage that the characteristic impedance of the transmission path changes, which tends to cause data waveform distortion and reflection.
また、補正回路としてのアッテネータ３の周波数特性は
前段のＧａＡｓデバイス１の利得周波数特性のばらつき
に応じて調整する必要があるが、第７図に示した従来の
雑音裕度補正回路においては、高速データの伝送路中に
補正回路としてのアッテネータ３が直列に挿入され、一
般に可変抵抗器は高周波特性が良くないためにアッテネ
ータ３を構成する抵抗器を可変抵抗器にすることができ
ないため、アッテネータ３の周波数特性を調整するには
アッテネータ３を構成する抵抗器やコンデンサを異なる
値のものと交換しなければならず、補正回路の調整が容
易でない欠点もある。Furthermore, the frequency characteristics of the attenuator 3 as a correction circuit must be adjusted according to variations in the gain frequency characteristics of the GaAs device 1 in the previous stage, but the conventional noise tolerance correction circuit shown in FIG. An attenuator 3 as a correction circuit is inserted in series in the data transmission path, and the resistor constituting the attenuator 3 cannot be made into a variable resistor because variable resistors generally have poor high frequency characteristics. In order to adjust the frequency characteristics of the attenuator 3, the resistors and capacitors constituting the attenuator 3 must be replaced with ones of different values, and there is also the drawback that adjustment of the correction circuit is not easy.
そこで、この発明は、ＧａＡｓデバイスのように伝送さ
れるデータのマーク率の変化によって出力データの高レ
ベル値および低レベル値が変化する半導体デバイスに対
して設けられて、その出力データの高レベル値および低
レベル値の変化による雑音裕度の低下を補正する雑音裕
度補正回路において、データ波形のなまりや反射を生じ
ることがないとともに、補正回路を容易に調整すること
ができるようにしたものである。Therefore, the present invention is provided for a semiconductor device, such as a GaAs device, in which the high level value and the low level value of output data change depending on the change in the mark rate of transmitted data. In the noise tolerance correction circuit that corrects the decrease in noise tolerance due to changes in low level values, data waveforms are not rounded or reflected, and the correction circuit can be easily adjusted. be.
「課題を解決するための手段」
この発明においては、伝送されるデータのマーク率の変
化によって出力データの高レベル値および低レベル値が
変化する半導体デバイスの出力伝送路に接続されて、そ
の出力データの直流的平均値を得る低域通過フィルタと
、この低域通過フィルタの出力電圧に加えるオフセット
電圧を得るオフセット電圧源と、このオフセット電圧源
と上記低域通過フィルタの出力端との間に接続された加
算回路と、上記半導体デバイスの出力データが比較入力
端子に供給され、上記加算回路の出力電圧が直接または
バッファアンプを介して基準入力電圧に供給される電圧
比較回路とを設ける。"Means for Solving the Problem" In the present invention, the output of the semiconductor device is connected to an output transmission path of a semiconductor device in which the high level value and the low level value of output data change depending on the change in the mark rate of the transmitted data. A low-pass filter that obtains a DC average value of data, an offset voltage source that obtains an offset voltage to be added to the output voltage of this low-pass filter, and a connection between this offset voltage source and the output terminal of the low-pass filter. A connected adder circuit and a voltage comparison circuit are provided, the output data of the semiconductor device being supplied to a comparison input terminal, and the output voltage of the adder circuit being supplied to the reference input voltage directly or via a buffer amplifier.
「作 用」
上記のように構成された、この発明の雑音裕度補正回路
においては、半導体デバイスの出力データのマーク率の
変化による高レベル値および低レベル値の変化に追従し
て加算回路の出力電圧が変化し、オフセット電圧および
加算回路を構成する抵抗器の値を選定することによって
、半導体デバイスの出力データのマーク率の変化にかか
わらず常に電圧比較回路の基準入力電圧が電圧比較回路
の比較入力電圧となる半導体デバイスの出力データの高
レベル値と低レベル値のちょうど中間の値になり、電圧
比較回路における雑音裕度が常に最大値に保持される。"Function" In the noise tolerance correction circuit of the present invention configured as described above, the addition circuit follows the change in the high level value and the low level value due to the change in the mark rate of the output data of the semiconductor device. By selecting the offset voltage and the values of the resistors constituting the adder circuit as the output voltage changes, the reference input voltage of the voltage comparator circuit can always be maintained regardless of changes in the mark rate of the output data of the semiconductor device. The value is exactly between the high level value and the low level value of the output data of the semiconductor device serving as the comparison input voltage, and the noise tolerance in the voltage comparison circuit is always maintained at the maximum value.
「実施例」 第１図は、この発明の雑音裕度補正回路の一例である。"Example" FIG. 1 is an example of a noise tolerance correction circuit according to the present invention.
半導体デバイス１０は、具体的にはＧａＡｓデバイスで
、その出力データＯＤは、第２図に示すようにマーク率
Ｍが大きくなるほど高レベル値■。、および低レベル値
Ｖ。Ｌが高くなる。ただし、第３図に示すように高レベ
ル値■。、と低レベル値■。１の差はマーク率Ｍの変化
にかかわらず一定である。The semiconductor device 10 is specifically a GaAs device, and its output data OD has a higher level value ■ as the mark ratio M increases, as shown in FIG. , and the low level value V. L becomes higher. However, as shown in Figure 3, the high level value ■. , and low level value■. The difference of 1 is constant regardless of changes in mark rate M.
この半導体デバイスｌＯの出力伝送路１１に、出力デー
タＯＤの直流的平均値を得るための、抵抗器２１とコン
デンサ２２からなる低域通過フィルタ２０が接続され、
低域通過フィルタ２０の出力端に、低域通過フィルタ２
０の出力電圧に加えられるオフセット電圧Ｖ。が得られ
るオフセット電圧源３０が、加算回路４０を構成する抵
抗器４１を介して接続され、半導体デバイスｌＯの出力
伝送路１１が電圧比較回路５０の比較入力端子に接続さ
れ、加算回路４０の出力端が電圧比較回路５０の基準入
力端子に接続される。Ｒｔは、半導体デバイス１０の出
力伝送路１１の終端抵抗である。A low-pass filter 20 consisting of a resistor 21 and a capacitor 22 is connected to the output transmission line 11 of the semiconductor device IO, and is configured to obtain a DC average value of the output data OD.
A low pass filter 2 is connected to the output end of the low pass filter 20.
Offset voltage V added to the zero output voltage. is connected via a resistor 41 constituting an adder circuit 40, and the output transmission line 11 of the semiconductor device IO is connected to a comparison input terminal of a voltage comparator circuit 50, so that the output of the adder circuit 40 One end is connected to the reference input terminal of the voltage comparator circuit 50. Rt is a terminating resistance of the output transmission line 11 of the semiconductor device 10.
半導体デバイス１０の出力データＯＤのマーク率Ｍ、す
なわち出力データＯＤの一定時間内の全ビット数に対す
る高レベルのビット数の割合は、０と１の間で変化する
が、出力データ○Ｄの特にＭ＝０．５のときにおける高
レベル値および低レベル値を、それぞれ■８および■、
とすると、−船釣に出力データＯＤの高レベルＭ ｖ
ｏ□および低レベル値Ｖ。Ｌは、
ＶＯＮ＝Ｖ、十Ｋ（Ｍ−０，５）（Ｖ、−Ｖｔ）
−（１）ＶＯＬ＝ＶＬ＋Ｋ（Ｍ Ｏ，５）（ＶＭ
ＶＬ） ・・・（２）で表される。ただし、Ｋは
■。８−■８およびＶ。Ｌ■、のＭ−０，５と■。−■
、の積に対する割合で、上述したようにＭが大きくなる
ほどＶ。Ｈおよび■。１が高くなる場合にはＫ＞Ｏであ
る。The mark rate M of the output data OD of the semiconductor device 10, that is, the ratio of the number of high-level bits to the total number of bits within a certain period of time of the output data OD, varies between 0 and 1, but especially for the output data ○D. The high level value and low level value when M=0.5 are 8 and 2, respectively.
Then, - high level of output data OD for boat fishing M v
o□ and low level value V. L is VON=V, 10K(M-0,5)(V,-Vt)
-(1) VOL=VL+K(MO,5)(VM
VL)...Represented by (2). However, K is ■. 8-■8 and V. L ■, M-0,5 and ■. −■
, and as mentioned above, the larger M becomes, the more V. H and ■. 1 becomes high, then K>O.
出力データＯＤの直流的平均値、すなわち半導体デバイ
ス１０の出力電圧の直流レベルをＶ。Ａとすると、出力
データＯＤの一定時間内の高レベルの時間と低レベルの
時間との比はＭ： （１−Ｍ）であるので、
ＶＯＡ＝Ｍ ’ ｖｏＨ＋ （Ｉ Ｍ） ｖｏｔ−Ｍ
・■□＋（１−Ｍ）ｖ。The DC average value of the output data OD, that is, the DC level of the output voltage of the semiconductor device 10 is V. Assuming A, the ratio of high level time to low level time within a certain period of time of output data OD is M: (1-M), so VOA=M' voH+ (I M) vot-M
・■□+(1-M)v.
十Ｋ （Ｍ−０，５）（Ｖ□−ＶＬ） ・・・（
３）となり、第１図に示すように抵抗器２１および４１
の値をＲ３およびＲ２とすると、電圧比較回路５０の基
準入力電圧Ｖ、糞は、
Ｒ，＋Ｒ１
Ｒ８
＝ Ｖ□
Ｒ，＋Ｒｚ
＋ ＋Ｍ・Ｖ、＋（１−Ｍ）Ｖｌ）ＲＩ
＋Ｒ２
十 Ｋ（Ｍ Ｏ，５）（Ｖｓ
Ｖｔ）Ｒ，＋Ｒ。10K (M-0,5)(V□-VL) ...(
3), and the resistors 21 and 41 are connected as shown in FIG.
Assuming that the values of are R3 and R2, the reference input voltage V of the voltage comparator circuit 50 is R, +R1 R8 = V□ R, +Rz + +M・V, +(1-M)Vl)RI
+R2 10 K (M O, 5) (Vs
Vt)R, +R.
１Ｂ
ＲＩ＋Ｒ２
＋ ｆＶ、−０，５Ｋ（ＶＨ−Ｖｔ）
ＩＲ＋ ＋ Ｒｔ
＋ （１＋Ｋ）（Ｖ、−Ｖ、）Ｍ −
（４）Ｒ＋ ＋ Ｒｚ
となる。1B RI+R2 + fV, -0,5K (VH-Vt)
IR+ + Rt + (1+K) (V, -V,)M -
(4) R+ + Rz.
そして、第３図に示すようにＭの変化にかかわらず常に
Ｖｌｌ＋が■。ＭとＶ。Ｌのちょうど中間の値になるよ
うにすれば、すなわち、
ＶＯ）Ｉ＋ＶＯＬ
Ｖ、員＝ ・
・・（５）となるようにすれば、電圧比較回路５０にお
ける雑音裕度■□を常に最大値（Ｖ）ｌ ＶＬ）／２
に保持することができる。As shown in FIG. 3, Vll+ is always ■ regardless of the change in M. M and V. If we set the value to be exactly in the middle of L, that is, VO) I + VOL V, member = ・
...If (5) is set, the noise tolerance in the voltage comparator circuit 50 will always be the maximum value (V)l VL)/2
can be held.
したがって、（１）式および（２）式を（５）式に代入
すると、
Ｖ、＋ Ｖ。Therefore, by substituting equations (1) and (2) into equation (5), we get V, +V.
Ｖ ＩＲ＝
＋ Ｋ （Ｍ Ｏ，５）（ＶＮ Ｖｔ）Ｖ、＋ＶＬ
−−０，５Ｋ （Ｖ、−ＶＬ）
＋Ｋ （Ｖｌｌ−ＶＬ）Ｍ
・・・（６）となり、（４）式と（６）代のＭが掛は合
わされる項同士が等しいとして、
（１＋ Ｋ）（Ｖ）ｌ ＶＬ）
Ｒ１＋Ｒ２
＝Ｋ （ＶＭ−ＶＬ）
・べ力とおくと、
Ｒ，＝に−Ｒ，・・・（８）
となるので、
ＲＩ
とＲよ
の関係についてはＲ２
を
のに倍にすればよい。V IR= + K (M O, 5) (VN Vt) V, +VL −-0,5K (V, -VL) +K (Vll-VL) M
...(6), and assuming that the terms to be added are equal when multiplying equation (4) by M in substituent (6), (1+K)(V)l VL) R1+R2 =K (VM-VL)
・If we set the force as R, = -R, (8), so for the relationship between RI and R, we just need to double R2.
また、（４）式と（６）式のＭが掛は合わされない項同
士が等しいとして、
■□
Ｒ，＋Ｒ。Also, assuming that M in equations (4) and (6) are multiplied by the terms that are not combined, then ■□ R, +R.
Ｒｚ 十 （ＶＬ ０．５Ｋ（ＶＭ−ＶＬ） Ｒ，＋Ｒ。Rz ten (VL 0.5K (VM-VL) R, +R.
とおき、 これに（８）式を代入すると、 １＋に １＋に となるので、 ■□については、 にすればよい。Sometimes, Substituting equation (8) into this, we get to 1+ to 1+ Therefore, Regarding ■□, Just do it.
すなわち、第１図の雑音裕度補正回路においては、抵抗
器２１および４１の値Ｒ１およびＲ２が（８）式の関係
に定められ、かつオフセット電圧Ｖ■鳳が０υ式のよう
に定められることによって、半導体デバイス１０の出力
データＯＤのマーク率Ｍの変化にかかわらず常に電圧比
較回路５０の基準入力電圧Ｖ１１が電圧比較回路５０の
比較入力電圧となる半導体デバイス１０の出力データＯ
Ｄの高レベル値■。Ｎと低レベル値Ｖ。Ｌのちょうど中
間の値になって電圧比較回路５０における雑音裕度ＶＮ
Ｓが最大値（Ｖｓ ＶＬ）／２に保持される。That is, in the noise tolerance correction circuit of FIG. 1, the values R1 and R2 of the resistors 21 and 41 are determined according to the relationship shown in equation (8), and the offset voltage V is determined as shown in the 0υ equation. Therefore, the output data O of the semiconductor device 10 such that the reference input voltage V11 of the voltage comparison circuit 50 is always the comparison input voltage of the voltage comparison circuit 50 regardless of the change in the mark rate M of the output data OD of the semiconductor device 10.
High level value of D■. N and low level value V. The noise tolerance VN in the voltage comparator circuit 50 becomes exactly the middle value of L.
S is held at the maximum value (Vs VL)/2.
なお、低域通過フィルタ２０のコンデンサ２２の容量Ｃ
は、
Ｒ＋ 十Ｒ２
なる時定数によって決まる低域通過フィルタ２０のカッ
トオフ周波数、
ｆｃ＝ ・・・０湯
２πτ
が出力データＯＤの最低周波数より低（なるような値に
選定されればよい。Note that the capacitance C of the capacitor 22 of the low-pass filter 20
The cut-off frequency of the low-pass filter 20 determined by the time constant R+1R2, fc=...02πτ, is lower than the lowest frequency of the output data OD.
そして、第１図の雑音裕度補正回路においては、低域通
過フィルタ２０を構成する抵抗器２１およびコンデンサ
２２やオフセット電圧源３０や加算回路４０を構成する
抵抗器４１が半導体デバイス１０の出力伝送路１１中に
直列に挿入されないので、これら部品の特性や実装形態
によって出力伝送路１１の特性インピーダンスが変化し
てデータ波形のなまりや反射を生じることがないととも
に、この出力伝送路１１中に直列に接続されずに高周波
特性が問題とならず、出力伝送路１１に対して離れた場
所に置くことができるオフセット電圧源３０および抵抗
器４１を図示するように可変電圧源および可変抵抗器と
してオフセット電圧ｖ０および抵抗値Ｒ２を調節するこ
とによって電圧比較回路５０における雑音裕度■、が常
に最大値（Ｖ、−ｖｔ ）／２に保持されるので、補正
回路の調整が容易になる。In the noise tolerance correction circuit shown in FIG. Since these components are not inserted in series in the output transmission path 11, the characteristic impedance of the output transmission path 11 will not change depending on the characteristics or mounting form of these components, causing data waveform distortion or reflection. As shown in the figure, the offset voltage source 30 and resistor 41 can be used as a variable voltage source and a variable resistor. By adjusting the voltage v0 and the resistance value R2, the noise tolerance (2) in the voltage comparator circuit 50 is always maintained at the maximum value (V, -vt)/2, which facilitates adjustment of the correction circuit.
第４図は、この発明の雑音裕度補正回路の他の例で、電
圧比較回路５０の基準入力端子の入力インピーダンスが
低い場合において、加算回路４０の出力端と電圧比較回
路５０の基準入力端子との間に利得が１のバッファアン
プ６０が挿入された場合である。FIG. 4 shows another example of the noise tolerance correction circuit of the present invention, in which when the input impedance of the reference input terminal of the voltage comparator circuit 50 is low, the output terminal of the adder circuit 40 and the reference input terminal of the voltage comparator circuit 50 This is a case where a buffer amplifier 60 with a gain of 1 is inserted between .
また、第４図の例において、バッファアンプ６０の利得
が１以外にされ、その利得に応して抵抗（１ｒＲ１，Ｒ
ｚおよびオフセット電圧Ｖ Ｂ Ｂが選定されてもよい
。Further, in the example of FIG. 4, the gain of the buffer amplifier 60 is set to other than 1, and the resistance (1rR1, R
z and the offset voltage V B B may be selected.
「発明の効果」
上述したように、この発明によれば、Ｇ、Ａ、デバイス
のように伝送されるデータのマーク率の変化によって出
力データの高レベル値および低レベル値が変化する半導
体デバイスに対して設けられて、その出力データの高レ
ベル値および低レベル値の変化による雑音裕度の低下を
補正する雑音裕度補正回路において、データ波形のなま
りや反射を生しることがないとともに、補正回路を容易
に調整することができる。"Effects of the Invention" As described above, according to the present invention, the high level value and the low level value of output data change depending on the change in the mark rate of transmitted data, such as G, A, and semiconductor devices. In the noise tolerance correction circuit that is provided to compensate for the decrease in noise tolerance due to changes in the high level value and low level value of the output data, the data waveform is not rounded or reflected, and The correction circuit can be easily adjusted.
第１図は、この発明の雑音裕度補正回路の一例を示す接
続図、第２図および第３図は、その半導体デバイスの出
力データのマーク率の変化による高レベル値および低レ
ベル値の変化と電圧比較回路の基準入力電圧の変化を示
す図、第４図は、この発明の雑音裕度補正回路の他の例
を示す接続図、第５図は、Ｇ、Ａ、デバイスの出力デー
タのマーク率の変化による高レベル値および低レベル値
の変化を示す図、第６図は、Ｇ、Ａ、デバイスの利得周
波数特性を示す図、第７図は、従来の雑音裕度補正回路
を示す接続図、第８図は、そのアッテネータの周波数特
性を示す図である。FIG. 1 is a connection diagram showing an example of the noise tolerance correction circuit of the present invention, and FIGS. 2 and 3 show changes in high level values and low level values due to changes in mark rate of output data of the semiconductor device. FIG. 4 is a connection diagram showing another example of the noise tolerance correction circuit of the present invention, and FIG. 5 is a diagram showing changes in the reference input voltage of the voltage comparison circuit. FIG. A diagram showing changes in high level values and low level values due to changes in mark ratio, FIG. 6 is a diagram showing gain frequency characteristics of G, A, and devices, and FIG. 7 is a diagram showing a conventional noise tolerance correction circuit. The connection diagram, FIG. 8, is a diagram showing the frequency characteristics of the attenuator.
Claims (1)
データの高レベル値および低レベル値が変化する半導体
デバイスの出力伝送路に接続されて、その出力データの
直流的平均値を得る低域通過フィルタと、 この低域通過フィルタの出力電圧に加えるオフセット電
圧を得るオフセット電圧源と、 このオフセット電圧源と上記低域通過フィルタの出力端
との間に接続された加算回路と、上記半導体デバイスの
出力データが比較入力端子に供給され、上記加算回路の
出力電圧が直接またはバッファアンプを介して基準入力
端子に供給される電圧比較回路と、 を備える雑音裕度補正回路。(1) A low-pass device that is connected to the output transmission path of a semiconductor device in which the high level value and low level value of the output data change depending on the change in the mark rate of the transmitted data, and obtains the DC average value of the output data. a filter, an offset voltage source for obtaining an offset voltage to be added to the output voltage of the low-pass filter, an adder circuit connected between the offset voltage source and the output end of the low-pass filter, and a semiconductor device. A voltage comparison circuit, wherein output data is supplied to a comparison input terminal, and an output voltage of the adder circuit is supplied to a reference input terminal directly or via a buffer amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15734390A JPH0447835A (en) | 1990-06-15 | 1990-06-15 | Noise tolerance correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15734390A JPH0447835A (en) | 1990-06-15 | 1990-06-15 | Noise tolerance correcting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0447835A true JPH0447835A (en) | 1992-02-18 |
Family
ID=15647612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15734390A Pending JPH0447835A (en) | 1990-06-15 | 1990-06-15 | Noise tolerance correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0447835A (en) |
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|---|---|---|---|---|
| WO2006035896A1 (en) * | 2004-09-30 | 2006-04-06 | Anritsu Corporation | Digital signal offset adjuster and pulse pattern generator using same |
| US7613239B2 (en) | 2005-09-29 | 2009-11-03 | Anritsu Corporation | Digital signal offset adjusting apparatus and pulse pattern generator using the same |
-
1990
- 1990-06-15 JP JP15734390A patent/JPH0447835A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035896A1 (en) * | 2004-09-30 | 2006-04-06 | Anritsu Corporation | Digital signal offset adjuster and pulse pattern generator using same |
| US7613239B2 (en) | 2005-09-29 | 2009-11-03 | Anritsu Corporation | Digital signal offset adjusting apparatus and pulse pattern generator using the same |
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