JPH0447401A - Automatic controller - Google Patents
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- JPH0447401A JPH0447401A JP15261190A JP15261190A JPH0447401A JP H0447401 A JPH0447401 A JP H0447401A JP 15261190 A JP15261190 A JP 15261190A JP 15261190 A JP15261190 A JP 15261190A JP H0447401 A JPH0447401 A JP H0447401A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野ン
本発明は、電源の制御等に用いられる自動制御装置に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an automatic control device used for controlling a power source, etc.
第5図に従来の自動制御装置全体のブロック号を示す。 FIG. 5 shows the block numbers of the entire conventional automatic control device.
本自動制御装置は、A/D (アナログ−ディジタル)
変換器としてのモードと、PWM(pulse wid
th +*odulation)制御回路としてのモー
ドの2種類の動作モートがある。This automatic control device is A/D (Analog-Digital)
mode as a converter and PWM (pulse width
There are two types of operating modes: th+*odulation) mode as a control circuit.
第7図は第5図の各ブロックのタイミングを示すタイミ
ングチャートの例であり、第6図は第5図のチョッパ型
コンパレータ13の構成を示す。FIG. 7 is an example of a timing chart showing the timing of each block in FIG. 5, and FIG. 6 shows the configuration of the chopper type comparator 13 in FIG.
タイミングは、タイミングジェネレータ6により作られ
、各ブロックを駆動している。タイミングジェネレータ
6により比較値となる外部の検出データを人力するよう
に、マルチプレクサ(MPX回路)11を切換える。次
にコンパレータ13のSWIとSW3をオン、SW2を
オフすることで、マルチプレクサ11により選択された
入力値をコンパレータ13へ入力する。同時にD/A変
換のデータをRA M (random−access
memory) 8上のD/A変換テーブルより選択
し、D/A変換器12にセットする。次にSW2をオン
、SWIとSW3をオフすることで、マルチプレクサ1
1により選択された人力値と比較基準のD/A変換値を
比較して、結果はラッチ14に保持する。高精度制御時
には前記SWIとSW2のタイミングを交換する事によ
って実現できる。Timing is generated by a timing generator 6 to drive each block. The multiplexer (MPX circuit) 11 is switched so that the timing generator 6 manually inputs external detection data as a comparison value. Next, by turning on SWI and SW3 of the comparator 13 and turning off SW2, the input value selected by the multiplexer 11 is input to the comparator 13. At the same time, D/A conversion data is stored in RAM (random-access
memory) 8 from the D/A conversion table and set it in the D/A converter 12. Next, by turning on SW2 and turning off SWI and SW3, multiplexer 1
1 is compared with the D/A conversion value of the comparison standard, and the result is held in the latch 14. High precision control can be achieved by exchanging the timings of SWI and SW2.
第5図において、セレクタ7は通常演算器5の出力を人
力として選択し、RAM8に出力している。サブPWM
回路16,17.18は、それぞわの制ala力端子に
相当する外部の検出データとそれに対応するD/A変換
値とのコンパレータ結果を、そのままバッファして出力
する回路である。In FIG. 5, the selector 7 selects the output of the normal arithmetic unit 5 manually and outputs it to the RAM 8. Sub PWM
The circuits 16, 17, and 18 are circuits that buffer and output the comparator results of the external detection data corresponding to the respective control terminals and the corresponding D/A conversion values as they are.
先ず、A/D変換器としての動作を説明する。First, the operation as an A/D converter will be explained.
マルチプレクサ11で選択された入力アナログ値とD/
A変換器12による基準電圧をコンパレータ13で比較
し、この結果を基に、人力と比較すべき次の基準電圧を
演算器5により決め、入力アナログ値と比較していく。The input analog value selected by multiplexer 11 and the D/
The reference voltage from the A converter 12 is compared by the comparator 13, and based on this result, the next reference voltage to be compared with human power is determined by the calculator 5, and compared with the input analog value.
このような比較をD/A変換器12による基準電圧が、
人力アナログ値に最も近づくまで最上位ビットから最下
位ビットまでを演算器5により決定していき、全ビット
が確定したときに、A/D変換値としてレジスタ3にラ
ッチされる。For such comparison, the reference voltage by the D/A converter 12 is
The arithmetic unit 5 determines the bits from the most significant bit to the least significant bit until it is closest to the human analog value, and when all bits are determined, it is latched in the register 3 as an A/D converted value.
次にPWMslIi1回路としての動作を説明する。Next, the operation as the PWMslIi1 circuit will be explained.
マルチプレクサ11を介した外部入力を、基準値となる
D/A変換器12の出力とコンパレータ13で比較し、
比較した結果はラッチ14に保持する。ラッチ14の出
力のうち1つは、メインPWM回路15に供給され、他
はサブPWM出力として出力バッファを介して外部に取
りだされる。自動制御装置とCPUとのデータの受渡は
。A comparator 13 compares the external input via the multiplexer 11 with the output of the D/A converter 12, which serves as a reference value.
The comparison result is held in latch 14. One of the outputs of the latch 14 is supplied to the main PWM circuit 15, and the others are taken out as sub-PWM outputs via an output buffer. Transfer of data between automatic control device and CPU.
第5図の各レジスタ2,3.4 (レジスタA、レジス
タB、レシズタC)を介して行う。レジスタ2は、RA
M8のD/A変換テーブル上に、データをセットするた
めのレジスタであり、レジスタ3は、A/D変換の結果
をCPUハス1上に読み出すためのレジスタであり、レ
ジスタ4は、A/D −D/A変換動作等の状態設定と
RAM8、マルチプレクサ11.ラッチ14なとの各ア
ドレス設定を行うレジスタである。This is done via each register 2, 3.4 (register A, register B, register C) in FIG. Register 2 is RA
This is a register for setting data on the D/A conversion table of M8, register 3 is a register for reading the result of A/D conversion onto CPU lot 1, and register 4 is a register for setting data on the A/D conversion table. - Status setting of D/A conversion operation, etc., RAM 8, multiplexer 11. This is a register for setting each address of the latch 14 and the like.
以上のように本自動制御装置は、A/D変換器としての
動作モートとPWM制御回路としての動作モートの2種
類の動作モードを持つ装置である。As described above, this automatic control device is a device having two types of operation modes: an operation mode as an A/D converter and an operation mode as a PWM control circuit.
第8図に第5図のメインPWM回路15のブロック図を
示す。前段のコンパレータ回路部では、マルチプレクサ
!1の入力をアナログコンパレータ13てDA変換器1
2による基準電圧とを比較し、その結果はラッチ14に
保持されているか、メインPWM回路15では、このラ
ッチ14で保持ざわている結果をフリップフロップ56
に入力する。入力されたコンパレータ13の比較結果は
、フリップフロップ56でクロック同期され、次段のア
ップダウンカウンタ58のアップ/ダウン決定端子に人
力する。このときアップダウンカウンタ58には、CP
Uバス1から4ビツトレジスタ59を介しカウンタ58
の初期値が人力される。初期値は、フリップフロップ5
6のアップ/ダウンの値にしたがいカウントアツプ又は
カウントダウンして、カウントの結果は、次段のアップ
カウンタ61に送られる。送られたカウントの値は、ア
ップカウンタ61のロード信号に同期して読み込まれ、
カウントが開始される。アップカウンタ61の出力信号
はディジタルコンパレータ63で、CPUバス1から4
ビツトレジスタ64にセットされた値と比較され、比較
の結果は、PWM出力として出力される。即ち、アップ
カウンタ61の出力がレジスタ64の出力より小さい間
、ディジタルコンパレータ63はハイを出力し、それ以
外の期間はローを出力する。第8図では、アップカウン
タ61の出力が7人力のアントゲートに供給されている
が、これはカウントの終rを検出するもので、その出力
は同期回路の出力とオア回路60で論理和をとリアツブ
カウンタ61のロード端子に人力され、アップカウンタ
61はこの信号を基にアップダウンカウンタ58のデー
タを読み込む。ここで、アップダウンカウンタ58とア
ップカウンタ61とディジタルコンパレータ63は、7
ビツト構成で必要な精度を得ている。FIG. 8 shows a block diagram of the main PWM circuit 15 of FIG. 5. In the front stage comparator circuit section, there is a multiplexer! 1 input to analog comparator 13 and DA converter 1
2, and the result is held in the latch 14. In the main PWM circuit 15, the result held in the latch 14 is transferred to the flip-flop 56.
Enter. The input comparison result of the comparator 13 is clock-synchronized by a flip-flop 56 and inputted to an up/down decision terminal of an up/down counter 58 at the next stage. At this time, the up/down counter 58 contains CP
Counter 58 from U bus 1 via 4-bit register 59
The initial value is manually set. The initial value is flip-flop 5
The count is counted up or down according to the up/down value of 6, and the counting result is sent to the up counter 61 at the next stage. The sent count value is read in synchronization with the load signal of the up counter 61,
Counting begins. The output signal of the up counter 61 is sent to the digital comparator 63, and the output signal is sent to the CPU buses 1 to 4.
It is compared with the value set in the bit register 64, and the comparison result is output as a PWM output. That is, while the output of the up counter 61 is smaller than the output of the register 64, the digital comparator 63 outputs a high level, and outputs a low level during other periods. In FIG. 8, the output of the up counter 61 is supplied to a seven-manufactured ant gate, which detects the end of counting, and its output is ORed with the output of the synchronous circuit by the OR circuit 60. is input to the load terminal of the rear counter 61, and the up counter 61 reads the data of the up/down counter 58 based on this signal. Here, the up/down counter 58, up counter 61, and digital comparator 63 are 7
The required accuracy is achieved through the bit configuration.
第9図は、第5図に示す自動制御装置を電源制御に適用
した回路例を示す図である。FIG. 9 is a diagram showing an example of a circuit in which the automatic control device shown in FIG. 5 is applied to power supply control.
図において、66は、メインPWM回路15の出力であ
り、メイントランジスタ67をドライブしトランス72
の1次側を駆動して、2次側の出力端子?3,74.7
6に所要の出力が得られる。第1番目の出力である出力
端子73の出力は分圧されて信号65としてフィードバ
ックされてマルチプレクサ11の1つの入力になる。第
2番目の出力の低圧側出力端子75は、一方を接地され
たコンデンサ82の他方の端子に接続され、かつ、一方
をサブトランジスタ80のコレクタに接続された抵抗7
9の他方の端子に接続される。サブトランジスタ80の
エミッタは、一方の端子を接地された抵抗81の他方の
端子に接続される。In the figure, 66 is the output of the main PWM circuit 15, which drives the main transistor 67 and drives the transformer 72.
Drive the primary side of the secondary side output terminal? 3,74.7
6, the required output is obtained. The output of the output terminal 73, which is the first output, is voltage-divided and fed back as a signal 65 to become one input of the multiplexer 11. The low voltage side output terminal 75 of the second output is connected to the other terminal of the capacitor 82 which is grounded on one side, and the resistor 7 is connected on the other side to the collector of the sub-transistor 80.
It is connected to the other terminal of 9. The emitter of the sub-transistor 80 is connected to the other terminal of a resistor 81 whose one terminal is grounded.
サブPWM出力69は、抵抗77を介してサブトランジ
スタ80のへ−スを駆動する。サブトランジスタ80の
エミッタすなわち抵抗81のハイ側は、フィードバック
信号71としてマルチプレクサ11の1つの人力になる
。なお、フィードバック信号65.71は、マルチプレ
クサ11.コンパレータ13等の動作範囲に入るよう適
宜分圧され、かつ、出力端子73.74の極性にしたが
い適当な抵抗てVccにプルアップするかGndにプル
ダウンされている。83は、出力端子75が過昇したと
きに、サブトランジスタ80を保護するためのバリスタ
及び電流制限抵抗である。第3番目の出力である出力端
子76の出力は、もう1つのサブPWM出力68により
前述のサブトランジスタ80の回路と同様の構成で制御
される。Sub-PWM output 69 drives the base of sub-transistor 80 via resistor 77. The emitter of the sub-transistor 80, ie, the high side of the resistor 81, becomes one input of the multiplexer 11 as a feedback signal 71. Note that the feedback signals 65.71 are sent to multiplexers 11. The voltage is appropriately divided so that it falls within the operating range of the comparator 13, etc., and is pulled up to Vcc or pulled down to Gnd by an appropriate resistor depending on the polarity of the output terminals 73 and 74. 83 is a varistor and a current limiting resistor for protecting the sub-transistor 80 when the output terminal 75 rises excessively. The output of the output terminal 76, which is the third output, is controlled by another sub-PWM output 68 in a configuration similar to the circuit of the sub-transistor 80 described above.
以下に第9図の回路の動作を詳述する。なお説明を簡単
にするため、コンパレータ13をオペアンプを用いた通
常のアナログコンパレータとして説明する。The operation of the circuit shown in FIG. 9 will be described in detail below. In order to simplify the explanation, the comparator 13 will be explained as a normal analog comparator using an operational amplifier.
先ずタイミングジェネレータ6は、マルチプレクサ11
を駆動してフィードバック信号65を人力に選択してコ
ンパレータ13に入力する。同時に、セレクタ10を駆
動してラッチ9(第5図参照)を選択しラッチ9のデー
タを読み出し、D/A変換器12に人力する。D/A変
換器12は、その人力のディジタルデータに従ったアナ
ログ電圧を発生してコンパレータ13のもう一方の入力
とする。コンパレータ13は前述のような動作によりマ
ルチプレクサ11の出力とD/A変換器12の出力を比
較して、11の出力〉12の出力のときはハイを、その
逆のときはローを出力する。このとき、タイミングジェ
ネレータ6はメインPWM回路15を制御するビットの
選択信号をラッチ14に与えると同時に、ラッチ信号を
出力してコンパレータ13のハイ/ロー出力をラッチす
る。ラッチ14の出力は、メインPWM回路15の入力
信号として、前述のようにメインPWM回路15内のア
ップダウンカウンタのアップ/ダウン決定端子に供給さ
れ、この結果パルス幅変調されたメインPWM回路15
の出力66がメイントランジスタ67をドライブし、出
力端子73の出力を定電圧に制御する。これがメインP
WMの動作である。First, the timing generator 6 is connected to the multiplexer 11.
is driven to manually select the feedback signal 65 and input it to the comparator 13. At the same time, the selector 10 is driven to select the latch 9 (see FIG. 5), and the data in the latch 9 is read out and input to the D/A converter 12. The D/A converter 12 generates an analog voltage according to the human-powered digital data, and provides the other input to the comparator 13 . The comparator 13 compares the output of the multiplexer 11 and the output of the D/A converter 12 in the manner described above, and outputs a high signal when the output of 11>the output of 12, and a low signal when the opposite is true. At this time, the timing generator 6 supplies the latch 14 with a bit selection signal for controlling the main PWM circuit 15, and at the same time outputs a latch signal to latch the high/low output of the comparator 13. The output of the latch 14 is supplied as an input signal to the main PWM circuit 15 to the up/down decision terminal of the up/down counter in the main PWM circuit 15 as described above, and as a result, the main PWM circuit 15 is pulse width modulated.
The output 66 drives the main transistor 67 and controls the output of the output terminal 73 to a constant voltage. This is the main P
This is the operation of WM.
次にタイミングジェネレータ6は、フィードバック信号
71を入力に選択するようにマルチプレクサ11を駆動
してコンパレータ13に人力する。同時にセレクタ7を
駆動してRAM8を選択し、さらにRAM8に出力端子
74の出力の制御用設定値を格納しているアドレスを与
えて読み出しD/A変換器12に入力し、D/A変換器
12は、そのディジタル入力値をアナログ電圧に変換し
コンパレータ13のもう一方の端子に人力する。コンパ
レータ13は、前述と同様に両者を比較して、その大小
によりノλイ/ロー信号を発生してラッチ14の人力と
し、ラッチ14は、タイミングジェネレータ6の信号に
よりサブPWM出力69に対応するビットを選択して比
較結果をラッチする。サブPWM出力69は、サブトラ
ンジスタ80を抵抗77と片側を接地されたコンデンサ
78とを介してドライブし、後述する動作を行う。これ
がサブPWMOすなわち5UBOの動作である。Next, the timing generator 6 drives the multiplexer 11 to select the feedback signal 71 as an input to the comparator 13 . At the same time, the selector 7 is driven to select the RAM 8, and the address storing the control setting value for the output of the output terminal 74 is given to the RAM 8, read out, and inputted to the D/A converter 12. 12 converts the digital input value into an analog voltage and inputs it to the other terminal of the comparator 13. The comparator 13 compares the two in the same way as described above, and depending on the magnitude thereof, generates a λ I/LOW signal, which is used as the manual power of the latch 14. The latch 14 corresponds to the sub-PWM output 69 based on the signal from the timing generator 6. Select bits to latch comparison results. The sub-PWM output 69 drives a sub-transistor 80 via a resistor 77 and a capacitor 78 that is grounded on one side, and performs the operation described below. This is the operation of sub-PWMO, that is, 5UBO.
次に前述のメインPWM動作を行う。Next, the main PWM operation described above is performed.
さらに、タイミングジェネレータ6は、フィードバック
信号70を選択するようにマルチプレクサ11を駆動し
コンパレータ13に人力する。同時にセレクタ10を駆
動しRAM8を選択するようにし、かつ、RAM8に出
力端子76の出力の制御用設定値を格納しているアドレ
スを与え読み出し、D/A変換器12に入力し、D/A
変換器12は、そのディジタル入力値をアナログ電圧に
変換しコンパレータ13のもう一方の端子に入力する。Furthermore, the timing generator 6 drives the multiplexer 11 to select the feedback signal 70 and inputs it to the comparator 13 . At the same time, the selector 10 is driven to select the RAM 8, and an address storing the control setting value for the output of the output terminal 76 is given to the RAM 8, read out, inputted to the D/A converter 12, and the D/A
The converter 12 converts the digital input value into an analog voltage and inputs it to the other terminal of the comparator 13.
コンパレータ13は、両者を比較しノXイ/ロー信号を
発生しラッチ14の入力とし、ラッチ14は、タイミン
グジェネレータ6の信号によりサブPWM出力68に対
応するビットを選択してラッチする。サブPWM出力6
8は、サブトランジスタ80−1をドライブし、後述の
サブトランジスタ80を含む回路と同様の動作を行う。The comparator 13 compares the two and generates a signal, which is input to the latch 14. The latch 14 selects and latches the bit corresponding to the sub-PWM output 68 based on the signal from the timing generator 6. Sub PWM output 6
8 drives sub-transistor 80-1, and performs the same operation as a circuit including sub-transistor 80, which will be described later.
これがサブPWM1すなわち5UBIの動作である。This is the operation of sub-PWM1, that is, 5UBI.
次に、メインPWM動作を行い、またその次には前述の
A/D変換動作を行う。以上の動作を1周期として縁り
返す。Next, a main PWM operation is performed, and then the above-mentioned A/D conversion operation is performed. The above operations are considered as one cycle and repeat.
第14図は以上の動作のタイミングチャートを示してい
る。前述のように、MAIN4SUBO→MAIN→5
UBI→MAIN4A/Dを1周期として縁り返し動作
し、この周期をTとすると、サブPWM (SUBO,
5UBI)は周期T毎に、制御用設定値と出力値(フィ
ードバック信号)を比較してハイ/ローを選択するノ\
ルス列となる。すなわち、ハイの期間がnT、ローの期
間がmT(ここでn、mは整数)である1<)レス列に
なる。FIG. 14 shows a timing chart of the above operation. As mentioned above, MAIN4SUBO→MAIN→5
If UBI→MAIN4A/D is one cycle and this cycle is T, sub-PWM (SUBO,
5UBI) compares the control setting value and the output value (feedback signal) every cycle T and selects high/low.
It becomes a russian row. That is, it becomes a 1<) response string in which the high period is nT and the low period is mT (here, n and m are integers).
さて、第9図の出力端子74の出力は以下のようにして
安定化される。出力端子74.75間には、トランス7
2の1次側を出力端子73からのフィードバック信号6
5にて制御しているため、出力端子73の出力電圧に追
従した電圧が発生している。今出力端子73の出力か定
常状態になっているとすると、出力端子74.75間は
ある定の電圧V。になっている。このとき出力端子74
の出力制御の主要部分を抜き出して等価回路に書き直し
たのか第10図である。第10図で出力端子74−Gn
d間の出力電圧をVout、負荷インピーダンスをRL
とおいておく。Now, the output of the output terminal 74 in FIG. 9 is stabilized as follows. A transformer 7 is connected between the output terminals 74 and 75.
Feedback signal 6 from output terminal 73 on the primary side of 2
5, a voltage that follows the output voltage of the output terminal 73 is generated. Assuming that the output of the output terminal 73 is now in a steady state, a certain voltage V is present between the output terminals 74 and 75. It has become. At this time, the output terminal 74
Figure 10 shows the main parts of the output control extracted and rewritten as an equivalent circuit. In Figure 10, output terminal 74-Gn
The output voltage between d is Vout, and the load impedance is RL.
I'll leave it aside.
図の様な構成にすると、負荷RLを流れる電流は、全て
トランス72の2次巻線側を通り、サブトランジスタ8
0.抵抗81を通過するため、抵抗81の電圧は、負荷
RLに流れる電流に比例した値になる。この値が信号7
1としてフィードバックされ、基準値と比較され、サブ
PWM出力69のパルス列になる様に動作する。その結
果本回路は定電流動作となる。With the configuration shown in the figure, all the current flowing through the load RL passes through the secondary winding of the transformer 72, and the sub-transistor 8
0. Since the voltage passes through the resistor 81, the voltage across the resistor 81 has a value proportional to the current flowing through the load RL. This value is signal 7
It is fed back as 1, compared with a reference value, and operates to become a pulse train of sub-PWM output 69. As a result, this circuit operates at a constant current.
サブPWM出力69のパルス列は、抵抗77とコンデン
サ78により構成される低域通過フィルりによりDC電
圧に変換される。このDC電圧をvdとしてまたサブト
ランジスタ8oを理想トランジスタだとすると、負荷R
,を流れる電流i。The pulse train of the sub-PWM output 69 is converted into a DC voltage by a low-pass filter constituted by a resistor 77 and a capacitor 78. If this DC voltage is vd and the sub-transistor 8o is an ideal transistor, then the load R
, the current i flowing through.
は、
io = (Vd VBE)/抵抗81の抵抗値と表わ
せる。can be expressed as io = (Vd VBE)/resistance value of the resistor 81.
それ故、本回路は通常のシリ−ズレキュレータと同様の
動作を行い、これらの動作を概念図で示すと第11図の
ようになる。なお、実際には、vdには低域通過フィル
タで除去しきれないリップル分が重畳されており、io
はリップル電流を含むことになる。そのために抵抗79
.コンデンサ82のフィルタで平滑することで安定した
出力にしている。Therefore, this circuit operates in the same way as a normal series regulator, and these operations are conceptually shown in FIG. 11. Note that in reality, ripples that cannot be removed by the low-pass filter are superimposed on vd, and io
will include ripple current. Therefore resistance 79
.. A stable output is achieved by smoothing with the filter of the capacitor 82.
第12図は、マイクロコンピュータ(CPU)と周辺の
メモリ、タイマ等のディジタル回路と共に、第5図の回
路及び前述のメインPWMを1回路及びサブPWMを3
回路、同一チップ上に集積したコントローラの全体構成
図を示す。このチップにより、小型低速の複写機、プリ
ンタのシーケンス制御、電源制御等のほとんどの制御を
行えるか、それ以外の場合にはIll用PWM回路が不
足する場合か生しる。Figure 12 shows a microcomputer (CPU), peripheral memory, timer, and other digital circuits, as well as the circuit in Figure 5, the aforementioned main PWM circuit, and three sub-PWM circuits.
An overall configuration diagram of a circuit and a controller integrated on the same chip is shown. This chip can perform most of the controls such as sequence control and power supply control for small, low-speed copying machines and printers, or else there may be a shortage of Ill PWM circuits.
コントローラの構成は、CPUコアを中心に、データメ
モリ、プログラムメモリ、割り込み制御等を内蔵するC
PU37部87と、周辺に低電圧時のスタンバイ機能を
含むリセット機能83.プログラムの暴走を監視するた
めのウォッチ・ドグ・タイマ84.CPUの情報を基に
ディジタル・アナログ変換を行うD/A変換器5、また
、D/A変換器5とコンパレータ回路13によりアナロ
グ・ディジタル変換器として機能するA/D変換ブロッ
ク、D/A変換器、A/D変換ブロック及び各動作タイ
ミングをつかさどるD/A −A/Dコントローラ85
が配置される。The controller consists of a CPU core, data memory, program memory, interrupt control, etc.
PU37 section 87 and a reset function 83 including a standby function at low voltage in the periphery. Watch dog timer to monitor program runaway 84. A D/A converter 5 that performs digital-to-analog conversion based on CPU information, and an A/D conversion block and D/A conversion that function as an analog-to-digital converter by the D/A converter 5 and comparator circuit 13. D/A-A/D controller 85, which controls the A/D conversion block and each operation timing.
is placed.
A/D変換ブロックは、複数アナログ値をA/D変換す
るために、A/D変換前段には、D/A・A/Dコント
ローラ85の動作タイミングにより入力切換を行うマル
チプレクサ回路11が内蔵される。In order to A/D convert a plurality of analog values, the A/D conversion block has a built-in multiplexer circuit 11 in the pre-A/D conversion stage that switches inputs according to the operation timing of the D/A/A/D controller 85. Ru.
A/D変換は、複写機の定着サーミスタ、コピー濃度調
整用ポリウム等の各種電圧読取のために用いる。D/A
変換器は、複写機の蛍光灯調光制御、高圧制御等のPW
M回路15〜18のコンパレータの基準電圧として用い
ている。A/D conversion is used to read various voltages such as a fixing thermistor of a copying machine and polyurethane for adjusting copy density. D/A
The converter is used for PW for fluorescent light dimming control, high voltage control, etc. of copying machines.
It is used as a reference voltage for the comparators of M circuits 15 to 18.
現像ACバイアス用駆動パルス発生器は、CPU内部ク
ロックを分周するために4ビット分周器86と、現像A
Cバイアス用駆動パルスをデユーティ50%とするため
に1/2分周器82を用いている。The development AC bias drive pulse generator includes a 4-bit frequency divider 86 to divide the CPU internal clock, and a development AC bias drive pulse generator.
A 1/2 frequency divider 82 is used to set the duty of the C bias drive pulse to 50%.
PWM回路15〜18は前述のように、蛍光灯調光制御
、高圧電源、低圧電源の制御に用いるが、低圧電源の制
御にはディジタル7ビツト構成のメインPWM回路15
を使用し、他の制御には、前記コンパレータ13の出力
結果が直接PWM出力となる構成となっているサブPW
M回路16〜18を使用する。また、低圧電源制御のP
WM回路15には、電源異常時のPWM出力瞬時シャッ
トダウン機能を持っており、その人力はコンパレータで
構成され、ある規定値を超えるとPWM出力は、ただち
にオフし、回路を保護し複写機の安全性を高めている。As mentioned above, the PWM circuits 15 to 18 are used for fluorescent lamp dimming control, high-voltage power supply, and low-voltage power supply control, but the main PWM circuit 15 with a digital 7-bit configuration is used to control the low-voltage power supply.
For other controls, a sub-PW configured such that the output result of the comparator 13 directly becomes the PWM output is used.
M circuits 16 to 18 are used. In addition, P of low voltage power supply control
The WM circuit 15 has a PWM output instantaneous shutdown function in the event of a power failure.The manual power consists of a comparator, and when a certain specified value is exceeded, the PWM output is immediately turned off to protect the circuit and ensure the safety of the copying machine. It enhances sexuality.
コントローラには、他にポートとして、各種センサ情報
入力用やコピースタート、コピー枚数ノ設定など操作部
キースイッチ情報人力用の入力ポート92、モータ、ヒ
ータ、ソレノイド等をコントロールする出力ポート91
、表示用LEDドライブのための出力ポート89などか
ある。The controller also has an input port 92 for inputting various sensor information, key switch information for the operation section such as copy start, setting the number of copies, etc., and an output port 91 for controlling motors, heaters, solenoids, etc.
, an output port 89 for a display LED drive, etc.
また工場、市場などで複写機の動作確認チエツクを行う
ためにチエッカを機械本体と接続するが、このためのシ
リアル通信用ポート90なども有すル、、第12図にお
イテ、D/A c、NT85は、第5図のタイミング
ジェネレータ6゜RAM8.セレクタ7、演算器5.レ
ジスタ2〜4を含む。In addition, a checker is connected to the main body of the machine to check the operation of the copying machine in factories, markets, etc., and it also has a serial communication port 90 for this purpose, as shown in Figure 12. c, NT85 is the timing generator 6° RAM8. Selector 7, arithmetic unit 5. Contains registers 2-4.
CPUは、例えば以下に示すように、メインPWM、サ
ブPWMの各出力を制御するべく各ブロックにデータを
セットする。第5図に示すレジスタ2.レジスタ3.レ
ジスタ4、また第8図に示す4ビットレジスタ59,4
ビツトレジスタ64は、例えばメモリマツブトI10の
場合は各々独立のアドレスを付与され、またポートI1
0の場合も同様に各々独立のポート番号が付与される。The CPU sets data in each block to control each output of the main PWM and sub-PWM, for example as shown below. Register 2 shown in FIG. Register 3. Register 4, also the 4-bit register 59, 4 shown in FIG.
The bit registers 64 are each given an independent address in the case of the memory processor I10, and the bit registers 64 are each given an independent address in the case of the memory processor I10.
Similarly, in the case of 0, an independent port number is assigned to each port.
4ビットレジスタ59.64は、独立に設定できるため
、CPUは各レジスタをアドレスし、所定の値を設定す
ることでメインPWMの動作を規定するパラメータを指
定する。Since the 4-bit registers 59 and 64 can be set independently, the CPU specifies parameters that define the operation of the main PWM by addressing each register and setting predetermined values.
また、D/A変換値すなわちサブの各PWMの設定値と
A/D変換データを記憶するRAM8は例えばシフトレ
ジスタで構成され、また、メインPWMの設定値はラッ
チ9に記憶され、以下に示す様にしてCPUと交信する
。先ず第13図にレジスタ4(第5図参照)のビット構
成を示す。Further, the RAM 8 that stores D/A conversion values, that is, the setting values of each sub PWM and A/D conversion data, is composed of, for example, a shift register, and the setting value of the main PWM is stored in a latch 9, as shown below. It communicates with the CPU in various ways. First, FIG. 13 shows the bit configuration of register 4 (see FIG. 5).
ビット0〜3は第5図のRAM8またはラッチ9の指定
No、または、マルチプレクサ11の指定NO1、ビッ
ト4はReadかWRITEの指定で、Readのとき
はA/D変換すべきマルチプレクサ11の8チヤンネル
の入力の1つをRAM No、(ビット0〜3)の値
で示し、タイミングジェネレータ6内のラッチに記憶す
る。又WRITEのときはD/A変換すべきRAMB内
のアドレスまたはラッチ9をRAMNo、(ビット0〜
3)の値で示す。ビット5はメインPWM、サブPWM
の各出力を出す出さないの指定で、ビット7は、CPU
とタイミングジェネレータ6間の交信のタイミング信号
で、例えばビット7を0から1にしたときに、ビット0
〜5のデータ及びレジスタ2のデータが有効になる。な
おビット構成に於いて、RAM No、をビットO〜
3の4ビツトを割り振っているが、本回路では、RAM
8として5種、外部入力8チヤンネルであるため、実際
には3ビツトで良い。Bits 0 to 3 are the designation No. of RAM 8 or latch 9 in FIG. 5, or designation No. 1 of multiplexer 11, and bit 4 is the designation of Read or WRITE. When Read, it is the 8 channel of multiplexer 11 to be A/D converted. One of the inputs is indicated by the value of RAM No. (bits 0 to 3) and stored in a latch in the timing generator 6. Also, when WRITE, the address or latch 9 in RAMB to be D/A converted is set to RAMNo, (bits 0 to
3). Bit 5 is main PWM, sub PWM
Bit 7 specifies whether to output each output of the CPU.
For example, when bit 7 is changed from 0 to 1, bit 0
~5 data and register 2 data become valid. In addition, in the bit configuration, RAM No. is bit O~
3, 4 bits are allocated, but in this circuit, RAM
8 has 5 types and 8 external input channels, so 3 bits is actually sufficient.
RAM8またはラッチ9内に各PWMの出力値を設定す
るのは、以下のような手順による。CPUは、先ずレジ
スタ2をアドレスし、セットしたいPWMの制御データ
を書き込む。次にレジスタ4をアドレスし、ビット0〜
3にセットしたい出力のRAM No、例えばメイン
PWMなら09SUB PWMOなら1といった値と
、ビット4をWRITE状態にしてさらにビット7を0
から1にして書き込む。メインPWMを指定した場合、
すなわち0設定のときは、タイミングジェネレータ6は
セレクタ7の入力をレジスタ2側にし、かつ出力をラッ
チ9側にして、さらにラッチ9にラッチパルスを出すこ
とで、レジスタ2の値をラッチ9に取り込む。その後セ
レクタ7をRAMa側にする。RAM8は本回路では、
前述の様にシフトレジスタ構成をとっているために、タ
イミングジェネレータ6は、レジスタ4のRAM N
o、を参照し骸当するRAM No。The output value of each PWM is set in the RAM 8 or latch 9 by the following procedure. The CPU first addresses register 2 and writes the PWM control data to be set. Next, address register 4 and bits 0 to
The RAM number of the output you want to set to 3, for example 09SUB for main PWM, 1 for PWMO, and set bit 4 to WRITE state and bit 7 to 0.
Set it to 1 and write it. If main PWM is specified,
In other words, when the setting is 0, the timing generator 6 sets the input of the selector 7 to the register 2 side, sets the output to the latch 9 side, and also outputs a latch pulse to the latch 9 to capture the value of the register 2 into the latch 9. . After that, set the selector 7 to the RAMa side. In this circuit, RAM8 is
Since the shift register configuration is adopted as described above, the timing generator 6 uses the RAM N of the register 4.
o, and the corresponding RAM No.
のデータがD/A変換器12に出力されると同時に通常
は演算器5を選択しているセレクタ7をレジスタ2側に
して、次のシフトクロックによりレジスタ2のデータを
RAM8に書き込む。セレクタ7は前述のシフトクロッ
クが軒下すると、再び演算器5側のデータを選択する。At the same time as the data is output to the D/A converter 12, the selector 7, which normally selects the arithmetic unit 5, is set to the register 2 side, and the data in the register 2 is written into the RAM 8 by the next shift clock. The selector 7 again selects the data on the arithmetic unit 5 side when the aforementioned shift clock goes down.
ここで演算器5は、入力すなわちRAM8の出力をその
まま出力しセレクタ7の入力としている。Here, the arithmetic unit 5 outputs the input, ie, the output of the RAM 8, as it is, and uses it as an input to the selector 7.
以上により各PWM出力の設定値をRAMa内に設定す
ることが出来る。なお、前述のメインPWMのデータ設
定するとき、RAM8のシフトクロックか非存効の場合
に限る。又、A/D変換のアドレスを設定するには、C
PUはレジスタ4をアドレスし、A/D変換したいチャ
ンネルNo、(0〜7)をヒツト0〜3(実際には0〜
2)にセットし、ビット4をreadにしてさらにビッ
ト7を0か61にして書き込むと、タイミングジェネレ
ータ6内のラッチにレジスタ4のビット0〜3の値をセ
ットする。タイミンクジェネレータ6はそのラッチて示
されるチャンネルNo、をA/D変換すべきタイミング
のときにマルチプレクサ11に与える。このとき演算器
5はコンパレータ結果により決定されるへきビットのデ
ータを0から1にしてセレクタ7に出力する。As described above, the set value of each PWM output can be set in RAMa. It should be noted that when setting the data of the main PWM described above, it is limited to the case where the shift clock of the RAM 8 is not valid. Also, to set the A/D conversion address, C
The PU addresses register 4 and sets the channel number (0 to 7) for A/D conversion to 0 to 3 (actually 0 to 7).
2), set bit 4 to read, set bit 7 to 0 or 61, and write, the values of bits 0 to 3 of register 4 are set in the latch in timing generator 6. The timing generator 6 supplies the latched channel number to the multiplexer 11 at the timing for A/D conversion. At this time, the arithmetic unit 5 changes the bit data determined by the comparator result from 0 to 1 and outputs it to the selector 7.
演算器5は最上位ヒツトから順番に1をセットしていき
、前述のコンパレート動作を綬り返し、最下位ビットか
確定するまでRAM8のデータを書き換えていく。そし
て最下位ビットが確定した段階でタイミングジェネレー
タ6はラッチパルスをレジスタ3に与え、演算器5のデ
ータをA/D変換データとしてレジスタ3に格納し、再
び最上位ビットから比較動作を行うために演算器5は、
最上位ビットのみ1にし、その他のビットを0にしてセ
レクタ7を通してRAM8に書き込む。The arithmetic unit 5 sequentially sets 1 from the most significant bit, repeats the above-mentioned comparison operation, and rewrites the data in the RAM 8 until the least significant bit is determined. Then, when the least significant bit is determined, the timing generator 6 gives a latch pulse to the register 3, stores the data from the arithmetic unit 5 in the register 3 as A/D conversion data, and performs the comparison operation again starting from the most significant bit. The computing unit 5 is
Only the most significant bit is set to 1, the other bits are set to 0, and the data is written into the RAM 8 through the selector 7.
CPUはレジスタ3をアドレスし読み出すことでA/D
変換値を知ることが出来る。The CPU reads A/D by addressing and reading register 3.
You can know the conversion value.
(発明が解決しようとする課題〕
以上説明したように、従来例では、アップダウンカウン
タを用いた高精度のPWM回路(メインPWM)の制御
には、例えば第14図、第15図に示すように、他の各
々の制御回路の制御に要する単位時間当りの比較回数即
ち比較頻度の3,4倍の密度の比較回数が割当てられて
いた。(Problems to be Solved by the Invention) As explained above, in the conventional example, the control of a high-precision PWM circuit (main PWM) using an up-down counter is difficult as shown in FIGS. 14 and 15, for example. The number of comparisons per unit time required for controlling each of the other control circuits, that is, the number of comparisons three to four times as dense as the comparison frequency, was assigned to each of the other control circuits.
しかもこれら比較制御のタイミングは一義的に決まって
おり変更が不能であった。そのため以下の様な問題かあ
った。Furthermore, the timing of these comparison controls is uniquely determined and cannot be changed. As a result, the following problems occurred.
a、高精度の制御が不要な制御対象を制御する様な場合
に、前述の様な高精度の制御は無駄となる。a. When controlling a controlled object that does not require high-precision control, the above-described high-precision control becomes wasteful.
b、従来の場合、被制御対象を増やしたい場合制御に必
要なだけのコンパレータのタイミングが不足する。b. In the conventional case, when it is desired to increase the number of controlled objects, the comparator timing required for control is insufficient.
c、用途によりメインPWMが必要でなく、サブPWM
が必要となる場合があり、その様な場合のPWM回路の
切換えの自由度のない。c. Depending on the application, main PWM is not necessary, and sub-PWM is required.
In such cases, there is no flexibility in switching the PWM circuit.
本発明は、このような事情に鑑みてなされたもので、“
制御出力の数”及び/又は“制御精度”の変更できる自
動制御装置を提供することを目的とするものである。The present invention has been made in view of these circumstances, and is
The object of the present invention is to provide an automatic control device that can change the number of control outputs and/or control accuracy.
前記目的を達成するため、本発明では自動制御装置をつ
ぎの(1)〜(4)のとおりに構成するものである。In order to achieve the above object, the automatic control device of the present invention is configured as shown in (1) to (4) below.
(1)つぎのa ”−cの構成要素を備えた自動制御装
置。(1) An automatic control device equipped with the following components a''-c.
a、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。a. Comparison means for comparing an input signal and a reference signal corresponding to the input signal.
b、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。b. Timing means for causing the comparison operation of the comparison means to be executed in a time-sharing manner.
c、前記比較操作による比較出力の一部を、フラグに応
じて、通常の出力ポート又はI10ポートに出力させる
か出力させないかを切り換える切換手段。c. A switching means for switching whether or not to output a part of the comparison output from the comparison operation to the normal output port or the I10 port, depending on a flag.
(2)つきのa −cの構成要素を備えた自動制御装置
。(2) Automatic control device equipped with components a to c.
a、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。a. Comparison means for comparing an input signal and a reference signal corresponding to the input signal.
b、誼記比較手段の比較操作を時分割で実行させるタイ
ミング手段。b. Timing means for causing the comparison operation of the record comparison means to be executed in a time-sharing manner.
c、前記比較手段で比較される信号のタイプを、フラグ
に応じて、比較頻度の高い第1のタイプと比較頻度の低
い第2のタイプの組合せか、第2のタイプ同志の組合せ
に切り換える切換手段。c. Switching the type of signals compared by the comparison means to a combination of a first type with a high comparison frequency and a second type with a low comparison frequency, or a combination of the second types, depending on a flag. means.
(3)つきのa ”−’ cの構成要素を備えた自動制
御装置。(3) An automatic control device equipped with the components a''-'c.
a、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。a. Comparison means for comparing an input signal and a reference signal corresponding to the input signal.
b、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。b. Timing means for causing the comparison operation of the comparison means to be executed in a time-sharing manner.
C2前記比較手段で比較される第1のタイプの信号の比
較頻度と、第2のタイプの信号の比較頻度とを、フラグ
に応じて、任意に変更する変更手段。C2 Changing means for arbitrarily changing the comparison frequency of the first type signal and the comparison frequency of the second type signal compared by the comparison means, depending on the flag.
(4)1チップ上に、少くともcpu、メモリD/A変
換器、コンパレータ、セレクタ、ラッチを集積した自動
制御装置であって、前記メモリは、A/D変換、自動制
御のチャンネル数の変更のプログラム及び各チャンネル
へ割り当てる時分割の時間比率を切換えるプログラムが
記憶されたものである自動制御装置。(4) An automatic control device that integrates at least a CPU, a memory D/A converter, a comparator, a selector, and a latch on one chip, the memory being capable of changing the number of channels for A/D conversion and automatic control. An automatic control device in which a program for switching the time ratio of time division allocated to each channel is stored.
〔作用)
前記(2)、(4)の構成によれば、制御出力の数が制
御でき、前記(1)、(3)、(4)の構成によれば制
all蹟度が変更できる。[Operation] According to the configurations (2) and (4) above, the number of control outputs can be controlled, and according to the configurations (1), (3), and (4) above, all constraints can be changed.
以下本発明を実施例により詳しく説明する。 The present invention will be explained in detail below with reference to Examples.
第1図は本発明の第1実施例である“自動制御装置”の
ブロック図である。第5図の従来例に対する箇所には同
一の符号を付けここでの説明を省略する。FIG. 1 is a block diagram of an "automatic control device" which is a first embodiment of the present invention. The same reference numerals are given to the parts corresponding to the conventional example in FIG. 5, and the explanation here will be omitted.
第5図に追加されている部分について説明する。、24
は、制御用のフラグでDフリップフロップで構成されて
いる。そのD入力端子には信号ライン24−1を通しC
PUからフラグセット信号が人力されており、そのクロ
ック入力端子には、CPUからフラグストロボ信号が信
号ライン24−2を通し人力されている。そのQ出力端
子は信号線24−3を通じマルチプレクサ25のコント
ロール信号入力端子に接続されている。このマルチプレ
クサ25の一方の入力端子には、ラッチ14の出力にお
ける、メインPWM回路15のアップダウンカウンタの
アップ/ダウン決定端子に接続されている信号線25−
1が接続され、他方の入力端子には、通常のディジタル
データを出力ポートに出力するためのデータを蓄える、
出力用ラッチ26の出力端子に接続しているノズスライ
ン26−2のうちの1本の信号線25−2力≦接続され
ている。マルチプレクサ25の出力ライン25−3は、
マルチプレクサ25を通らぬy<スライン26−2上の
他の3本の信号ライン26−3とともに出力ポート25
−4に接続される。The parts added to FIG. 5 will be explained. , 24
is a control flag and is composed of a D flip-flop. Pass the signal line 24-1 to the D input terminal.
A flag set signal is manually inputted from the PU, and a flag strobe signal is inputted from the CPU to its clock input terminal through a signal line 24-2. Its Q output terminal is connected to the control signal input terminal of multiplexer 25 through signal line 24-3. One input terminal of this multiplexer 25 is connected to a signal line 25-- which is connected to the up/down decision terminal of the up/down counter of the main PWM circuit 15 at the output of the latch 14.
1 is connected, and the other input terminal stores data for outputting normal digital data to the output port.
The signal line 25-2 of one of the nozzle lines 26-2 connected to the output terminal of the output latch 26 is connected. The output line 25-3 of the multiplexer 25 is
The output port 25 along with the other three signal lines 26-3 on the line 26-2 does not pass through the multiplexer 25.
-4.
次に動作について説明する。フラグであるフリップフロ
ップ24のQ出力端子が0のときは、マルチプレクサ2
5は、信号線25〜2上の信号を信号線25−3上に出
力する様に動作し、信号線26−3上の信号とともに出
力ポート25−4に出力される。次にCPUが信号線2
4−1に1のフラグ信号を与え、信号線24−2にスト
ロボ信号を印加すると、Dフリップフロップ24のQ出
力か0から1に反転し、マルチプレクサ25は、信号線
25−1上の信号が信号線25−3上に出力する様に動
作し、信号@26−3上の信号とともに出力ポート25
−4に出力される。他の動作に関しては、第5図の従来
例と同一である。Next, the operation will be explained. When the Q output terminal of the flip-flop 24, which is a flag, is 0, the multiplexer 2
5 operates to output the signals on the signal lines 25-2 onto the signal line 25-3, and output the signals on the signal line 26-3 to the output port 25-4. Next, the CPU connects signal line 2
When a flag signal of 1 is applied to signal line 24-1 and a strobe signal is applied to signal line 24-2, the Q output of D flip-flop 24 is inverted from 0 to 1, and multiplexer 25 outputs the signal on signal line 25-1. operates to output on the signal line 25-3, and outputs the output port 25 along with the signal on the signal @26-3.
-4 is output. Other operations are the same as the conventional example shown in FIG.
以上説明したように、本実施例によれば、メインPWM
15へのアップ/ダウンデータを直接ポート出力する事
か可能となるため、以下のメリットが生じる。As explained above, according to this embodiment, the main PWM
Since it is possible to directly output the up/down data to 15 via the port, the following advantages arise.
a、メインPWM制御中の制御状態をポートより確認て
き、異常状態等の判定ができる。又、テスト時にも状態
判定が容易である。a. The control status during main PWM control can be checked from the port, and abnormal conditions etc. can be determined. Also, the status can be easily determined during testing.
b、オフタイム又はオンタイム一定のPWM制御が必要
でなく、オンオフ制御が有効な制御のとき、そのオンオ
フ制御用の制御データとしてアップタウンデータを用い
る事ができる。b. When PWM control with constant off time or on time is not required and on/off control is effective control, uptown data can be used as control data for the on/off control.
第2図は本発明の第2実施例である“自動制御装置”の
ブロック図である。図において、28−1がディジタル
信号・アナログ信号兼用ポートの4個の入力端子である
。入力端子28−1に入力されたアナログ信号は、27
のアナログスイッチ及び28の波形整形回路の入力端子
に供給される。アナログスイッチ27のコントロール信
号入力端子は、信号線24−3を介してフラグ24のQ
出力端子に接続されている。フラグ24の説明は、第1
実施例と同しなので省略する。アナログスイッチ27の
出力端子群は、パスライン27−2を介しハスライン1
1−1を経てマルチプレクサ11の信号入力端子に接続
されている。波形整形回路28の出力端子は、29のラ
ッチの入力端子に接続されている。ラッチ29の出力端
子は、CPUバス1に接続されている。ラッチ29は、
信号ライン29−1を通しコントロール信号がそのコン
トロール信号入力端子に入力される。その信号かローの
とき出力がハイインピーダンスになり、ハイのとき入力
信号をラッチしCPUバス1上に入力端子28−1のデ
ィジタル信号を出力する。さて、フラグ24のQ出力端
子は、信号線24−3を介して、第1実施例に対しさら
にマルチプレクサ11及びラッチ14の制御信号入力端
子に接続され、又マルチプレクサ25及びタイミングジ
ェネレータ6の制御信号入力端子にも接続している。ラ
ッチ14は従来例の5個から9個となっており、増設さ
れた4個のラッチの出力端子がパスライン14−5を介
してマルチプレクサ25の一方の入力端子群に接続され
てし)る。FIG. 2 is a block diagram of an "automatic control device" which is a second embodiment of the present invention. In the figure, 28-1 are four input terminals of a digital signal/analog signal port. The analog signal input to the input terminal 28-1 is 27
It is supplied to the input terminal of the analog switch of 28 and the waveform shaping circuit of 28. The control signal input terminal of the analog switch 27 is connected to the Q signal of the flag 24 via the signal line 24-3.
connected to the output terminal. The explanation of the flag 24 is as follows.
Since this is the same as the embodiment, the description will be omitted. The output terminal group of the analog switch 27 is connected to the lot line 1 via the pass line 27-2.
1-1 to the signal input terminal of the multiplexer 11. The output terminal of the waveform shaping circuit 28 is connected to the input terminal of the latch 29. The output terminal of the latch 29 is connected to the CPU bus 1. The latch 29 is
A control signal is input to the control signal input terminal through the signal line 29-1. When the signal is low, the output becomes high impedance, and when it is high, the input signal is latched and the digital signal at the input terminal 28-1 is output onto the CPU bus 1. Now, the Q output terminal of the flag 24 is further connected to the control signal input terminal of the multiplexer 11 and the latch 14 in the first embodiment via the signal line 24-3, and is also connected to the control signal input terminal of the multiplexer 25 and the timing generator 6. It is also connected to the input terminal. The number of latches 14 is increased from five in the conventional example to nine, and the output terminals of the four additional latches are connected to one input terminal group of the multiplexer 25 via a pass line 14-5). .
フラグ24のQ出力が1のとき、ラッチ14のラッチ出
力端子14−1〜14−4は、マルチプレクサ25を介
して出力ポート25−4に接続される。フラグ24のQ
出力が0のとき、出力ポート25−4は信号線26−2
を介し出力用ラッチ26の出力端子に接続される。CP
Uバス1がバス26−1を通して出力用ラッチ26の入
力端子に接続されていて、出力用ラッチ26は、出力ポ
ート25−4のためのバッファとなっている。When the Q output of the flag 24 is 1, the latch output terminals 14-1 to 14-4 of the latch 14 are connected to the output port 25-4 via the multiplexer 25. Flag 24 Q
When the output is 0, the output port 25-4 is connected to the signal line 26-2.
It is connected to the output terminal of the output latch 26 via. C.P.
The U bus 1 is connected to the input terminal of the output latch 26 through the bus 26-1, and the output latch 26 serves as a buffer for the output port 25-4.
ラッチ14の入力端子は、全て増設されたラッチも含め
従来入力端子が接続されていた信号線に接続されている
。又、RAM8は7ビツト×8のRAMである。RAM
制御タイミングは従来方法を拡張しタイミングジェネレ
ータ6が行うものとする。The input terminals of all the latches 14, including the added latches, are connected to signal lines to which conventional input terminals were connected. Further, the RAM 8 is a 7-bit×8 RAM. RAM
The control timing is assumed to be performed by the timing generator 6 by extending the conventional method.
次に動作について説明する。フラグ24のQ出力がOの
ときは、増設されてポートの動作をのぞき、第5図の従
来例と同じ動作を行う。その場合5人カポート28−1
は、ディジタルータとして作用し、その入力信号は波形
整形回路28で整形されラッチ29にディジタル信号と
して入力される。そしてポートコントロール信号線29
−1に1の信号が加わると、ラッチ29でラッチされた
ディジタルデータかCPUバス1上に転送される。マル
チプレクサ25は、信号バス26−2上の信号を信号バ
ス25−3を通し出力ポート(I/Oポートを出力ポー
トとしてセットした場合でも可)25−4へ出力する様
に動作し、出力用ラッチ26にセットされたデータを出
力ポート25−4上へ出力する通常のポート出力機能か
生じる種動作する。Next, the operation will be explained. When the Q output of the flag 24 is O, the operation is the same as that of the conventional example shown in FIG. 5, except for the operation of the added port. In that case, 5 person Kaport 28-1
acts as a digital router, and its input signal is shaped by a waveform shaping circuit 28 and inputted to a latch 29 as a digital signal. and port control signal line 29
When a signal of 1 is added to -1, the digital data latched by the latch 29 is transferred onto the CPU bus 1. The multiplexer 25 operates to output the signal on the signal bus 26-2 to the output port 25-4 (even if the I/O port is set as an output port) through the signal bus 25-3. The normal port output function of outputting the data set in the latch 26 onto the output port 25-4 operates.
次に、フラグ24のQ出力端子が1のときの動作につい
て説明する。先ず入力端子28−1に加わったアナログ
信号が、アナログスイッチ27を通じてアナログバス2
7−2上に出力され、12チヤンネルのアナログバス1
1−1を介してマルチプレクサ11の入力端子に供給さ
れ、一方、ラッチ14の増設された4個のラッチの出力
が、パスライン14−5.マルチプレクサ25を通じて
出力ポート25−4にディジタルデータとしで出力でき
る様な回路が構成される。Next, the operation when the Q output terminal of the flag 24 is 1 will be explained. First, the analog signal applied to the input terminal 28-1 is sent to the analog bus 2 through the analog switch 27.
7-2, 12 channels of analog bus 1
1-1 to the input terminal of the multiplexer 11, while the outputs of the four additional latches of the latch 14 are supplied to the input terminals of the multiplexer 11 via the pass lines 14-5. A circuit is configured that can output digital data to the output port 25-4 through the multiplexer 25.
第9図の従来例では、サブPWMの制御が2回路の場合
であったが、本実施例では、サブPWMの制御を第5図
の従来例のように3回路の場合に拡張したものを、さら
に4回路分フラグ制御で増設可能な構成となっている。In the conventional example shown in FIG. 9, sub-PWM control is performed using two circuits, but in this embodiment, sub-PWM control is extended to three circuits as in the conventional example shown in FIG. , the configuration is such that it can be expanded by flag control for four more circuits.
その増設分の比較データを入力するため、従来7ビツト
×4の構成のRAM8を7ビツト×8の構成に変更して
いる。データ設定の仕方は従来例と同様に行えば良い。In order to input the additional comparison data, the RAM 8, which had a conventional 7-bit x 4 configuration, was changed to a 7-bit x 8 configuration. Data setting may be performed in the same manner as in the conventional example.
すなわち、レジスタ4のθ〜3の4ビツトを用いる事に
より、RAMアドレスは16アドレス分可能となる。そ
れで8アドレスを例えば0から7で割りつける。そして
それぞれの入力に対応した制御データをそれに対応した
RAM8のアドレスに書き込む。入力端子28−1に加
わるフィードバック信号は、従来例のメインPWMの比
較のタイミングで、コンパレータ13において、信号線
28−1−1.28−1−2.28−1−3゜28−1
−4の各信号順で順次、RAM5上のそれに対応する比
較データと比較される。すなわち、セレクタ10は、従
来例におけるラッチ9のセレクトタイミングにもRAM
8の出力端子に接続されたままとなり、そのタイミング
に同期して信号線28−1−1.28−1−2.28−
1−3.28−1−4のフィードバック信号に対する各
基準信号がRAM8のアドレスをアクセスすることによ
って読み出される様、タイミングジェネレータ6がセレ
クタ10.RAM8を制御する。That is, by using the 4 bits θ to 3 of register 4, 16 RAM addresses are possible. So, allocate 8 addresses, for example from 0 to 7. Then, control data corresponding to each input is written to the corresponding address of the RAM 8. The feedback signal applied to the input terminal 28-1 is applied to the signal line 28-1-1.
-4 signals are sequentially compared with the corresponding comparison data on the RAM 5. In other words, the selector 10 also uses the RAM at the select timing of the latch 9 in the conventional example.
It remains connected to the output terminal of 8, and in synchronization with the timing, the signal line 28-1-1.28-1-2.28-
The timing generator 6 is connected to the selector 10 . Controls RAM8.
と同時にマルチプレクサ11もその各々の制御すべきフ
ィードバック信号の入力端子かコンパレータ13のSW
I側の端子に接続するよう制御される。そのコンパレー
ト結果か順次ラッチ14の出力データを変化させる。す
なわち、信号@2B−1−1のフィードバック信号の比
較結果は、ラッチ14の出力端子14−1に出力され、
信号線14−5.マルチプレクサ25を通し、出力ポー
ト25−4の1ビツト目に出力される。同様に、信号線
28−1−2のフィードバック信号の比較結果は、ラッ
チ14の出力端子14−2に出力され、信号線14−5
.マルチプレクサ25を通し、出力ポート25−4の2
ビツト目に出力される。同様に信号線2B−1−3のフ
ィードバック信号の比較結果は、出力ポート25−4の
3ビツト目に出力される。同様に信号線28−1−4の
フィードバック信号の比較結果は、出力ポート25−4
の4ビツト目に出力される。At the same time, the multiplexer 11 also connects its respective input terminal of the feedback signal to be controlled or the SW of the comparator 13.
It is controlled to connect to the I side terminal. The output data of the latch 14 is sequentially changed based on the comparison result. That is, the comparison result of the feedback signal of the signal @2B-1-1 is output to the output terminal 14-1 of the latch 14,
Signal line 14-5. It passes through the multiplexer 25 and is output to the first bit of the output port 25-4. Similarly, the comparison result of the feedback signals on the signal line 28-1-2 is output to the output terminal 14-2 of the latch 14, and the result is output to the output terminal 14-2 of the latch 14, and
.. 2 of output port 25-4 through multiplexer 25.
The bit is output. Similarly, the comparison result of the feedback signals on the signal line 2B-1-3 is output to the third bit of the output port 25-4. Similarly, the comparison result of the feedback signal of the signal line 28-1-4 is the output port 25-4.
The 4th bit is output.
このようにして5あらかしめRAM8に設定したデータ
と、通常は人カポート、出カポート。In this way, the data set in the RAM 8, the human port, and the output port.
I/Oポートとして使用していたポート28−1を用い
、PWM制御回路(SUBPWMに相当する)をフラグ
設定する事によって増設可能となる。It can be expanded by using the port 28-1, which was used as an I/O port, and setting a flag for the PWM control circuit (corresponding to SUBPWM).
コンパレータ130制御タイミングは、従来例と同じで
ある。第15図にサブPWM3回路使用の従来例におけ
るコンパレータタイムチャートを示す。本実施例の同様
なタイムチャートを第16図に示す。第16図において
、5UBOA。The comparator 130 control timing is the same as in the conventional example. FIG. 15 shows a comparator time chart in a conventional example using three sub-PWM circuits. A similar time chart of this embodiment is shown in FIG. In FIG. 16, 5UBOA.
5UBIA、5UB2A、5UB3Aは、それぞれラッ
チ14の出力端子14−1〜14−4の出力データを比
較制御データとして用いる、増設されたサブPWM回路
に対応するコンパレータ13の制御タイミングを示す。5UBIA, 5UB2A, and 5UB3A indicate control timings of the comparators 13 corresponding to the added sub-PWM circuits, which use the output data of the output terminals 14-1 to 14-4 of the latch 14 as comparison control data, respectively.
以上説明したように、本実施例によれば、フラグ24に
応じて、メインPWM回路15への出力のかわりに、既
設のサブPWM回路16,17゜18への出力と同等の
制御のできるPWM出力が4回路分増設できるため、制
御回路の多い電源制御への適用か可能となる。また、本
実施例装置を、第12図のコントローラのようにCPU
等と共に1チップ上に集積したICでは、用途が増し量
産効果によりコストが下がる。As explained above, according to this embodiment, instead of outputting to the main PWM circuit 15, a PWM circuit that can perform the same control as the output to the existing sub-PWM circuits 16, 17 and 18 is provided according to the flag 24. Since the output can be expanded by four circuits, it can be applied to power supply control with many control circuits. In addition, the device of this embodiment can be operated by a CPU like the controller shown in FIG.
An IC integrated on a single chip with other components increases the number of uses and reduces costs due to mass production effects.
第3図は本発明の第3実施例である“自動制御装置”の
ブロック図である。本実施例は、第2実施例に、さらに
タイミングジェネレータ6のタイミング変更用フラグ3
0を付加したものである。FIG. 3 is a block diagram of an "automatic control device" which is a third embodiment of the present invention. This embodiment has a timing change flag 3 of the timing generator 6 in addition to the second embodiment.
0 is added.
以下、第2実施例と異る部分のみを説明し、その他の部
分の説明は省略する。フラグ30のD入力端子にはフラ
グコントロール信号線30−1が接続されており、クロ
ック入力端子には当該フラグのアドレスを含んだフラグ
用ストロボ信号線30−2が接続されている。又、Q出
力端子は信号線30−3を介しタイミングジェネレータ
6のタイミング変更制御信号入力端子に接続されている
。Hereinafter, only the parts different from the second embodiment will be explained, and the explanation of other parts will be omitted. A flag control signal line 30-1 is connected to the D input terminal of the flag 30, and a flag strobe signal line 30-2 containing the address of the flag is connected to the clock input terminal. Further, the Q output terminal is connected to a timing change control signal input terminal of the timing generator 6 via a signal line 30-3.
次に動作について説明する。フラグ3oは、CPUか信
号線30−1上にセットデータをのせ、(g分線30−
21:にストロボ信号を加える事によって制御される。Next, the operation will be explained. The flag 3o is set by placing set data on the CPU or signal line 30-1 (g segment line 30-1).
21: is controlled by adding a strobe signal to.
cPUがフラグ3oに0を設定したときは、自動制御装
置は第2実施例の通りに動作する。CPUかフラグ3o
に1を設定したときは、タイミンクジェネレータ6は第
16図にボしたタイミングを第17図に示したタイミン
グに変更できる。すなわち、サブPWM回路5UBIA
、5UB3Aを制御するタイミングをメインPWM回路
15を制御するタイミングにできる様、タイミングジェ
ネレータ6の生成するタイミングを切りかえ、セレクタ
10が5LIBIAと5UB3Aを制御するタイミング
で、ラッチ9の出力かD/A変換器12に供給できるよ
うにし、又そのタイミングでマルチプレクサ11がメイ
ンPWM回路15のフィードバックデータを選択できる
様にする。又、ラッチ14にも、そのタイミングでコン
バレ〜り13のコンパレータ結果をメインPWM回路1
5制御用ラッチにラッチできる信号かタイミンクジェネ
レータ6から入力されるものとする。なお、基本的な個
々のブロックのシーケンスは、従来例と同じく第7図て
示したものとする。When the cPU sets flag 3o to 0, the automatic control device operates as in the second embodiment. CPU or flag 3o
When set to 1, the timing generator 6 can change the timing shown in FIG. 16 to the timing shown in FIG. 17. That is, sub PWM circuit 5UBIA
, the timing generated by the timing generator 6 is changed so that the timing to control 5UB3A can be the timing to control the main PWM circuit 15, and the output of the latch 9 or D/A conversion is changed at the timing when the selector 10 controls 5LIBIA and 5UB3A. The feedback data of the main PWM circuit 15 can be selected by the multiplexer 11 at that timing. In addition, the latch 14 also transmits the comparator result of the converter 13 at that timing to the main PWM circuit 1.
5. It is assumed that a signal that can be latched into the control latch is input from the timing generator 6. It is assumed that the basic sequence of individual blocks is shown in FIG. 7 as in the conventional example.
以上説明したように、本実施例ては、メインPWM回路
15の制御蹟度を下げても、サブPWM回路の数を増や
したいときに有効である。As explained above, this embodiment is effective when it is desired to increase the number of sub-PWM circuits even if the control frequency of the main PWM circuit 15 is lowered.
第4図は、本発明の第4実施例である“自動制御装置”
のブロック図である。本実施例は、第3実施例に、さら
に可変クロック信号生成回路32とアントケート31を
付加したものである。FIG. 4 shows an "automatic control device" which is a fourth embodiment of the present invention.
FIG. This embodiment is obtained by adding a variable clock signal generation circuit 32 and an anchor 31 to the third embodiment.
ANDケート31の出力端子は、信号ライン31−1を
介してタイミングジェネレータ6のタイミング変更制御
信号入力端子に接続されている。ANDケート31の一
方の入力端子は信号線30−3を介してフラグ30であ
るDフリップフロップのQ出力端子に接続され、他方の
入力端子は信号線32−2を介して可変クロック信号生
成回路32の出力端子に接続されている。なお、可変ク
ロック信号生成回路32は、CPUが、制御に必要な波
形をプログラムできりかえ、信号線32−2に出力でき
るものとする。可変クロック信号生成回路32は、又c
puのバス信号入力端子32−1を有し、CPUバスに
接続している。An output terminal of the AND gate 31 is connected to a timing change control signal input terminal of the timing generator 6 via a signal line 31-1. One input terminal of the AND gate 31 is connected to the Q output terminal of the D flip-flop which is the flag 30 via the signal line 30-3, and the other input terminal is connected to the variable clock signal generation circuit via the signal line 32-2. 32 output terminals. It is assumed that the variable clock signal generation circuit 32 can be programmed by the CPU to change the waveform necessary for control and output it to the signal line 32-2. The variable clock signal generation circuit 32 also has c.
It has a pu bus signal input terminal 32-1 and is connected to the CPU bus.
次に動作について説明する。フラグ30のQ出力が0の
ときは、第2実施例と同じ動作をする。Next, the operation will be explained. When the Q output of the flag 30 is 0, the same operation as in the second embodiment is performed.
フラグ30が1の出力を、又可変クロック信号生成回路
32が1の出力信号をアンドゲート31に出力した場合
には、第3実施例におけると同じ動作をする。次にCP
Uが信号線32−2上に第18図に示す周期T、デユー
ティ50%のクロック信号を出力させたとする。この場
合、タイミングジェネレータ6の出力信号は、制御状態
を周期Tの途中で第16図に示すタイムチャートの状態
から、第17図に示すタイムチャートの状態に変化する
。この事によって、メインPWMの制御精度をおとし、
サブPWMを制御する回路を増加することが可能となる
。これか第19図に示すタイミングでの制御である。ク
ロックの位相を第20図の様に変える事によって第21
図に示すタイミングての制御も可能となる。又、フラグ
30及び可変クロック生成回路32は、CPUからの人
力条件に応じて、その制御タイミングを自由に変更する
事が可能なものとする。よって、フラグ30の出力が0
のとき第16図のタイミングを、フラグ30の出力が1
で可変クロック生成回路32の出力か1のとき第17図
のタイミングを、フラグ30か1で可変クロック生成回
路32の出力位相により第19図又は第21図のタイミ
ングが得られる。When the flag 30 outputs an output of 1 and the variable clock signal generation circuit 32 outputs an output signal of 1 to the AND gate 31, the same operation as in the third embodiment is performed. Next, CP
Assume that U outputs a clock signal having a period T and a duty of 50% as shown in FIG. 18 onto the signal line 32-2. In this case, the output signal of the timing generator 6 changes the control state from the state shown in the time chart shown in FIG. 16 to the state shown in the time chart shown in FIG. 17 in the middle of the period T. This reduces the control accuracy of the main PWM,
It becomes possible to increase the number of circuits that control sub-PWM. This is control at the timing shown in FIG. By changing the phase of the clock as shown in Figure 20,
It also becomes possible to control the timing shown in the figure. Further, the control timing of the flag 30 and the variable clock generation circuit 32 can be freely changed according to the human power conditions from the CPU. Therefore, the output of flag 30 is 0.
16, the output of the flag 30 is 1.
When the output of the variable clock generation circuit 32 is 1, the timing shown in FIG. 17 is obtained, and when the flag 30 is 1, the timing shown in FIG. 19 or 21 is obtained depending on the output phase of the variable clock generation circuit 32.
このようにして、本実施例によれば、メインPWM、サ
ブPWMの制御精度を任意に制御でき、又、サブPWM
回路の数も第2実施例又は第3実施例と同様に増やすこ
とができる。In this way, according to this embodiment, the control precision of the main PWM and sub-PWM can be controlled arbitrarily, and the control accuracy of the sub-PWM
The number of circuits can also be increased similarly to the second or third embodiment.
以上説明したように、本発明によれば、制御出力数及び
/又は制御精度か変更でき、多用途に応用可能となり、
CPU等と共に1チップ上に集積したLSIは回路を変
更せず同一チップを利用可能となるため、量産効果によ
るコスト低下が期待できる。As explained above, according to the present invention, the number of control outputs and/or control accuracy can be changed, making it possible to apply it to various purposes.
Since an LSI integrated with a CPU and the like on one chip can be used on the same chip without changing the circuit, cost reduction can be expected due to mass production effects.
第1図は本発明の第1実施例のブロック図、第2図は本
発明の第2実施例のブロック図、第3図は本発明の第3
実施例のブロック図、第4図は本発明の第4実施例のブ
ロック図、第5図は従来の自動制御装置全体のブロック
図、第6図は第5図のチョッパ型コンパレータの回路図
、第7図は第5図の各部のタイミングチャート、第8図
はメインPWMのブロック図、第9図は第5図の装置を
電源制御に適用した回路例を示す図、第10図、第11
図は第9図の回路の動作説明図、第12図はコントロー
ラの全体構成図、第13図はレジスタ4のビット構成を
示す図、第14図は第9図に示す回路におけるコンパレ
ータのタイミングを示す図、第15図は箪5図に示す従
来例におけるコンパレータのタイミングを示す図、第1
6図は第2実施例におけるコンパレータのタイミングの
1例を示す図、第17図は第3実施例におけるコンパレ
ータのタイミングの1例を示す図、第18図は第4実施
例のり変クロック信号生成回路32の出力の1例を示す
図、第19図は第18図の例によるコンパレータのタイ
ミングを示す図、第20図は可変クロック信号生成回路
の出力の他の例を示す図、第21図は第20図の例によ
るコンパレータのタイミングを示す図である。
6・・・・−・タイミングジェネレータ13=−−−・
コンパレータ
24・・・・・・フラグ
25・・・・・・マルチプレクサFIG. 1 is a block diagram of a first embodiment of the present invention, FIG. 2 is a block diagram of a second embodiment of the present invention, and FIG. 3 is a block diagram of a third embodiment of the present invention.
4 is a block diagram of the fourth embodiment of the present invention, FIG. 5 is a block diagram of the entire conventional automatic control device, FIG. 6 is a circuit diagram of the chopper type comparator of FIG. 5, Figure 7 is a timing chart of each part in Figure 5, Figure 8 is a block diagram of the main PWM, Figure 9 is a diagram showing an example of a circuit in which the device in Figure 5 is applied to power supply control, Figures 10 and 11.
The figure is an explanatory diagram of the operation of the circuit in Figure 9, Figure 12 is an overall configuration diagram of the controller, Figure 13 is a diagram showing the bit configuration of register 4, and Figure 14 is a diagram showing the timing of the comparator in the circuit shown in Figure 9. Figure 15 is a diagram showing the timing of the comparator in the conventional example shown in Figure 5.
6 is a diagram showing an example of the timing of the comparator in the second embodiment, FIG. 17 is a diagram showing an example of the timing of the comparator in the third embodiment, and FIG. 18 is a diagram showing an example of the timing of the comparator in the fourth embodiment. 19 is a diagram showing an example of the output of the circuit 32, FIG. 19 is a diagram showing the timing of the comparator according to the example of FIG. 18, FIG. 20 is a diagram showing another example of the output of the variable clock signal generation circuit, and FIG. 20 is a diagram showing the timing of the comparator according to the example of FIG. 20. FIG. 6・・・・Timing generator 13=−−−・
Comparator 24... Flag 25... Multiplexer
Claims (4)
る自動制御装置。 a、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。 b、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。 c、前記比較操作による比較出力の一部を、フラグに応
じて、通常の出力ポート又はI/Oポートに出力させる
か出力させないかを切り換える切換手段。(1) An automatic control device characterized by comprising the following components a to c. a. Comparison means for comparing an input signal and a reference signal corresponding to the input signal. b. Timing means for causing the comparison operation of the comparison means to be executed in a time-sharing manner. c. A switching means for switching whether or not to output a part of the comparison output from the comparison operation to a normal output port or an I/O port, depending on a flag.
る自動制御装置。 a、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。 b、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。 c、前記比較手段で比較される信号のタイプを、フラグ
に応じて、比較頻度の高い第1のタイプと比較頻度の低
い第2のタイプの組合せか、第2のタイプ同志の組合せ
に切り換える切換手段。(2) An automatic control device characterized by comprising the following components a to c. a. Comparison means for comparing an input signal and a reference signal corresponding to the input signal. b. Timing means for causing the comparison operation of the comparison means to be executed in a time-sharing manner. c. Switching the type of signals compared by the comparison means to a combination of a first type with a high comparison frequency and a second type with a low comparison frequency, or a combination of the second types, depending on a flag. means.
る自動制御装置。 a、入力信号と該入力信号に対応する基準信号とを比較
する比較手段。 b、前記比較手段の比較操作を時分割で実行させるタイ
ミング手段。 c、前記比較手段で比較される第1のタイプの信号の比
較頻度と、第2のタイプの信号の比較頻度とを、フラグ
に応じて、任意に変更する変更手段。(3) An automatic control device characterized by comprising the following components a to c. a. Comparison means for comparing an input signal and a reference signal corresponding to the input signal. b. Timing means for causing the comparison operation of the comparison means to be executed in a time-sharing manner. c. Changing means for arbitrarily changing the comparison frequency of the first type signal and the comparison frequency of the second type signal compared by the comparison means, depending on the flag.
変換器、コンパレータ、セレクタ、ラッチを集積した自
動制御装置であって、前記メモリは、A/D変換、自動
制御のチャンネル数の変更のプログラム及び各チャンネ
ルへ割り当てる時分割の時間比率を切換えるプログラム
が記憶されているものであることを特徴とする自動制御
装置。(4) At least a CPU, memory, and D/A on one chip
An automatic control device that integrates a converter, a comparator, a selector, and a latch, wherein the memory stores a program for changing the number of channels for A/D conversion and automatic control, and a program for switching the time ratio of time division allocated to each channel. An automatic control device characterized by being memorized.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15261190A JPH0447401A (en) | 1990-06-13 | 1990-06-13 | Automatic controller |
Applications Claiming Priority (1)
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JP15261190A JPH0447401A (en) | 1990-06-13 | 1990-06-13 | Automatic controller |
Publications (1)
Publication Number | Publication Date |
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JPH0447401A true JPH0447401A (en) | 1992-02-17 |
Family
ID=15544179
Family Applications (1)
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JP15261190A Pending JPH0447401A (en) | 1990-06-13 | 1990-06-13 | Automatic controller |
Country Status (1)
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JP (1) | JPH0447401A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006000643A (en) * | 2004-06-14 | 2006-01-05 | Biosense Webster Inc | Steering mechanism for bi-directional catheter |
-
1990
- 1990-06-13 JP JP15261190A patent/JPH0447401A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006000643A (en) * | 2004-06-14 | 2006-01-05 | Biosense Webster Inc | Steering mechanism for bi-directional catheter |
US9345860B2 (en) | 2004-06-14 | 2016-05-24 | Biosense Webster, Inc. | Steering mechanism for bi-directional catheter |
US10493238B2 (en) | 2004-06-14 | 2019-12-03 | Biosense Webster (Israel) Ltd. | Steering mechanism for bi-directional catheter |
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