JPH044612B2 - - Google Patents
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- Publication number
- JPH044612B2 JPH044612B2 JP58022146A JP2214683A JPH044612B2 JP H044612 B2 JPH044612 B2 JP H044612B2 JP 58022146 A JP58022146 A JP 58022146A JP 2214683 A JP2214683 A JP 2214683A JP H044612 B2 JPH044612 B2 JP H044612B2
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- bits
- bit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Description
〔発明の技術分野〕
本発明は、１チツプ上で２つの入力データの積
をとり、これを出力する並列乗算器に関するもの
である。 〔発明の技術的背景とその問題点〕 一般にｎビツトの数同志の乗算は次のように行
なわれる。 Ｘ＝o-1 〓i=0 xi2i Ｙ＝o-1 〓j=0 yj2j とするとその積Ｐは次式で表わされる。 Ｐ＝Ｘ・Ｙ＝2o-1 〓K=0 pk2k ＝o-1 〓i=0 o-1 〓j=0 xi・yj2i+j これを例えば乗算ビツト幅ｎ＝４の場合につい
て行なうと次のようになる。
をとり、これを出力する並列乗算器に関するもの
である。 〔発明の技術的背景とその問題点〕 一般にｎビツトの数同志の乗算は次のように行
なわれる。 Ｘ＝o-1 〓i=0 xi2i Ｙ＝o-1 〓j=0 yj2j とするとその積Ｐは次式で表わされる。 Ｐ＝Ｘ・Ｙ＝2o-1 〓K=0 pk2k ＝o-1 〓i=0 o-1 〓j=0 xi・yj2i+j これを例えば乗算ビツト幅ｎ＝４の場合につい
て行なうと次のようになる。
本発明は上記事情に鑑みてなされたもので、
LSI技術の進歩による乗算ビツト幅の増加に伴
い、並列乗算器におけるハードウエア面での使用
効率の向上、すなわち、入力データの有効精度に
応じて処理精度を外部から変化し得る分割型乗算
器を提供することを目的とするものである。 〔発明の概要〕 本発明の概要は上記目的を達成するために複数
ビツトの数Ｘと複数ビツトの数Ｙとを入力してそ
の積を出力するような複数個の加算器を有する並
列乗算器において前記複数の加算器を電気的に複
数ブロツクに分割し、制御入力信号により各ブロ
ツクを互に独立動作可能に構成したことを特徴と
するものである。 〔発明の実施例〕 以下、実施例にもとずいて本発明を詳細に説明
する。 第８図は、本発明による分割型乗算器の基本的
構成図である。分割型乗算器１は、Ｘ入力端子
２、Ｙ入力端子３と、Ph出力端子４、Pl出力端子
５及び制御入力端子６を有しており、この制御入
力端子６を高レベルにした時は、第３図に示した
ような通常のｎビツト×ｎビツトの乗算器として
動作し、逆に制御入力端子６を低いレベルにした
時は、ｎ／２ビツト×ｎ／２ビツトの乗算器２個
がそれぞれ独立して動作する。 第９図は乗算ビツト幅を８ビツトとした場合の
分割形乗算器の一実施例である。 第９図に示す分割型乗算器は、第１０図に示す
加算器をアレイ状に並べた並列乗算器と、分割手
段を構成するゲート１１−１〜１１−４、ゲート
１２−１〜１２−４、及びセレクタ１３−１〜１
３−４，１４−１〜１４−４とで構成される。ア
レイ状に並べられた加算器群は、大きく４つのバ
ンク（７〜１０）に分かれ、バンク７では〔Xl×
Yl〕、バンク８では〔Xh×Yl〕、バンク９では
〔Xl×Yh〕バンク１０では〔Xh×Yh〕のそれぞ
れ部分積を生成しており、内部計算方式は第６図
に対応する。 次に以上のように構成された分割型乗算器の動
作について説明する。 制御入力端子６を高レベルにした時に、Ｘ入力
である。X0〜X7とＹ入力であるY0〜Y7にそれぞ
れ８ビツトの入力信号が入力されると、バンク７
〜１０においてそれぞれ生成された部分積〔Xl×
Yl〕，〔Xh×Yl〕，〔Xl×Xh〕，〔Xh×Yh〕はそのま
ま加算され、出力Ｐ（P0〜P15）には、16ビツト演
算結果が出力される。すなわち８ビツト×８ビツ
トの入力で16ビツトの出力を得る通常の並列乗算
器としての動作をする。 次に、制御入力端子６を低レベルにした時は、
ゲート１１−１〜１１−４の出力が「０」となる
ため、パンク８の出力は「０」となり、また、制
御入力端子６を低レベルにしたことにより、ゲー
ト１２−１〜１２−４の出力も同時に「０」とな
るため、バンク７の出力はバンク９へ伝達されな
い。したがつて第５図における部分積〔Xl×
Yh〕，〔Xh×Yl〕は、いずれも「０」となり、そ
のまま加算しても出力には〔Xl×Yl〕と、〔Xh×
Yh〕とがそれぞれ独立して出力される。すなわ
ちXl入力であるX0〜X3とYl入力であるY0〜Y3
に、それぞれ４ビツトの入力信号が入力される
と、バンク７によつて演算され、その結果は、
P0〜P3及びセレクタ１４−１〜１４−４により
選択されるバンク７からの出力信号であるP3〜
P11へ８ビツトで出力され、同様にＸ入力である
X4〜X7とＹ入力であるY4〜Y7に、それぞれ４ビ
ツトの入力信号が入力されると、バンク１０で演
算され、その結果は、セレクタ１３−１〜１３−
４により選択されるバンク１０からの出力信号で
ある。P4〜P7及びP12〜P15によつて４ビツトで出
力されるため、４ビツト×４ビツトの入力で８ビ
ツトを出力する並列乗算器が２系統、それぞれ独
立して動作する。 以上のように１個の分割型乗算器でありながら
制御入力信号に応じて、通常のｎビツト×ｎビツ
トで2nビツトの出力を得る並列乗算器として、
またｎ／２ビツト×ｎ／２ビツトでｎビツトの出
力を得る２系統の並列乗算器としても動作させる
ことが可能なため、ハードウエア面での使用効率
が従来の２倍になる。 第９図に示したものは一実施例であり、制御入
力端子は６は１本に限られるものではなく例え
ば、制御入力端子６を複数本にしてｎ／２ビツ
ト、ｎ／４ビツト、ｎ／８ビツトのそれぞれの乗
算が行なえるようにしても良い。また、分割型乗
算器の内部構造も前記実施例に限定されるもので
はない。 更に、本発明の実施例の説明では正の数と正の
数との積、すなわち符号なし乗算の場合述べた
が、符号つきの数同志の乗算についても同様の考
え方が応用できる。 〔発明の効果〕 以上述べた如く、本発明によれば入力データの
有効精度に応じて、処理精度を変化させ得ると共
に、有効精度の低い入力データに対しては、電気
的に分割し、互に独立動作可能な複数の並列乗算
器としてこれに対応するというような分割型乗算
器を実現することができ、ハードウエア使用効率
の向上を図ることができる。
LSI技術の進歩による乗算ビツト幅の増加に伴
い、並列乗算器におけるハードウエア面での使用
効率の向上、すなわち、入力データの有効精度に
応じて処理精度を外部から変化し得る分割型乗算
器を提供することを目的とするものである。 〔発明の概要〕 本発明の概要は上記目的を達成するために複数
ビツトの数Ｘと複数ビツトの数Ｙとを入力してそ
の積を出力するような複数個の加算器を有する並
列乗算器において前記複数の加算器を電気的に複
数ブロツクに分割し、制御入力信号により各ブロ
ツクを互に独立動作可能に構成したことを特徴と
するものである。 〔発明の実施例〕 以下、実施例にもとずいて本発明を詳細に説明
する。 第８図は、本発明による分割型乗算器の基本的
構成図である。分割型乗算器１は、Ｘ入力端子
２、Ｙ入力端子３と、Ph出力端子４、Pl出力端子
５及び制御入力端子６を有しており、この制御入
力端子６を高レベルにした時は、第３図に示した
ような通常のｎビツト×ｎビツトの乗算器として
動作し、逆に制御入力端子６を低いレベルにした
時は、ｎ／２ビツト×ｎ／２ビツトの乗算器２個
がそれぞれ独立して動作する。 第９図は乗算ビツト幅を８ビツトとした場合の
分割形乗算器の一実施例である。 第９図に示す分割型乗算器は、第１０図に示す
加算器をアレイ状に並べた並列乗算器と、分割手
段を構成するゲート１１−１〜１１−４、ゲート
１２−１〜１２−４、及びセレクタ１３−１〜１
３−４，１４−１〜１４−４とで構成される。ア
レイ状に並べられた加算器群は、大きく４つのバ
ンク（７〜１０）に分かれ、バンク７では〔Xl×
Yl〕、バンク８では〔Xh×Yl〕、バンク９では
〔Xl×Yh〕バンク１０では〔Xh×Yh〕のそれぞ
れ部分積を生成しており、内部計算方式は第６図
に対応する。 次に以上のように構成された分割型乗算器の動
作について説明する。 制御入力端子６を高レベルにした時に、Ｘ入力
である。X0〜X7とＹ入力であるY0〜Y7にそれぞ
れ８ビツトの入力信号が入力されると、バンク７
〜１０においてそれぞれ生成された部分積〔Xl×
Yl〕，〔Xh×Yl〕，〔Xl×Xh〕，〔Xh×Yh〕はそのま
ま加算され、出力Ｐ（P0〜P15）には、16ビツト演
算結果が出力される。すなわち８ビツト×８ビツ
トの入力で16ビツトの出力を得る通常の並列乗算
器としての動作をする。 次に、制御入力端子６を低レベルにした時は、
ゲート１１−１〜１１−４の出力が「０」となる
ため、パンク８の出力は「０」となり、また、制
御入力端子６を低レベルにしたことにより、ゲー
ト１２−１〜１２−４の出力も同時に「０」とな
るため、バンク７の出力はバンク９へ伝達されな
い。したがつて第５図における部分積〔Xl×
Yh〕，〔Xh×Yl〕は、いずれも「０」となり、そ
のまま加算しても出力には〔Xl×Yl〕と、〔Xh×
Yh〕とがそれぞれ独立して出力される。すなわ
ちXl入力であるX0〜X3とYl入力であるY0〜Y3
に、それぞれ４ビツトの入力信号が入力される
と、バンク７によつて演算され、その結果は、
P0〜P3及びセレクタ１４−１〜１４−４により
選択されるバンク７からの出力信号であるP3〜
P11へ８ビツトで出力され、同様にＸ入力である
X4〜X7とＹ入力であるY4〜Y7に、それぞれ４ビ
ツトの入力信号が入力されると、バンク１０で演
算され、その結果は、セレクタ１３−１〜１３−
４により選択されるバンク１０からの出力信号で
ある。P4〜P7及びP12〜P15によつて４ビツトで出
力されるため、４ビツト×４ビツトの入力で８ビ
ツトを出力する並列乗算器が２系統、それぞれ独
立して動作する。 以上のように１個の分割型乗算器でありながら
制御入力信号に応じて、通常のｎビツト×ｎビツ
トで2nビツトの出力を得る並列乗算器として、
またｎ／２ビツト×ｎ／２ビツトでｎビツトの出
力を得る２系統の並列乗算器としても動作させる
ことが可能なため、ハードウエア面での使用効率
が従来の２倍になる。 第９図に示したものは一実施例であり、制御入
力端子は６は１本に限られるものではなく例え
ば、制御入力端子６を複数本にしてｎ／２ビツ
ト、ｎ／４ビツト、ｎ／８ビツトのそれぞれの乗
算が行なえるようにしても良い。また、分割型乗
算器の内部構造も前記実施例に限定されるもので
はない。 更に、本発明の実施例の説明では正の数と正の
数との積、すなわち符号なし乗算の場合述べた
が、符号つきの数同志の乗算についても同様の考
え方が応用できる。 〔発明の効果〕 以上述べた如く、本発明によれば入力データの
有効精度に応じて、処理精度を変化させ得ると共
に、有効精度の低い入力データに対しては、電気
的に分割し、互に独立動作可能な複数の並列乗算
器としてこれに対応するというような分割型乗算
器を実現することができ、ハードウエア使用効率
の向上を図ることができる。
第１図は並列乗算器LSIの構成図、第２図は第
１図で示す並列乗算器LSIの演算説明図、第３図
は一般的ｎビツト×ｎビツトの並列乗算器の機能
説明図、第４図は分割型乗算器に求められる機能
説明図、第５図は一般的ｎビツト×ｎビツト並列
乗算器によるｎ／２ビツト×ｎ／２ビツト乗算の
実施例の説明図、第６図は第４図における分割型
乗算器の演算説明図、第７図は第５図における分
割型乗算器の演算説明図、第８図は本発明による
分割型乗算器のブロツク図、第９図は本発明によ
る分割型乗算器の一実施例ブロツク図、第１０図
は第９図に示す分割型乗算器を構成する加算器の
等価回路図である。 １……分割型乗算器、２……Ｘ入力端子、３…
…Ｙ入力端子、４……出力端子（上位）、５……
出力端子（下位）、６……制御入力端子、１１−
１〜１１−４……ゲート、１２−１〜１２−４…
…ゲート、１３−１〜１３−４……セレクタ、１
４−１〜１４−４……セレクタ。
１図で示す並列乗算器LSIの演算説明図、第３図
は一般的ｎビツト×ｎビツトの並列乗算器の機能
説明図、第４図は分割型乗算器に求められる機能
説明図、第５図は一般的ｎビツト×ｎビツト並列
乗算器によるｎ／２ビツト×ｎ／２ビツト乗算の
実施例の説明図、第６図は第４図における分割型
乗算器の演算説明図、第７図は第５図における分
割型乗算器の演算説明図、第８図は本発明による
分割型乗算器のブロツク図、第９図は本発明によ
る分割型乗算器の一実施例ブロツク図、第１０図
は第９図に示す分割型乗算器を構成する加算器の
等価回路図である。 １……分割型乗算器、２……Ｘ入力端子、３…
…Ｙ入力端子、４……出力端子（上位）、５……
出力端子（下位）、６……制御入力端子、１１−
１〜１１−４……ゲート、１２−１〜１２−４…
…ゲート、１３−１〜１３−４……セレクタ、１
４−１〜１４−４……セレクタ。
Claims (1)
- １ 複数ビツトの数Ｘと複数ビツトの数Ｙとを入
力しての積を出力する複数個の加算器を有する並
列乗算器であつて、前記Ｘ及びＹを構成するビツ
トのうち、上位ビツト同志の部分積を行う第１の
乗算器ブロツクと、下位ビツト同志の部分積を行
う第２の乗算器ブロツクと、前記Ｘの上位ビツト
と前記Ｙの下位ビツト同志の部分積及び前記Ｘの
下位ビツトと前記Ｙの上位ビツト同志の部分積を
行う第３の乗算器ブロツクと、これら第１、第２
及び第３の乗算器ブロツクから出力される各部分
積を加算して出力することによる前記ＸとＹの１
系統の乗算、或いはこの第３の乗算器ブロツクに
入力される被乗数或いは乗数の一方を０にし、か
つ前記第１及び第２の乗算器ブロツクからの出力
を各々独立して出力することによる２系統の乗算
のいずれかを選択するように制御する制御手段と
を有することを特徴とする分割型乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214683A JPS59149540A (ja) | 1983-02-15 | 1983-02-15 | 分割型乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214683A JPS59149540A (ja) | 1983-02-15 | 1983-02-15 | 分割型乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149540A JPS59149540A (ja) | 1984-08-27 |
| JPH044612B2 true JPH044612B2 (ja) | 1992-01-28 |
Family
ID=12074720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214683A Granted JPS59149540A (ja) | 1983-02-15 | 1983-02-15 | 分割型乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149540A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229440A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 配列乗算器 |
| JP3139466B2 (ja) | 1998-08-28 | 2001-02-26 | 日本電気株式会社 | 乗算器及び積和演算器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134943A (en) * | 1978-04-03 | 1979-10-19 | Motorola Inc | Opennended 4x8 array multiplier circuit |
-
1983
- 1983-02-15 JP JP2214683A patent/JPS59149540A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134943A (en) * | 1978-04-03 | 1979-10-19 | Motorola Inc | Opennended 4x8 array multiplier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59149540A (ja) | 1984-08-27 |
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