JPH0444410A - ディジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は音声帯域用（ＣＤ、ＤＡＴ、ＢＳなど）のオー
バーサンプリングタイプのディジタルフィルタ回路に関
するものである。

「従来の技術」 カットオフ周波数がナイキスト周波数付近にある場合、
フィルタのインパルス応答は第２図に示すように、中心
（最大値点ｈ）を除き、略Ｏとなるデータが１サンプリ
ングポイントおきの点す、ｄ。

ｆ　＋　ｊｅ　６　ｙ　ｎに出現する。

しかるに、従来はこのようなオーバーサンプリング処理
のディジタルフィルタは、第３図に示すように、入力端
子（１）にディジタルデータが入力すると、０値挿入回
路（２）を介してデータ遅延器（３ａ）　（３ｂ）〜（
３ｏ）に順次送られる。これらのデータ遅延器（３ａ）
　（３ｂ）〜（３ｏ）の出力は、それぞれ第２図におけ
るａ　”−’　ｏまでの各点のフィルタ係数を記憶した
フィルタ係数ＲＯＭ　（ａ）　（ｂ）〜（０）にて対応
するフィルタ係数が乗算された後、加算回路（４）へ送
られて加算され、出力端子（５）から出力するものであ
る。

［発明が解決しようとする課題］ 従来の回路では、ａ〜０までの各点のフィルタ係数をそ
れぞれ固有のＲＯＭで記憶し処理していたため、ＲＯＭ
の数が多くなるばかりか処理時間も長くなるという問題
点があった。

本発明はフィルタ係数ＲＯＭの容量を少なくシ。

かつ処理時間の短かなディジタルフィルタ回路を得るこ
とを目的とするものである。

［課題を解決するための手段」 本発明はカットオフ周波数がナイキスト周波数付近にあ
る場合におけるディジタル信号を処理するオーバーサン
プリングタイプのディジタルフィルタ回路において、１
サンプリングポイント毎の最大値または最小値付近のデ
ータを処理する第１ステージと、１サンプリングポイン
ト毎に出現する略Ｏのデータを処理する第２ステージと
を具備し、前記第１ステージは１サンプリングポイント
毎の遅延器を直列に結合し、各遅延器の出力側にそれぞ
れフィルタ係数ＲＯＭを結合し、これらのフィルタ係数
ＲＯＭを加算回路に結合してなり。

前記第２ステージは前記遅延器のうち中央の遅延器の出
力側に最大値のフィルタ係数ＲＯＭを結合してなり、前
記第１ステージの出力側と前記第２ステージの出力側と
を、交互に切換え出力するセレクタに結合してなるもの
である。

「作用」 １サンプリングポイント毎の最大値または最小値付近の
データは、各フィルタ係数ＲＯＭで乗算され加算回路で
処理される。１サンプリングポイント毎に出現する略０
のデータは中央の遅延器を除いたセレクタへ送られない
のでフィルタ係数Ｏの処理は実質的に行なわれない、中
央の遅延器の最大値出力だけが最大値のフィルタ係数Ｒ
ＯＭで乗算されてセレクタへ送られる。セレクタでは第
１ステージと第２ステージを交互に切換えて出力するの
で、第２ステージは中央の最大値を除き０出力となり演
算処理が略半分となる。

「実施例」 以下、本発明の一実施例を第１図に基き説明する。

（１）はディジタルデータの入力端子で、この入力端子
（１）は、第１ステージ（６）と第２ステージ（７）に
結合されている。このうち、第１ステージ（６）は順次
直列に接続されたデータ遅延器（３ａ）（３ｃ）〜（３
０）と、これらの遅延器（３ａ）　（３ｃ）　〜（３ｏ
）の出力側にそれぞれ結合されたフィルタ係数ＲＯＭ　
（ａ）　（ｃ）〜（、）と、加算回路（４）とからなる
。

前記遅延器（３ａ）　（３ｃ）〜（３０）の各遅延時間
は、第２図における１サンプリングポイント間（ｔ、）
とする、前記フィルタ係数回路（ａ）（ｃ）〜（０）の
係数は第２図のａ、ｃ、ｅ、ｇ、ｉ、に、ｍ、ｏにそれ
ぞれ対応するものとする。

前記第２ステージ（７）は前記中央の遅延器（３１）に
結合されたフィルタ係数ＲｏＭ（ｈ）からなり、このフ
ィルタ係数ＲＯＭ（ｈ）の係数は第２図のｈに対応する
ものとする。

前記第１ステージ（６）と第２ステージ（７）の出力側
はセレクタ（８）の入力側に結合され、出力端子（５）
からは＋ｔ１毎に交互に出力するようになっている。

以上のような構成において、セレクタ（８）は第２図に
おけるａ　＋　Ｃｔ　ｅ　ｒ　ｇ　ｅ　ｌ　ｅ　ｋ　ｇ
　ｍ　ｇ　Ｏの各点における時間に第１ステージ（６）
側に切換り、また第２図におけるｂ　＋　ｄ　ｅ　ｆ　
ｅ　ｂ　ｔ　ｊ＊　ｌ　ｅ　ｎの各点における時間に第
２ステージ（７）側に切換る。そのため、ａ　ｇ　Ｑ　
ｇ　ｅ　ｇ　ｇ　ｙ　ｌ　ｇ　ｋ　１　ｍＨＯの各点の
データはセレクタ（８）を介して出力する。また、ｂ、
ｄ、ｆ。

ｈ　ｅ　Ｊ　ｅ　ｌ　ｖ　ｎの各点のデータはセレクタ
（８）にＯ入力するので、出力はない、ただし、ｈ点の
データだけはフィルタ係数ＲＯＭ　（ｈ）を介してセレ
クタ（８）に入力し、そのデータがセレクタ（８）から
出力する。

「発明の効果」 本発明は上述のように、第１ステージと第２ステージの
２ステージ構成とし、フィルタ係数が０のデータ処理を
省くようにしたので、演算処理数が少なくなり、処理時
間が短くなる。また、フィルタ係数ＲＯＭの数を約半分
に減らすことができ回路の簡素化ができる。さらに、従
来回路ではデータ入力後、０値挿入回路を挿入したので
、クロックレートが２倍になるが１本発明ではセレクタ
入力までクロックレートの変化はない。

【図面の簡単な説明】

第１図は本発明によるディジタルフィルタ回路の一実施
例を示すブロック図、第２図はカットオフ周波数がナイ
キスト周波数付近にある場合のフィルタ係数の説明図、
第３図は従来のディジタルフィルタ回路のブロック図で
ある。 （１）・・・入力端子、（２）・・・０値挿入回路、（
３ａ）（３ｃ）〜（３０）・・・データ遅延器、（４）
・・・加算回路、（５）・・・出力端子、（６）・・・
第１ステージ、（７）・・・第２ステージ。 （８）・・・セレクタ。 出願人　　株式会社富士通ゼネラル 第 図 第 図 し公ル 丁

Claims (1)

【特許請求の範囲】
1. （１）カットオフ周波数がナイキスト周波数付近にある
   場合におけるディジタル信号を処理するオーバーサンプ
   リングタイプのディジタルフィルタ回路において、１サ
   ンプリングポイント毎の最大値または最小値付近のデー
   タを処理する第１ステージと、１サンプリングポイント
   毎に出現する略０のデータを処理する第２ステージとを
   具備し、前記第１ステージは１サンプリングポイント毎
   の遅延器を直列に結合し、各遅延器の出力側にそれぞれ
   フィルタ係数ＲＯＭを結合し、これらのフィルタ係数Ｒ
   ＯＭを加算回路に結合してなり、前記第２ステージは前
   記遅延器のうち中央の遅延器の出力側に最大値のフィル
   タ係数ＲＯＭを結合してなり、前記第１ステージの出力
   側と前記第２ステージの出力側とを、交互に切換え出力
   するセレクタに結合してなることを特徴とするディジタ
   ルフィルタ回路。