JPH0440521A - Multiplier - Google Patents

Abstract

PURPOSE:To shorten the whole multiplication time by dividing a final stage adding circuit into two to the upper side and the lower side and calculating them in parallel, respectively, and also, calculating three results obtained by adding '0', '1' and '2' to the lowest digit of the upper side. CONSTITUTION:The device is provided with adding circuits 20, 22 for dividing the partial product generated at the time of executing addition of the final partial product by receiving the output from a multiplication array 1 into under the digit being lower by one of the lowest code bit and above the digit being lower by one, and calculating the divided data, respectively. In such a state, as for above the digit being lower by one, to the digit being lower by one of the lowest code bit, three kinds of additions for adding '0', '1' and '2' are executed simultaneously in advance in accordance with existence of carry from under the digit being lower by one and existence of carry by round-off, and also, at the time point when existence of carry from under the digit being lower by one and carry by round-off is determined, one of three kinds of addition results of above the digit being lower by one is selected. In such a way, calculations are executed in parallel, respectively, and also, the calculation of the upper digit again is made unnecessary, and the whole multiplication time can be shortened.

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は、乗算装置に係り、特に浮動小数点乗算装置に
好適な乗算装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multiplication device, and particularly to a multiplication device suitable for a floating-point multiplication device.

［従来の技術］ Ｉ　ＥＥＥ規格に準拠した浮動小数点乗算方法について
、３２ピツ１〜からなるデータ を例にとり以下に説明する。[Prior Art] A floating point multiplication method conforming to the IEEE standard will be described below using data consisting of 32 bits 1 to 32 as an example.

符号はＳＡとＳＢの排他的論理和（ＥＸ−ＯＲ）から結
果が得られ、指数はｅＡ＋ｅＢ−１２７から結果が得ら
れる。The code is obtained from the exclusive OR (EX-OR) of SA and SB, and the exponent is obtained from eA+eB-127.

尚、ｅＡ、ｅＢは８ビツトからなる。Note that eA and eB consist of 8 bits.

仮数はオペランドＡ、Ｂの２３ビツトからなる仮数部ｆ
Ａ、ｆＢに隠れビット（Ｈｉｄｄｅｎ　Ｂｉｔ、以下Ｈ
Ｂと記す）を１ビット加えて（ｌ、ｆＡ）ｘ（１，ｆＢ
）の乗算が得られる。この場合、仮数部は２４ビツトの
乗算となるから乗算結果は第７図に示すように４８ビツ
トとなる。乗算結果４８ビツトの最上位ビット、いわゆ
るオーバーフロービット（以下Ｖと記す）に１か立って
いれば仮数部を正規化するために乗算結果を下位側へ１
ビツトシフトし指数に１を加算する。The mantissa is a mantissa part f consisting of 23 bits of operands A and B.
A, fB have hidden bits (Hidden Bits, hereinafter H
(denoted as B) is added to (l, fA) x (1, fB
) is obtained. In this case, since the mantissa is multiplied by 24 bits, the multiplication result becomes 48 bits as shown in FIG. If the most significant bit of the 48-bit multiplication result, the so-called overflow bit (hereinafter referred to as V), is set to 1, the multiplication result is transferred to the lower order by 1 to normalize the mantissa.
Bit shift and add 1 to the exponent.

尚、■のデータがＯであればシフトシない。Incidentally, if the data of ■ is O, there is no shift.

次に乗算結果４８ビツトの下位の所定ピッ１〜と丸めの
種類と符号結果とから、丸めによる桁」二げが発生する
かどうかを判断する。その結果丸めによる桁上げが発生
すれば乗算結果４８ビツトの所定の位置に１を加算する
。発生しなければ加算する必要はない。これらの操作の
後、仮数部の乗算としてｌ（Ｂより１ビツト下位のビッ
トから２３ビツトを出力する。この乗算フローを第９図
に示す。Next, it is determined from the lower predetermined bits of the 48 bits of the multiplication result, the type of rounding, and the sign result whether or not a missing digit will occur due to rounding. As a result, if a carry occurs due to rounding, 1 is added to a predetermined position of the 48-bit multiplication result. If it does not occur, there is no need to add it. After these operations, 23 bits are output from the bit one bit lower than l(B) as a multiplication of the mantissa part. The flow of this multiplication is shown in FIG.

しかし、上記のように丸めによる桁上げの有無が決まっ
てから仮数部の所定の位置に１加算していてのでは時間
がかかるので、予め仮数部の所定の位置に１を加算した
結果と、加算していない結果との両方を用意しておき、
丸めの桁」−げの有無によっていずれかを選択すれば乗
算時間が短かくなることが知られている。このことを以
下に詳しく説明する。However, it takes time to add 1 to a predetermined position of the mantissa after determining whether or not there will be a carry due to rounding as described above. Prepare both the unadded result and
It is known that the multiplication time can be shortened by selecting either one depending on the presence or absence of rounding digits. This will be explained in detail below.

■と丸めによる桁」ユげの有無の関係は次の６通よる桁
上げが無い場合。The relationship between ■ and the presence or absence of a digit due to rounding is when there is no carry due to the following six numbers.

■丸め前の乗算結果のＶのデータがＯで丸めによる桁上
げが無い場合。■When the data of V in the multiplication result before rounding is O and there is no carry due to rounding.

これら６通りのうち■の場合は実際にはありえないこと
であるから除外する。Among these six cases, case (■) is excluded because it is actually impossible.

■の場合は、丸め前の乗算結果のＶから数えて２４ビツ
ト目（以後２　Ｌ　Ｓ　Ｂと記す）に１を加算し、■か
ら数えて２ビツト目、即ちＨＢから２ＬＳＢまでを丸め
後の乗算結果として出力する。In the case of ■, add 1 to the 24th bit (hereinafter referred to as 2LSB) counting from V of the multiplication result before rounding, and add 1 to the 2nd bit counting from ■, that is, from HB to 2LSB, after rounding. Output as the multiplication result.

■の場合は、丸め前の乗算結果がＨＢから■、ＳＢまで
の２４ビットの全てが”１”のとき生じる。Ｌ　Ｓ　Ｂ
はＶから数えて２５ビット目である。In the case of (2), the multiplication result before rounding occurs when all 24 bits from HB to (2) and SB are "1". LSB
is the 25th bit counting from V.

この場合、丸めによる桁上げの１加算によってＨＢから
ＬＳＢまでの２４ビツト全てのデータがＯ″′となるか
ら、２　Ｌ　Ｓ　Ｂに１加算し、Ｉ−Ｉ　Ｂから２　Ｌ
　Ｓ　Ｂまでの２３ビツトを丸め後の乗算結果としても
よい。In this case, all 24 bits of data from HB to LSB become O'' by adding 1 to the carry due to rounding, so 1 is added to 2LSB and 2L is added from I-IB.
The 23 bits up to SB may be used as the multiplication result after rounding.

■の場合は、丸め前の乗算結果のＬ　Ｓ　Ｂのデータか
１のとき、２　Ｌ　Ｓ　Ｂに１加算し、丸め後の乗算結
果としてＨＢより］ビット下位のビットからりか考えら
れる。In the case of (2), when the LSB data of the multiplication result before rounding is 1, it is possible to add 1 to 2 LSB and use the bits lower than HB as the multiplication result after rounding.

■丸め前の乗算結果のＶのデータが１で丸めによる桁上
げが有るとき、乗算結果の」１位２４ビットを右へ１ビ
ツトシフト後に前記２４ビツトのＬＳＢに１加算を行な
うと、■のデータが再び１となる場合。■When the data of V in the multiplication result before rounding is 1 and there is a carry due to rounding, if you shift the first 24 bits of the multiplication result by 1 bit to the right and then add 1 to the LSB of the 24 bits, the data in ■ becomes 1 again.

■丸め前の乗算結果の■のデータか］で丸めによる桁上
げが有るとき、乗算結果の上位２４ビツトを右へ１ビッ
トシフト後に前記２４ビツトのしＳＢに１加算を行なっ
てもＶのデータかｌとはならない場合。If there is a carry due to rounding in [Is it the data in ■ of the multiplication result before rounding], even if you shift the upper 24 bits of the multiplication result by 1 bit to the right and then add 1 to SB by adding 1 to the 24 bits, the data in V If this is not the case.

■丸め前の乗算結果の■のデータがＯで丸めによる桁上
げか有るとき、■から数えて２５ビツト目に１の加算を
行なうとＶのデータが１となる場合。(2) When the data (2) of the multiplication result before rounding is O and there is a carry due to rounding, when adding 1 to the 25th bit counting from (2), the data of V becomes 1.

■丸め前の乗算結果の■のデータかＯで丸めによる桁」
二げが有るとき、■から数えて２５ビツト目に１の加算
を行なってもＶのデータが○である場合。■Data of ■ of multiplication result before rounding or digits due to rounding with O”
When there is a double edge, the data of V is ○ even if 1 is added to the 25th bit counting from ■.

■丸め前の乗算結果のＶのデータか１で丸めに２　Ｌ　
Ｓ　Ｂまでの２２ビツトにＬＳＢのデータのＯを追加し
て出力すればよい。またＬＳＢのデータが０のとき、丸
め後の乗算結果としてｌ加算しないでＩ（Ｂより１ビツ
ト下位のビットから２ＬＳＢまでの２２ビツトにＬＳＢ
のデータの１を追加して出力すればよい。■The V data of the multiplication result before rounding or 1 for rounding 2 L
It is sufficient to add O of the LSB data to the 22 bits up to SB and output it. Also, when the LSB data is 0, the LSB is added to the 22 bits from the bit 1 bit lower than B to the 2LSB without adding l as the multiplication result after rounding.
Just add 1 to the data and output it.

■の場合は、ＨＢから２ＬＳＢの２３ビツトを乗算結果
として出力する。In case (2), 23 bits from HB to 2LSB are output as the multiplication result.

■の場合は、ＨＢの１ビツト下位のビットからＬ　Ｓ　
Ｂまでの２３ビツトを乗算結果として出力する。In the case of ■, L S
The 23 bits up to B are output as the multiplication result.

尚、■■■の場合は指数に１加算を行なう。In addition, in the case of ■■■, 1 is added to the exponent.

以上の■〜■の各場合から判るように、丸めの桁上げ処
理を行なうとき、１加算する位置は２　Ｌ　Ｓ　Ｂでよ
いことがわかる。As can be seen from each of the cases (1) to (2) above, when performing rounding carry processing, the position where 1 is added can be 2 LSB.

このような演算を行う浮動小数点乗算装置の構成を第１
０図に示す。The configuration of a floating-point multiplication device that performs such operations is described in the first section.
Shown in Figure 0.

仮数部のデータであり２３ビツトからなるｆＡ及びｆＢ
か供給され乗算演算を行う乗算アレー１の出力側は、加
算器２、加算器３及び加算器４に接続される。加算器２
及び加算器３は、乗算アレー１より送出される部分積デ
ータを加算し下位２４ビツトの乗算結果を送出する最終
段の加算器であり、加算器４も加算器２及び３と同様の
加算器であり２ＬＳＢに１を加算した」１位２４ビット
の乗算結果を送出する加算器である。又、加算器２より
発生するキャリー信号の出力端子が加算器３及び４に接
続される。このように加算器３及び４は、供給される信
号が乗算アレー１の出力信号で同じであり又、下位から
送出されるキャリー信号も同じであり、同じ加算器が２
つ配置されている構成をなす。fA and fB are mantissa data consisting of 23 bits.
The output side of the multiplication array 1, which is supplied with a multiplication signal and performs multiplication operations, is connected to an adder 2, an adder 3, and an adder 4. Adder 2
and adder 3 are the final stage adders that add the partial product data sent out from multiplier array 1 and send out the multiplication result of the lower 24 bits, and adder 4 is also an adder similar to adders 2 and 3. This is an adder that sends out the multiplication result of the first 24 bits, which is 1 added to 2LSB. Further, the output terminal of the carry signal generated by adder 2 is connected to adders 3 and 4. In this way, the signal supplied to adders 3 and 4 is the same as the output signal of multiplication array 1, and the carry signal sent from the lower order is also the same.
The configuration consists of two locations.

加算器２の出力側は、演算値の丸めによる桁」二げを検
出する検出回路５に接続され、又、加算器２のＬＳＢデ
ータ出力端子は仮数部選択信号生成回路６に接続される
。加算器３及び加算器４の桁］二げ信号出力端子は仮数
部選択信号生成回路６及び指数部選択信号生成回路７に
接続され、加算器３の桁」二げ信号出力端子は、さらに
丸めによる桁」二げ検出回路５に接続されている。The output side of the adder 2 is connected to a detection circuit 5 that detects a digit missing due to rounding of the calculated value, and the LSB data output terminal of the adder 2 is connected to a mantissa selection signal generation circuit 6. The digit second signal output terminal of adder 3 and adder 4 is connected to the mantissa selection signal generation circuit 6 and the exponent selection signal generation circuit 7, and the digit second signal output terminal of adder 3 It is connected to the second digit detection circuit 5.

ットよりｌビット下位にＯＲ回路１４が送出するビット
データを付加する回路である。This circuit adds the bit data sent by the OR circuit 14 to l bits lower than the bit.

加算器４の出力側も加算器３と同様に演算結果のデータ
を右へ１ビツト分シフトする右１シフタ９を介してマル
チプレクサ１０に接続されるとともに、付加回路１６を
介してマルチプレクサ１０に接続される。Similarly to the adder 3, the output side of the adder 4 is also connected to the multiplexer 10 via a right 1 shifter 9 that shifts the data of the operation result by 1 bit to the right, and is also connected to the multiplexer 10 via an additional circuit 16. be done.

尚、付加回路１６に供給される加算器４の出力データは
、ＶとＨＢとが除かれた２２ビツトである。又、付加回
路１６には、Ｏの信号が供給され、加算器４より供給さ
れる２２ビットからなるデータの最下位ビットよりｌビ
ット下位にＯのデータのを付加する回路である。Note that the output data of the adder 4 supplied to the additional circuit 16 is 22 bits with V and HB removed. Further, the addition circuit 16 is supplied with the O signal, and is a circuit that adds the O data to l bits lower than the least significant bit of the 22-bit data supplied from the adder 4.

マルチプレクサ１０には、第１０図に示すように、人な
いしＤのデータが供給され、マルチプレクサ１０は仮数
部選択信号生成回路６より送出される信号によってこれ
らのＡないしＤのデータを選択する回路である。As shown in FIG. 10, the multiplexer 10 is supplied with data from A to D, and the multiplexer 10 is a circuit that selects these data from A to D using a signal sent from the mantissa selection signal generation circuit 6. be.

尚、データＡは、加算器３の出力データである１−ＩＢ
から２ＬＳＢまでの２３ビツトか右１シフタ丸めによる
桁上げ検出回路５は、加算器２より２４ビツトからなる
出力データが供給され、加算器３より桁上げ信号及び２
　Ｌ　Ｓ　Ｂデータが供給され、さらに丸めの種類を示
す信号及びデータＳＡ、ＳＢに基つく符号結果が供給さ
れることで、丸めによる桁」−げの有無を示す信号ＲＯ
，Ｒ１を送出する回路である。Note that data A is 1-IB, which is the output data of adder 3.
The carry detection circuit 5, which uses 23 bits from 2LSB to 2LSB or right 1 shifter rounding, is supplied with output data consisting of 24 bits from the adder 2, and receives the carry signal and the 2LSB from the adder 3.
By supplying LSB data and further supplying a signal indicating the type of rounding and a code result based on data SA and SB, a signal RO indicating the presence or absence of a digit loss due to rounding is generated.
, R1.

尚、信号ＲＯは■データかＯの場合、信号Ｒ１はＶデー
タが１のときのそれぞれ丸めによる桁」二げの有無を示
す信号である。It should be noted that when the signal RO is ■data or O, the signal R1 is a signal indicating the presence or absence of a digit due to rounding when the V data is 1.

加算器３の出力側は、演算結果のデータを右へ］ビット
分シフトする右］シフタ８を介してマルチプレクサ１０
に接続されるとともに、イ」加回路１５を介してマルチ
プレクサ１０に接続される。The output side of the adder 3 is sent to the multiplexer 10 via a right shifter 8 which shifts the data of the operation result by bits to the right.
It is also connected to the multiplexer 10 via the input circuit 15.

尚、付加回路１５に供給される加算器３の出力データは
、■とｌ（Ｂとが除かれた２２ビツトである。Note that the output data of the adder 3 supplied to the additional circuit 15 is 22 bits with ■ and l(B removed).

又、ＯＲ回路１４の入力端には加算器２のＬ　Ｓ　Ｉ３
出力端子と丸めによる桁」二げ検出回路５の信号ＲＯの
出力端子が接続される。又、付加回路１５は、供給され
る２２ビツトからなるデータの最下位ビ８によって右へ
（下位側へ）１ビットシフｌ−したデータである。Also, at the input terminal of the OR circuit 14, the LSI3 of the adder 2 is connected to the input terminal of the OR circuit 14.
The output terminal and the output terminal of the signal RO of the rounding digit detection circuit 5 are connected. Further, the additional circuit 15 receives data which is shifted one bit to the right (to the lower side) by the least significant bit 8 of the supplied 22-bit data.

データＢは、」二連したように、加算器３の出力データ
のＶとＨＢを除いた２２ビツトのデータに、最下位ビッ
トよりｌビット下位にＯＲ回路】４か送出する１ビツト
のビットデータを追加して２３ビツトとしたデータであ
る。Data B is 1-bit bit data that is output from the 22-bit data excluding V and HB of the output data of the adder 3, and the OR circuit with l bits lower than the least significant bit. This data is made up of 23 bits by adding .

尚、追加する１ビツトのデータは、加算器２より出力さ
れる最」１位ビット（第１０図ではＬ　Ｓ　Ｂと記述）
と丸め桁上げ検出回路５の出力信号であるＲＯ倍信号の
ＯＲ論理から生成される。Note that the 1-bit data to be added is the most significant bit output from the adder 2 (denoted as LSB in FIG. 10).
It is generated from the OR logic of the RO multiplied signal which is the output signal of the rounding and carry detection circuit 5.

データＣは、加算器４の出力データであるＨＢから２　
Ｌ　Ｓ　Ｂまでの２３ビツトが右１シフタ９によって右
へ１ビツトシフトされたデータである。Data C is 2 from HB which is the output data of adder 4.
The 23 bits up to LSB are data shifted by 1 bit to the right by the right 1 shifter 9.

データＤは、上述したように、加算器４の出力データの
■とＨＢを除いた２２ビツトのデータに最下位ビットよ
り１ビツト下位にＯ″′を付加して２３ビツトとしたデ
ータである。As mentioned above, data D is 23-bit data by adding O''' to the 22-bit data of the output data of adder 4 excluding ■ and HB, one bit lower than the least significant bit.

上述した■〜■の各々の場合が上記データＡないしＤの
いずれに対応するかは以下に示す通りである。即ち、■
の場合がデータＣに対応し、■の場合がデータＣに対応
し、■の場合でＬＳＢが１のときは、データＤに対応し
、■の場合でＬ　Ｓ　Ｂが０のときには、データＢに対
応し、■の場合がデータ八に対応し、■の場合がデータ
Ｂにそれぞれ対応する。Which of the above data A to D corresponds to each of the cases (1) to (2) described above is as shown below. That is, ■
The case corresponds to data C, the case ■ corresponds to data C, the case ■ corresponds to data D when LSB is 1, and the case ■ corresponds to data B when LSB is 0. , the case of ■ corresponds to data 8, and the case of ■ corresponds to data B, respectively.

仮数部選択信号生成回路６は、加算器２より供給される
Ｌ　Ｓ　Ｂのデータと、加算器３より供給されるＶデー
タと、加算器４より供給されるＶデータと、丸め桁」二
げ検出回路４が送出する信号ＲＯ１Ｒ１とから」１記の
■〜■のいずれの場合かを判断し、その結果をマルチプ
レクサ１０に送出する。The mantissa selection signal generation circuit 6 selects the LSB data supplied from the adder 2, the V data supplied from the adder 3, the V data supplied from the adder 4, and the rounding digit. Based on the signal RO1R1 sent out by the detection circuit 4, it is determined which of the cases (1) to (2) above is the case, and the result is sent to the multiplexer 10.

マルチプレクサ１０は、仮数部選択信号生成回路６より
供給される信号にて供給されているＡないしＤのデータ
のいずれかを選択し、その結果を仮数部結果として出力
する。The multiplexer 10 selects any of the data A to D supplied by the signal supplied from the mantissa selection signal generation circuit 6, and outputs the result as a mantissa result.

一方、指数回路１１では、ｅＡ＋ｅＢ−１２７の演算が
行なわれ、指数回路１１の出力側は、インクリメンタ１
２を介してマルチプレクサ１３に接続されるとともに、
マルチプレクサ１３へ直接選択することで乗算時間の短
縮を図っている。On the other hand, in the exponential circuit 11, the calculation eA+eB-127 is performed, and the output side of the exponential circuit 11 is connected to the incrementer 1.
2 to the multiplexer 13, and
Direct selection to the multiplexer 13 aims to shorten the multiplication time.

しかし、丸めによる桁」−げの有無を決定するには、仮
数部の乗算結果のＬ　Ｓ　Ｂと］−述した正規化するか
しないかを決めるオバーフロービットが必要である。特
にオバーフロービットの算出には時間かかかり、丸めに
よる桁上げの有無を決定するために、全ビットの仮数部
の乗算結果が計算されるのを待たねばならず、乗算時間
が長くかかるという問題があった。第１０図で示した回
路においては、オバーフロービットが算出されるまで、
乗算アレーでの部分積の生成及び加算時間に４８ビツト
の加算時間を加算した時間を必要とする。However, in order to determine whether or not a digit is missing due to rounding, the LSB of the multiplication result of the mantissa part and the above-mentioned overflow bit that determines whether or not to normalize are required. In particular, it takes time to calculate overflow bits, and in order to determine whether or not to carry over due to rounding, it is necessary to wait for the multiplication results of the mantissa parts of all bits to be calculated, which causes the problem that the multiplication time is long. there were. In the circuit shown in Figure 10, until the overflow bit is calculated,
The time required is the addition time of 48-bit addition to the generation and addition time of partial products in the multiplication array.

本発明はこのような問題点を解決するためになされたも
のにして、セルサイズを大幅に広げることなく、より高
速な乗算装置を提供することをその課題とする。The present invention has been made to solve these problems, and an object of the present invention is to provide a faster multiplication device without significantly increasing the cell size.

［課題を解決するための手段］ 乗算装置の乗算部で生成された部分積を加算するとき、
乗算アレイからの出力を受けて最終の部分積の加算を行
なう加算回路において、生成され接続される。[Means for solving the problem] When adding the partial products generated in the multiplication section of the multiplication device,
They are generated and connected in an adder circuit that receives the output from the multiplier array and performs the final partial product addition.

インクリメンタ１２は、指数回路１１より供給されるデ
ータに１を加算し、その結果データをマルチプレクサ１
３へ送出する回路である。The incrementer 12 adds 1 to the data supplied from the exponential circuit 11, and transfers the resulting data to the multiplexer 1.
This is the circuit that sends the signal to 3.

マルチプレクサ１３は、インクリメンタ１２より供給さ
れるデータと指数回路１１より供給されるデータとのい
ずれかを、指数部選択信号生成回路７が送出する信号に
従い選択する回路である。The multiplexer 13 is a circuit that selects either the data supplied from the incrementer 12 or the data supplied from the exponent circuit 11 according to a signal sent from the exponent part selection signal generation circuit 7.

指数部選択信号生成回路７の入力側には、加算器３及び
４のＶデータ出力端子が接続され、丸め桁」二げ検出回
路５が送出するＲＯ信号出力端子が接続され、指数部選
択信号生成回路７はこれらの供給されるデータに基づい
てマルチプレクサ１３に供給されているいづれのデータ
を選択するかを指示する信号を送出する回路である。The V data output terminals of the adders 3 and 4 are connected to the input side of the exponent part selection signal generation circuit 7, and the RO signal output terminal sent out by the rounding digit double detection circuit 5 is connected to the input side of the exponent part selection signal generation circuit 7. The generation circuit 7 is a circuit that sends out a signal instructing which data supplied to the multiplexer 13 should be selected based on these supplied data.

［発明が解決しようとする課題］ 」二連したように、予め、マルチプレクサ１０へＡない
しＤの４通りの結果データを送出し、丸めによる桁上げ
の有無が決まるとその信号を基にマルチプレクサ１ｏに
てそれらの内より真の結果をた部分積のうち最下位ビッ
トの１つ下の桁未満と、１つ下の桁以上の加算を並列に
行なう乗算装置であって、１つ下の桁以上については最
下位の符号ビットの１つ下の桁に予め１つ下の桁未満か
らのキャリーの有無と丸めによる桁」二げの有無に応じ
て、Ｏ′″、″　ビ、′″２″を加算する３通りの加算
を同時に行なうと共に、１つ下の桁未満からのキャリー
と丸めによる桁上げの有無が決まった時点で３通りの１
つ下の桁以」二の加算結果のうち１つを選択することを
特徴とする。[Problems to be Solved by the Invention] As shown in the following, four types of result data, A to D, are sent to the multiplexer 10 in advance, and when it is determined whether or not there will be a carry due to rounding, the multiplexer 1o is sent based on that signal. A multiplication device that performs addition in parallel of less than one digit below the least significant bit and more than one digit below the least significant bit of the partial products that yield a truer result among them, For the above, depending on the presence or absence of a carry from the digit below the digit below the least significant sign bit and the presence or absence of a digit "2" due to rounding, At the same time, three ways of adding `` are performed at the same time, and when it is determined whether there will be a carry from less than the next digit and a carry due to rounding, three ways of addition are performed at the same time.
It is characterized by selecting one of the two addition results from the lowest digit.

［作用］ 本発明は、仮数の乗算部の最終加算回路を上位と下位と
で２つに分割し、夫々並列に計算するので、乗算時間が
短縮できる。[Operation] In the present invention, the final addition circuit of the mantissa multiplication section is divided into two parts, an upper part and a lower part, and calculations are performed in parallel with each other, so that the multiplication time can be shortened.

更に、最終段の加算回路の上位側は予め下位側からのキ
ャリーの有無と丸めによる桁上げの有無を考慮して上位
桁の最下位桁に”　Ｏ”　、　”　１″２″を加算した
３つの結果を算出するので、下位桁側からのキャリーと
丸めによる桁上げの有無によって、更に−」二位桁の計
算をやり直す必要はなく全体の乗算時間が短縮される。Furthermore, the upper side of the final stage adder circuit adds "O", "1" and "2" to the least significant digit of the upper digit, taking into account the presence or absence of carry from the lower side and the presence or absence of carry due to rounding. Since two results are calculated, there is no need to recalculate the second digit, depending on the presence or absence of carry from the lower digit side and rounding, and the overall multiplication time is shortened.

［実施例］ 以下、本発明の実施例を浮動小数点乗算装置に適用した
場合につき第１図ないし第７図に従い明する。尚、第１
図において第１０図と同じ構成部分については同じ符号
を（ｌＬ、説明を省略する。[Embodiment] Hereinafter, a case where an embodiment of the present invention is applied to a floating point multiplication device will be explained with reference to FIGS. 1 to 7. Furthermore, the first
In the figure, the same components as in FIG. 10 are denoted by the same reference numerals (lL, and the explanation will be omitted.

本発明の乗算装置は、生成された部分積を加算するとき
、乗算アレー１からの出力を受けて最終の部分積の加算
を行なう加算回路に特徴を有する。The multiplication device of the present invention is characterized by an addition circuit that receives the output from the multiplication array 1 and adds the final partial products when adding the generated partial products.

即ち、第７図に示すように、生成された部分積の内油下
位の′６じヒツトの１つ下の桁上？１：Ａｉ　（以下、
Ｌ　Ｓ　Ｐと記す）と１つ下の桁以」二（以下、Ｍ　Ｓ
　Ｐと記す）とに分割し、各分割したデータを夫々泪算
する加算回路を設けたものである。That is, as shown in FIG. 7, the inner value of the generated partial volume is one level below the lower value '6'. 1:Ai (hereinafter,
(hereinafter referred to as M S
(denoted as P) and is provided with an adder circuit for calculating each divided data.

従って、乗算アレー１の出力側は、ＭＳＰの加算処理を
行なう加算回路２０及びＬＳＰの加算処理を行なう加算
器２２に接続され、加算器２２のキャリー信号出力端子
は、マルチプレクサ２１に接続される。また、加算器２
０の出力側は、マルチプレクサ２１に接続される。この
マルチプレクある。Therefore, the output side of the multiplication array 1 is connected to an adder circuit 20 that performs MSP addition processing and an adder 22 that performs LSP addition processing, and the carry signal output terminal of adder 22 is connected to multiplexer 21. Also, adder 2
The output side of 0 is connected to multiplexer 21 . There is this multiplex.

尚、本実施例においては最下位の符号ビットの１つ下の
桁をｒＱＪと記す。In this embodiment, the digit immediately below the lowest sign bit is written as rQJ.

ここで、ＬＳＰ加算回路２２からのギャリー出力と丸め
による桁上げにおいて、Ｑに加算する条件は次の通りで
ある。Here, the conditions for adding to Q in the galley output from the LSP adder circuit 22 and carry by rounding are as follows.

■Ｌ　Ｓ　Ｐ加算回路２２からのキャリーが無く且つ丸
めによる桁」二げが無い場合は、Ｑ＋Ｏ０■Ｌ　Ｓ　Ｉ
）加算回路２２からのキャリーが有り且つ丸めによる桁
」二げが無い場合は、Ｑ＋１゜■ＬＳＰ加算回路２２か
らのキャリーが無く且つ丸めによる桁上げが有る場合は
、Ｑ＋１゜■Ｌ　Ｓ　Ｐ加算回路２２からのキャリーが
有り且つ丸めによる桁上げが有る場合は、Ｑ＋２゜この
ように、Ｌ　Ｓ　Ｐ加算回路２２からのキャリーと丸め
による桁」二げの有無を予め考慮すると、Ｑ＋Ｏ，Ｑ＋
１、Ｑ＋２の３通りで良いことが分かる。■ If there is no carry from the L S P adder circuit 22 and there is no digit loss due to rounding, then Q+O0 ■ L S I
) If there is a carry from the adder circuit 22 and there is no carry due to rounding, Q+1゜■ If there is no carry from the LSP adder circuit 22 and there is a carry due to rounding, Q+1゜■LSP addition If there is a carry from the circuit 22 and a carry due to rounding, Q+2゜In this way, considering in advance the carry from the LSP adder circuit 22 and the presence or absence of a carry due to rounding, Q+O,Q+
It turns out that 1 and Q+2 are good.

そこで、ます、ＬＳＰ加算回路２２からのキャリーが決
まれば上述の３つの結果のうち２通りをす２］の出力側
に右１シフタ８．９を介してマルチプレクサ１０に接続
されると共に、ＯＲ回路１４を介して又はＯビットを付
加してマルチプレクサ１０に接続される。Therefore, once the carry from the LSP adder circuit 22 is determined, two of the three results mentioned above are selected.2] is connected to the multiplexer 10 via the right 1 shifter 8.9, and the OR circuit 14 or with the addition of an O bit to the multiplexer 10.

加算器２０は、乗算アレー１より供給されるＭＳＰデー
タを加算する回路であり、第１０図に示す従来例にて、
２つの加算器を第２図で示すような加算回路に構成した
ものである。The adder 20 is a circuit that adds the MSP data supplied from the multiplication array 1, and in the conventional example shown in FIG.
Two adders are configured into an adding circuit as shown in FIG.

その他の構成部分は第１０図に示す構成部分と同一であ
る。Other components are the same as those shown in FIG.

さて、」二連したＭＳＰ加算回路２０は、Ｌ　Ｓ　Ｐ加
算回路２２からのキャリーの有無と丸めによる桁上げの
有無を予め考慮して、最下位の符号ビットの１つ下の桁
に′″＋Ｏ”　、”　＋１”　、″″＋２″下結果の３
通りを計算する。第７図において、ＭＳＰの加算回路の
夫々″＋Ｏ″′、″＋］””＋２’″に対応する加算回
路が構成されている。この丸めによる桁」二げを最下位
の符号ビットの１つ下の桁に加算することで行なう方法
は上述した従来技術において２　Ｌ　Ｓ　Ｂに１加算す
る方法と同じ方法で以下のように決定し選択する。Now, the two consecutive MSP adder circuits 20 take into account in advance the presence or absence of a carry from the LSP adder circuit 22 and the presence or absence of carry due to rounding, and add ``'' to the digit one below the lowest sign bit. +O","+1",""+2"lower result 3
Calculate the street. In FIG. 7, adder circuits corresponding to "+O"' and "+]""+2'" of the MSP adder circuits are constructed. The method of adding the second digit resulting from rounding to the digit one below the lowest sign bit is the same as the method of adding 1 to 2LSB in the prior art described above, and is determined as follows. and select.

■Ｌ　Ｓ　Ｐ加算回路２２からキャリーが無い場合Ｑ＋
Ｏ，Ｑ＋１゜ ■Ｌ　Ｓ　Ｐ加算回路２２からキャリーか有る場合Ｑ＋
Ｉ、Ｑ＋２゜ 選択された２つは上述した従来例の２　Ｌ　Ｓ　Ｂ　＋
Ｏと２　Ｌ　Ｓ　Ｂ　＋１に相当し、丸め操作とそれ以
降の動作は第１０図の従来例と同じ動作を行なう。■If there is no carry from the L S P adder circuit 22, Q+
O, Q+1゜■L S Q+ if there is a carry from the P adder circuit 22
I, Q+2° The selected two are the above-mentioned conventional example 2 L S B +
0 and 2 L S B +1, and the rounding operation and subsequent operations are the same as in the conventional example shown in FIG.

このように本実施例の乗算装置は、］二述した加算回路
２０．２２及びマルチプレクサ２１を除き従来例と同様
の動作を行なう。即ち、仮数部データであるＦＡ、ＦＢ
か乗算アレー１で乗算されその結果が加算器２０及び２
２へ送出される。As described above, the multiplication device of this embodiment performs the same operation as the conventional example except for the adder circuits 20 and 22 and the multiplexer 21 mentioned above. That is, the mantissa data FA, FB
is multiplied by multiplication array 1 and the result is sent to adders 20 and 2.
2.

丸めによる桁」ユげ検出回路５には、マルチプレクサ２
１が送出するＶおよび２ＬＳＢのデータ、加算器２２が
送出する２４ビットのデータ、丸めの種類の信号、及び
符号結果が供給され、桁−にげ検出回路５は、丸めによ
る桁上げの有無の信号ＲＯ，Ｒ１を送出する。The rounding digit shift detection circuit 5 includes a multiplexer 2.
1, the 24-bit data sent by the adder 22, the rounding type signal, and the code result are supplied, and the digit-missing detection circuit 5 detects whether there is a carry due to rounding. Sends out signals RO and R1.

尚、信号ＲＯ，Ｒ１については」二連したものと同−で
ある。Note that the signals RO and R1 are the same as two consecutive signals.

仮数部選択信号生成回路６には、上述した桁」二げ検出
回路５が送出する信号ＲＯ，Ｒ１、加算器２２及びマル
チプレクサ２Ｊが送出するＶのデータ、及び加算器２が
送出するＬ　Ｓ　Ｂのデータが供給され、仮数部選択信
号生成回路６は、マルチプレクサ１０に供給されるＡな
いしＤの信号のいずれを選択するかを決定する選択信号
を供給される信号に基づいて生成し、生成した信号をマ
ルチプレクサ１０へ送出する。The mantissa selection signal generation circuit 6 receives the above-mentioned signals RO and R1 sent out by the digit detection circuit 5, the data V sent out by the adder 22 and the multiplexer 2J, and the LSB sent out by the adder 2. data is supplied, and the mantissa selection signal generation circuit 6 generates a selection signal for determining which of the signals A to D supplied to the multiplexer 10 is selected based on the supplied signal. The signal is sent to multiplexer 10.

尚、マルチプレクサ１０に送出されるハないしＤのデー
タは以下に示す通りである。The data C to D sent to the multiplexer 10 are as shown below.

Ａのデータは、加算器２０の出力データの１−（Ｂから
２　Ｌ　Ｓ　Ｂまでの２３ビツトが右１シフタ８にて右
へ（下位側へ）１ビツトシフトされたデータであり、Ｂ
のデータは、加算器２０の出力データのＶとＨＢのデー
タを除いた２２ビツトのデータに最下位ビットより１ビ
ット下位に１ビツトのデータを追加して２３ビツトと下
データである。尚、追加する１ビツトのデータは加算器
２２より出力−セクションに分割し、最下位のアダーセ
クションのみ加算回路をＱ＋Ｏ，Ｑ＋］、Ｑ＋２のため
に３つ設け、最下位を除くアダーセクションは加算回路
２つとデータ・セレクタ３つとキャリー生成回路３つを
設けることで、加算時間の高速化と面積の縮小化を図っ
ている。The data of A is data obtained by shifting 23 bits from 1-(B to 2LSB) of the output data of the adder 20 to the right (to the lower side) by 1 bit by the right 1 shifter 8, and the data of B
The data is the lower data of 23 bits, which is the 22-bit data of the output data of the adder 20 excluding the V and HB data, and the addition of 1-bit data one bit lower than the least significant bit. The 1-bit data to be added is divided into output sections from the adder 22, and only the lowest adder section has three adder circuits for Q+O, Q+] and Q+2, and the adder sections other than the lowest adder section. By providing two circuits, three data selectors, and three carry generation circuits, the addition time is increased and the area is reduced.

次にＭＳＰ加算回路２０の構成について更に説明する。Next, the configuration of the MSP adder circuit 20 will be further explained.

本実施例においては３２ビツトの浮動小数点の乗算につ
いて説明している。３２ビツトの場合、符号が１ビツト
、指数部が８ビツト、仮数部が２３ビツトである。上述
したように、仮数部を乗算する場合、仮数２３ビツトの
最上位ビットの１つ」二のビットに′　１″を拡張して
計算する（Ｈｉｄｄｅｎ　Ｂｉｔ）。In this embodiment, 32-bit floating point multiplication is explained. In the case of 32 bits, the sign is 1 bit, the exponent part is 8 bits, and the mantissa part is 23 bits. As described above, when multiplying the mantissa part, calculation is performed by extending the second bit of the most significant bit of the 23 bits of the mantissa with '1' (Hidden Bit).

第６図に示すように、２次のブースと＋１アルゴリズム
を用いて乗算を行なうと、部分積は１３個生成され、１
個が２６ビツトとなる。As shown in Figure 6, when multiplication is performed using the quadratic Booth and +1 algorithm, 13 partial products are generated and 1
26 bits.

そして、＋１アルゴリズムによる１加算は、第６図の１
３段目の部分積の下に示している。The addition of 1 using the +1 algorithm is 1 in Figure 6.
It is shown below the partial products in the third row.

ところで、並列乗算機の乗算アレ一部の最終加される最
上位ビット（第１図ではＬＳＢと記述）と、丸め桁上げ
検出回路５が送出するＲＯ倍信号の○Ｒ論理から生成さ
れる。Ｃのデータは加算回路２０の出力データのＨＢな
いし２ＬＳＢの２３ビツトが右１シフタ９にて１ビツト
シフＩ・されたデータである。Ｄのデータは加算回路２
０の出力データのＶとＨＢのデータを除いた２２ビツト
のデータに最下位ピッ［・より１ビツト下位に”ｏ”を
付加して２３ビツトとしたデータである。By the way, it is generated from the most significant bit (denoted as LSB in FIG. 1) that is added at the end of the multiplication array part of the parallel multiplier and the ○R logic of the RO multiplication signal sent out by the round-carry detection circuit 5. Data C is data obtained by shifting 23 bits from HB to 2LSB of the output data of the adder circuit 20 by 1 bit in the right 1 shifter 9. D data is added to adder circuit 2
This data is made up of 23 bits by adding "o" one bit lower than the lowest bit to the 22-bit data excluding the V and HB data of the output data of 0.

マルチプレクサ１ｏは、仮数部選択信号生成回路６より
供給された選択信号により上記ＡないしＤのデータの内
からいずれか１つを選択し、仮数部結果として送出する
。The multiplexer 1o selects one of the data A to D according to the selection signal supplied from the mantissa selection signal generation circuit 6, and sends it as the mantissa result.

本発明は上述したように、２通りの結果が出力されるま
でのＭＳＰの加算回路２０について、Ｑ＋Ｏ，Ｑ＋１．
Ｑ＋２の３通りを計算するのであるが、第７図に示すよ
うに３つの加算回路をそのまま用いていたのでは、回路
規模が大きくなり、計算時間も従来例と変わりはない。As described above, the present invention provides the MSP adder circuit 20 until two results are output, Q+O, Q+1.
Three ways of Q+2 are calculated, but if the three adder circuits were used as they are as shown in FIG. 7, the circuit scale would be large and the calculation time would be the same as in the conventional example.

そこで、本発明においては、ＭＳＰ加算回路２０を複数
のアダ算の各桁は３人力になる。そこで、第３図で示す
ように、この３人力をフルアダーでまとめて２出力にし
、各桁の２出力を最終段の加算回路で加算し、積を求め
る。しかし、第６図で示すように、＋１アルゴリズムを
用いる場合、更に所定の桁に１を加算する必要が有る。Therefore, in the present invention, each digit of a plurality of arithmetic operations in the MSP adder circuit 20 requires the labor of three people. Therefore, as shown in FIG. 3, these three human forces are combined into two outputs using a full adder, and the two outputs of each digit are added in the final stage adding circuit to obtain the product. However, as shown in FIG. 6, when using the +1 algorithm, it is necessary to further add 1 to a predetermined digit.

そこで、第４図に示すように、乗算アレー内にもう１段
フルアダーを設け、このフルアダーで所定の桁に］を加
算すればスピードを落すことなく加算できる。Therefore, as shown in FIG. 4, if another stage of full adder is provided in the multiplication array and this full adder is used to add ] to a predetermined digit, the addition can be performed without reducing the speed.

ところで、第６図の部分積の内置下位の符号ビットの１
つ下の桁は＋１アルゴリズムによる１加算はしなくても
構成できる。即ち、フルアダー■の”ｏ”入力を”ｏ”
のままにしておけば、Ｑ＋Ｏ１′″１”′にすればＱ＋
］が実現できるとし、第４図に示すようにフルアダーを
２つ用意し、他の２人力は共通にして、残りの１入力を
”′Ｏ″にする場合（フルアダー■）と”Ｉ”にする場
合（フルアダー■）とに分ければ良い。By the way, 1 of the sign bit of the lower infix of the partial product in FIG.
The lower digit can be constructed without adding 1 using the +1 algorithm. In other words, change the “o” input of full adder ■ to “o”
If you leave it as is, Q+O1′″1”′
], as shown in Figure 4, prepare two full adders, share the other two inputs, and set the remaining input to "'O" (full adder ■) and "I". It is best to divide it into two cases: (Full Adder ■).

最終段の加算回路でＱ＋Ｏ，Ｑ＋ｌ、Ｑ＋２を行なうに
は、 Ｑ＋Ｏの場合、フルアダー■の出力を受けて、且つキャ
リー人力が”ｏ” Ｑ＋１の場合、フルアダー■の出力を受けて、且つキャ
リー人力が”１”又はフルアダー■の出力を受けて、且
つキャリー人力が′″Ｏ″Ｑ＋２の場合、フルアダー■
の出力を受けて、且つキャリー人力が′″１″ である。In order to perform Q+O, Q+l, and Q+2 in the final stage adder circuit, in the case of Q+O, it is necessary to receive the output of the full adder ■ and the carry power is "o".If it is Q+1, it is necessary to receive the output of the full adder ■ and to carry out the carry power receives the output of “1” or full adder ■, and the carry force is ``O''Q+2, full adder ■
, and the carry manpower is ``1''.

３つの加算（Ｑ十〇、Ｑ＋ｌ、Ｑ＋２）でフルアダー■
■からの入力以外の入力はすべて同じである。これは第
３図のフルアダー■の′″Ｏ′″入力区を］″′にすれ
ばこのフルアダーの出力Ａｌ。Full adder with three additions (Q10, Q+l, Q+2) ■
All inputs other than the input from ■ are the same. This is the output Al of this full adder by setting the ``O'' input section of the full adder ① in FIG. 3 to ``''.

ＢＯは変化するが、他のフルアダーの出力ＡＯ。BO changes, but output AO of other full adders.

Ａ２．Ａ３．Ａ４・・、Ｂｌ、Ｂ２．Ｂ３・・・が変化
しないことによる。A2. A3. A4..., Bl, B2. This is because B3... does not change.

最終段の加算回路を構成するとき、Ｑ＋Ｏ，Ｑ十］、Ｑ
＋２夫々のために３つの加算回路を設けていたのでは、
回路規模が大きくなってしまう。When configuring the final stage adder circuit, Q + O, Q0], Q
I guess three adder circuits were provided for each +2.
The circuit scale becomes large.

そこで、本発明においてはＭＳＰの加算回路２０を第２
図に示すように、複数のアダーセクションリー人力が＋
ｌｔｌ＋の加算手段を設け、先の最下位のアダーセクシ
ョンの第１、第２、第３のキャリー出力によって、この
セクション２２０におけるＱ＋Ｏ，Ｑ＋］、Ｑ＋２の加
算結果を得る。本実施例において、キャリー出力が”ｏ
”の加算手段は第４の加算手段２２１、キャリー出力が
″　１″′の加算手段は第５の加算手段２２２である。Therefore, in the present invention, the adder circuit 20 of the MSP is
As shown in the figure, multiple adder sections
ltl+ addition means is provided, and the addition results of Q+O, Q+] and Q+2 in this section 220 are obtained by the first, second, and third carry outputs of the previous lowest adder section. In this embodiment, the carry output is “o”.
The addition means for "1" is the fourth addition means 221, and the addition means for the carry output "1" is the fifth addition means 222.

そして、第１のキャリーＣ°。が０のとき第４の加算手
段２２１．１のとき第５の加算手段２２２の出力を選択
し、このセクションにおけるＱ＋０の加算結果とする。And the first carry C°. When is 0, the fourth addition means 221.1 selects the output of the fifth addition means 222, and uses it as the addition result of Q+0 in this section.

第２、第３のキャリーＣ”。、Ｃ′３についても同様に
このセクションにおけるＱ十１．Ｑ＋２の加算結果が得
られる。Similarly, for the second and third carries C''., C'3, the addition result of Q11.Q+2 in this section is obtained.

また、第４、第５の加算手段２２１，２２２からのキャ
リーと第１のキャリーは第１のキャリー生成回路２２３
に入力され、このセクション２２ＱにおけるＱ十〇に対
応しただ１のキャリー出力Ｃ°７を生成する。Furthermore, the carries from the fourth and fifth adding means 221 and 222 and the first carry are sent to the first carry generating circuit 223.
and generates only one carry output C°7 corresponding to Q10 in this section 22Q.

即ち、第１キヤリーＣ０３がＯのとき第４の加算手段２
２１、第１のキャリーＣ′３が１のとき第５に分割し、
最下位のアダーセクションのみＱ十〇。That is, when the first carry C03 is O, the fourth addition means 2
21. When the first carry C'3 is 1, divide into the fifth,
Q10 only for the lowest adder section.

Ｑ＋１．Ｑ＋２のための加算回路を設けている。Q+1. An adder circuit for Q+2 is provided.

次に、第２図に従い本発明に適用されるＭＳＰの加算回
路２ｏについて説明する。Next, referring to FIG. 2, the MSP adder circuit 2o applied to the present invention will be explained.

ＭＳＰ加算加路２０は、生成された上位２４ビツトの符
号ビットを、複数のグループ、本実施例では６つのグル
ープに分割する。そのグループに対応する６つのアダー
セクション２０１．２０２．２０３．２０４．２２０お
よび２１０に分割し、最下位のアダーセクション２１０
のみ、Ｑ＋Ｏ。The MSP adder 20 divides the generated upper 24 sign bits into a plurality of groups, six groups in this embodiment. Divide into six adder sections 201.202.203.204.220 and 210 corresponding to that group, and the lowest adder section 210
Only, Q+O.

Ｑ＋１．Ｑ＋２のための第１の加算手段２１１、第２の
加算手段２１２、および第３の加算手段２１３を設ける
。そして第１の加算手段２１１より第１のキャリー出力
Ｃ°３、第２の加算手段２１２より第２のキャリー出力
Ｃ３、第３の加算手段２１３より第３のキャリー出力Ｃ
′３が夫々出力される。Q+1. A first addition means 211, a second addition means 212, and a third addition means 213 for Q+2 are provided. Then, the first adder 211 outputs a first carry output C°3, the second adder 212 outputs a second carry output C3, and the third adder 213 outputs a third carry output C.
'3 are output respectively.

最下位のアダーセクション２１０より１つ上位のアダー
セクション２２０は予めキャリー人力を考慮してキャリ
ー人力か”′Ｏ′″の加算手段とキャの加算手段２２２
からのキャリーの値を出力するよう第１のキャリー生成
回路２２３が構成される。The adder section 220 which is one level higher than the lowest adder section 210 takes into account the carry manpower in advance, and has a carry manpower adding means 222 for "'O'" and a carry adding means 222.
The first carry generation circuit 223 is configured to output the carry value from .

同様に第２、第３のキャリー人力ｃ　、、　ｃ’、に対
しても夫々、第２のキャリー生成回路２２４、第３のキ
ャリー生成回路２２５において、夫々キャリーの値を出
力する。Similarly, the second and third carry generation circuits 224 and 225 output carry values for the second and third carry forces c, , c', respectively.

また、第４の加算手段２２１および第５の加算手段２２
２の加算結果は、第］のデータセレクタ２２７および第
３のデータセレクタ２２８に出力される。Further, the fourth addition means 221 and the fifth addition means 22
The result of the second addition is output to the]th data selector 227 and the third data selector 228.

そして、第１のデータセレクタ２２６には第１のキャリ
ーＣ°３、第２のデータセレクタ２２７には第２のキャ
リーＣ゛３、第３のデータセレクタ２２８には第３・の
キャリーＣ２，が夫々入力され、下位のアダーセクショ
ン２１０のキャリー出力により、このセクションにおけ
るＱ＋Ｏ，Ｑ＋１．Ｑ＋２に対応した加算結果が選択さ
れる。The first data selector 226 has a first carry C3, the second data selector 227 has a second carry C3, and the third data selector 228 has a third carry C2. Q+O, Q+1 . The addition result corresponding to Q+2 is selected.

すなわち、第１のキャリーＣ°３が入力された場合には
、第１のデータセレクタ２２６、第２のキャリーＣ゛３
か入力された場合には、第２のデータセレクタ２２７、
第３のキャリーＣ′３が入力された場合には第３のデー
タセレクタ２２８が選択される。That is, when the first carry C3 is input, the first data selector 226 and the second carry C3
is input, the second data selector 227,
When the third carry C'3 is input, the third data selector 228 is selected.

第５図は第１のキャリー生成回路２２３の一例を示す回
路図である。FIG. 5 is a circuit diagram showing an example of the first carry generation circuit 223.

キャリー生成回路はＯＲ回路、ナンド回路、インバータ
で構成することができる。図においてＣ０ＵＴ　ｌは第
４の加算手段２２１のキャリー出力、Ｃ０１ＪＴ２は第
５の加算手段２２２のキャリー出力である。The carry generation circuit can be composed of an OR circuit, a NAND circuit, and an inverter. In the figure, C0UTl is the carry output of the fourth addition means 221, and C01JT2 is the carry output of the fifth addition means 222.

ここで、Ｃ０ＵＴＩ＝Ｏで且つＣ０ＵＴ２＝　］という
場合は起こらない。Here, the case where C0UTI=O and C0UT2= ] does not occur.

第１表に第５図の真理値表を示す。Table 1 shows the truth table of FIG.

（以下、余白） このように、」１位のアダーセクションにおいても３つ
の加算結果の出力とキャリーの伝搬がなされている。(Hereinafter, blank space) In this way, the output of three addition results and carry propagation are also performed in the adder section at the 1st place.

而して、第２図においては２４ビツトのデータ入力に対
し、４ビツトずつのアダーセクション２０１．２０２．
２０３．２０４．２２０に分割している。ＡＯ〜Ａ２３
、ＢＯ−Ｂ２３、ＡＩ’ＢＯ’　は乗算アレー１からの
出ツバＡ１″、ＢＯはアレー内で部分積のうち最下位の
符号ビットの１つ下の桁に１加算した結果である。In FIG. 2, for 24-bit data input, 4-bit adder sections 201, 202, .
It is divided into 203.204.220. AO~A23
, BO-B23, AI'BO' is the output A1'' from the multiplication array 1, and BO is the result of adding 1 to the digit below the least significant sign bit of the partial product in the array.

Ｓ’。〜Ｓ’、、ハＱ＋ｏ、　Ｓ’。〜Ｓ’、、ハＱ＋
１゜Ｓ′。〜Ｓ′２３はＱ＋２の２４ビット加算結果、
Ｃ。S'. ~S',,HaQ+o,S'. ~S',,haQ+
1°S'. ~S'23 is the 24-bit addition result of Q+2,
C.

３は最下位のアダーセクション２１０の第１のキャリー
、Ｃ３、Ｃｏおち同様に第２、第３のキャリーである。3 is the first carry of the lowest adder section 210, and similarly to C3 and Co, the second and third carries.

Ｃ°７、Ｃ７、Ｃｏ７は最下位から数えて２番目のアダ
ーセクションの第１、第２、第３のキャリーＣ°１１、
Ｃ１３、Ｃｏ、１は最下位から数えて３番目のアダーセ
クションの第１、第２、第３のキャリ、　ｃｏ、、、Ｃ
ｏ１ゎ、Ｃｏ１．は最下位がら数えて４第１表 第１のキャリー出力Ｃ°３が″”ｏ″のときＣｏ、はＣ
０ＵＴＩ、　Ｃ”、が″ビ′のときＣ０，はＣ０ＵＴ２
の値となる。C°7, C7, Co7 are the first, second and third carries of the second adder section counting from the bottom C°11,
C13, Co, 1 are the first, second, and third carries of the third adder section counting from the bottom, co, , C
o1ゎ, Co1. is 4 counting from the lowest value. When the first carry output C°3 in Table 1 is "o", Co is C.
When 0UTI, C” is “B”, C0 is C0UT2
The value is .

そして、更に上位のアダーセクション２０１〜２０４は
、アダーセクション２２０の回路構成と全く同じ回路構
成であり、１つ下位のアダーセクションからの第１、第
２、第３のキャリーによりこのセクションのＱ＋Ｏ，Ｑ
＋ｌ、Ｑ＋２に対応した加算結果を選択して出力し、第
１、第２、第３のキャリーも同じく生成し、上位のアダ
ーセクションに伝搬する。Further, the adder sections 201 to 204 at a higher level have exactly the same circuit configuration as the adder section 220, and the Q+O of this section is Q
The addition results corresponding to +l and Q+2 are selected and output, and the first, second, and third carries are also generated and propagated to the upper adder section.

番目のアダーセクションの第１、第２、第３のキャリー
、Ｃ°１５、Ｃｏ１６、Ｃｏ１３は最下位から数えて５
番目のアダーセクションの第１、第２、第３のキャリー
、である。The 1st, 2nd, and 3rd carries of the th adder section, C°15, Co16, and Co13 are 5 counting from the bottom.
These are the first, second, and third carries of the th adder section.

アダーセクション２１０において、第１の加算手段２１
１は４ビツトの入力データＡ、Ｂのへ十Ｂを行ない、第
２の加算手段２１２はＡ十Ｂ＋１を行ない、第３の加算
手段２１３はＡ＋Ｂ＋２を行なう。In the adder section 210, the first adding means 21
1 performs 1+B on 4-bit input data A and B, the second addition means 212 performs A+B+1, and the third addition means 213 performs A+B+2.

第３の加算手段は第４図のＡＯｌＡＭ　、Ａ２、Ａ３と
ＢＯ″、Ｂ１、Ｂ２、Ｂ３を入力し、キャリー人力を１
とすることで、Ａ十Ｂに２加算している。The third addition means inputs AOlAM, A2, A3 and BO'', B1, B2, B3 in FIG.
By doing so, 2 is added to A + B.

アダーセクション２２０において、第４の加算手段２２
１はＡ十Ｂ、第５の加算手段２２２はＡ＋Ｂ＋１を行な
う。In the adder section 220, the fourth adding means 22
1 performs A+B, and the fifth addition means 222 performs A+B+1.

Ｊ−、記したようにＭＳＰの加算回路２０を構成すると
、３つの加算回路で構成するよりも回路規模が小さくな
り、チップ面積も縮小できる。J-, if the MSP adder circuit 20 is configured as described above, the circuit scale will be smaller than if it is configured with three adder circuits, and the chip area can also be reduced.

更に、計算時間も３つの加算回路で構成する場台にはＭ
ＳＰのビット数分の加算時１’＆’Ｊを要するか、本発
明による構成だと、最下位のアダーセクションにおける
加算時間に各アダーセクションのキャリー生成回路のキ
ャリー伝搬時間を加算しただけの時間に短縮できる。Furthermore, the calculation time is M
Addition for the number of bits of SP requires 1'&'J, or with the configuration according to the present invention, the time required is the sum of the addition time in the lowest adder section and the carry propagation time of the carry generation circuit of each adder section. It can be shortened to

また、ＬＳＰとＭＳＰを分割し、夫々並列に計算してい
るため、４８ビツトの乗算結果を得るための最終段の加
算回路における加算時間は第１０図の従来装置に比べて
約半分に短縮できる。Additionally, since the LSP and MSP are divided and calculated in parallel, the addition time in the final stage adder circuit to obtain the 48-bit multiplication result can be reduced to about half compared to the conventional device shown in Figure 10. .

尚、上記実施例は３２ビット浮動小数点の場合を示した
が、本実施例は３２ビットに限るものではない。Incidentally, although the above embodiment shows the case of 32-bit floating point, this embodiment is not limited to 32 bits.

また、上記実施例は浮動少数点の乗算装置について説明
したが、浮動小数点に限らず本行数の大きな乗算装置に
適用することも可能である。Furthermore, although the above embodiment has been described with respect to a floating point multiplication device, the present invention is not limited to floating point multiplication devices, but can also be applied to multiplication devices with a large number of lines.

〔発明の効果〕〔Effect of the invention〕

以」二説明したように、本発明によれば、乗算部の最終
段加算回路を」１位と下位とで２つに分割して、夫々並
列に計算するので、乗算時間を短縮することができる。As explained above, according to the present invention, the final stage addition circuit of the multiplication section is divided into two parts, the 1st place and the lower part, and the calculations are performed in parallel with each other, so that the multiplication time can be reduced. can.

示すブロック図である。FIG.

・・乗算アレー、　　　　２０・・ＭＳＰ加算回路、ト
マルチプレクサ、２２・・・Ｌ　Ｓ　Ｐ加算回路、・丸
め桁上げ検出回路、 ・仮数部選択信号生成回路、 マルチプレクサ。...Multiplication array, 20...MSP addition circuit, multiplexer, 22...LSP addition circuit, -rounding carry detection circuit, -mantissa selection signal generation circuit, multiplexer.

Claims (1)

【特許請求の範囲】[Claims] （１）乗算装置の乗算部で生成された部分積を加算する
とき、乗算アレーからの出力を受けて最終の部分積の加
算を行なう加算回路において、生成された部分積のうち
最下位ビットの１つ下の桁未満と、１つ下の桁以上の加
算を並列に行なう乗算装置であって、 １つ下の桁以上については最下位の符号ビットの１つ下
の桁に予め１つ下の桁未満からのキャリーの有無と丸め
による桁上げの有無に応じて、”０”、”１”、”２”
を加算する３通りの加算を同時に行なうと共に、１つ下
の桁未満からのキャリーと丸めによる桁上げの有無が決
まった時点で３通りの１つ下の桁以上の加算結果のうち
１つを選択することを特徴とする乗算装置。(1) When adding the partial products generated in the multiplication section of the multiplication device, in the addition circuit that receives the output from the multiplication array and adds the final partial products, the least significant bit of the generated partial products is It is a multiplication device that performs addition of less than one digit below and addition of more than one digit below in parallel. ``0'', ``1'', ``2'' depending on whether there is a carry from a digit below , and whether there is a carry due to rounding.
At the same time, when it is determined whether there will be a carry from the digit below the next digit or a carry due to rounding, one of the three types of addition results from the digit below the digit is added. A multiplication device characterized by selecting.