JPH0440126A - Data transmitter - Google Patents

Abstract

PURPOSE:To enable correct data transmission by selecting the clock of a phase to correctly fetch a data from a clock which shifting the phase of a clock for fetching the data of a receiver by multiple steps according to the result of data error detection executed based on a check bit. CONSTITUTION:Information generated by an information generation circuit 4 in a transmitter 1 is transmitted from the transmitter 1 through an information line 3 to a receiver 2 after adding the check bit for error detection by a check bit addition circuit 5. A synchronization establishing circuit 9 establishes synchronization between the transmitter 1 and the receiver 2 and generates the clock synchronized to the transmitter 1 by detecting a synchronizing flag out of the received data and controlling the clock in the receiver 2. A delay circuit 8 generates the clock of the different phase delaying the clock, which is generated by the synchronization establishing circuit 9, in multiple steps and the data is fetched for each clock of the different phase so as to detect error by an error detection circuit 7. Afterwards, the clock of the phase not detecting any error is selected and defined as the clock for fetching the data of a reception circuit 6.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、送信機と受信機との間でデータ伝送を行うデ
ータ伝送装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a data transmission device for transmitting data between a transmitter and a receiver.

従来の技術 従来より、データを伝送するシステムの送信機と受信機
間での同期タイミングを確立する方式は、例えば、「デ
ータ通信」（データ通信教育研究会線、共立出版株式会
社）のｐ２５、図４．ｌａ）記載の構成が知られている
。以下、第２図と共に簡単にその構成を説明する。Conventional technology Conventionally, methods for establishing synchronized timing between a transmitter and a receiver in a system for transmitting data have been described, for example, on page 25 of "Data Communication" (Data Communication Education Study Group, Kyoritsu Publishing Co., Ltd.). Figure 4. la) The configuration described is known. The configuration will be briefly explained below with reference to FIG.

１０はデータを送信する送信機、１１は送信機１０が送
信したデータを受信する受信機、　１２はデータを伝送
するための情報線、１３は送信機１０　と受信機１１の
共同共期タイミングを伝送する同期タイミング線である
。この構成で、送信機１０が情報線１２を通じて送信す
るデータは、受信機１１で同期タイミング線１３を通じ
て送信機１０　より伝送された同期タイミングをもとに
取り込まれる。10 is a transmitter that transmits data, 11 is a receiver that receives data transmitted by the transmitter 10, 12 is an information line for transmitting data, and 13 is a joint synchronization timing of the transmitter 10 and receiver 11. This is a synchronized timing line for transmission. With this configuration, the data transmitted by the transmitter 10 through the information line 12 is taken in by the receiver 11 based on the synchronization timing transmitted from the transmitter 10 through the synchronization timing line 13.

発明が解決しようとする課題 しかし、以上のような構成の従来のデータ伝送装置では
、データを伝送する情報線１２以外に、同期タイミング
を伝送するだめの同期用タイミング線１３が別に必要と
なり、その分コストアップにつながっていた。Problems to be Solved by the Invention However, in the conventional data transmission device configured as described above, in addition to the information line 12 for transmitting data, a separate synchronization timing line 13 for transmitting synchronization timing is required. This led to an increase in costs.

また、同期タイミングを伝送するだめの同期用タイミン
グ線を無くし、送信機と受信機の同期を伝送するデータ
中の同期フラグを検出することにより確立する方法も考
えられるが、受信機の同期確立用クロックとデータ取り
込み用クロックが共通になるため、同期確立時、第３図
に示すように、データの取り込み点が必ずしもデータの
安定期間とならないことがあり、正しいデータの受信が
行えない場合があるという課題があった。Another possible method is to eliminate the synchronization timing line that is used to transmit synchronization timing, and to establish synchronization between the transmitter and receiver by detecting a synchronization flag in the data that is transmitted. Since the clock and the data acquisition clock are common, when synchronization is established, the data acquisition point may not necessarily be in a stable period of data, as shown in Figure 3, and correct data reception may not be possible. There was a problem.

本発明は、以上のような、従来のディジタルデータ伝送
方式では、データを伝送する情報線以外に、同期タイミ
ングを伝送するだめの同期用夕・イミング線が別に必要
となりその分コストアップにつながること、および、同
期タイミング線を無くすため送信機と受信機の同期をデ
ータ中の同期フラグを検出することにより確立する方法
では、受信機の同期確立用クロックとデータ取り込み用
クロックが共通になるため、同期確立時、データの取り
込み点が必ずしもデータの安定期間とならないことがあ
り、正しいデータ伝送が行えない場合があるという課題
に鑑み、同期タイミング線なしで同期を確立させ、かつ
、データの取り込み点をデータの安定期間とし、正しい
データ伝送を行うことを目的とするものである。The present invention solves the problem that, in the conventional digital data transmission system as described above, in addition to the information line for transmitting data, a synchronization evening/timing line for transmitting synchronization timing is required separately, which leads to an increase in cost. And, in the method of establishing synchronization between the transmitter and receiver by detecting the synchronization flag in the data in order to eliminate the synchronization timing line, the synchronization establishment clock of the receiver and the data acquisition clock are common, so When establishing synchronization, the data capture point may not always be in a stable period of data, and correct data transmission may not be possible. is the data stability period, and the purpose is to perform correct data transmission.

課題を解決するための手段 この目的を達成するために、本発明は、送信機で伝送す
るデータ中にデータ誤りを検出するだめのチエツクビッ
トを付加する手段と、送られてきたデータの中から同期
フラグを検出し、受信機内の同期確立用クロックを生成
する同期確立回路と、受信機でチエツクビットをもとに
データ誤りを検出するデータ誤シ検出手段と、同期確立
回路が出力する同期確立用クロックの位相を多段階にず
らしたクロックを生成するクロック生成手段と、データ
誤り検出手段の検出結果を基にして、多段階にずらした
クロックの中から、誤りなくデータを取り込める位相の
データ取り込み用クロックを選択する選択手段を具備し
、選択手段が選択したクロックをデータ取り込み用クロ
ックとすることにより、データを伝送する情報線のみの
接続で送信機と受信機間のデータ伝送を行うように構成
されている。Means for Solving the Problems To achieve this object, the present invention provides means for adding check bits to detect data errors in data transmitted by a transmitter, and means for adding check bits to detect data errors in data transmitted by a transmitter. A synchronization establishment circuit that detects a synchronization flag and generates a clock for synchronization establishment in the receiver, a data error detection means that detects data errors based on check bits in the receiver, and a synchronization establishment circuit that outputs a synchronization establishment circuit. Based on the detection results of the clock generation means that generates a clock with the phase of the clock shifted in multiple steps and the data error detection means, data is captured in a phase that allows data to be captured without error from among the clocks shifted in multiple steps. The clock selected by the selection means is used as the clock for data acquisition, so that data transmission between the transmitter and the receiver can be performed by connecting only the information line for transmitting data. It is configured.

作　　　　用 本発明は、上記構成により、伝送するデータ中の同期フ
ラグを検出することにより確立するデータ伝送システム
で、受信機のデータ取り込み用クロックの位相を、チエ
ツクビットをもとに行ったデータ誤り検出結果よシ多段
階にずらしたクロックの中から誤シなくデータを取り込
める位相のクロックを選択することで、同期確立時、デ
ータの取り込み点をデータの安定期間とし、正しいデー
タ伝送を行うことができるようにしたものである。Effect of the Invention The present invention is a data transmission system that is established by detecting a synchronization flag in data to be transmitted, with the above configuration, and in which the phase of a clock for data acquisition of a receiver is determined based on a check bit. According to the detection results, by selecting a clock with a phase that allows data to be captured without error from clocks that are shifted in multiple steps, when synchronization is established, the data capture point can be set as the data stable period, and correct data transmission can be performed. It has been made possible.

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。第１図は、本発明によるデータ伝送装置の一実
施例を示すブロック図である。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a data transmission device according to the present invention.

第１図において、１はデータを送信する送信機、２は送
信機１が送信したデータを受信する受信機、３はデータ
を伝送するための情報線、４は送信機１内の送信すべき
情報を発生する情報発生回路、５は送信機１内の情報発
生回路４で発生した情報に誤り検出用のチエツクビット
を付加するチエツクビット付加回路、６は送られてきた
データを取り込む受信回路、７はチエツクビット付加回
路５で付加されたチエツクビットをもとに受信したデー
タに誤りがあるかどうかを検出する誤り検出回路、８は
クロックの位相を多段階にずらすだめの遅延回路、９は
送られてきたデータの中から同期フラグを検出し、受信
機２内のクロックを制御して送信機１と受信機２間の同
期を確立する同期確立回路である。In FIG. 1, 1 is a transmitter that transmits data, 2 is a receiver that receives data transmitted by transmitter 1, 3 is an information line for transmitting data, and 4 is a transmitter in transmitter 1. An information generation circuit that generates information, 5 a check bit addition circuit that adds a check bit for error detection to the information generated by the information generation circuit 4 in the transmitter 1, 6 a reception circuit that takes in sent data, 7 is an error detection circuit that detects whether there is an error in the received data based on the check bit added by the check bit adding circuit 5; 8 is a delay circuit for shifting the phase of the clock in multiple steps; 9 is a delay circuit for shifting the clock phase in multiple steps; This is a synchronization establishment circuit that detects a synchronization flag from the sent data, controls the clock in the receiver 2, and establishes synchronization between the transmitter 1 and the receiver 2.

この構成で、送信機１内の情報発生回路４で発生した情
報は、チエツクビット付加回路５で誤り検出用のチエツ
クビットが付加され、送信機１から情報線３を通じて受
信機２に送られる。送られたデータは、受信機２内の受
信回路６と誤り検出回路７と同期確立回路９に入力され
る。With this configuration, the information generated by the information generating circuit 4 in the transmitter 1 is added with a check bit for error detection by the check bit adding circuit 5, and is sent from the transmitter 1 to the receiver 2 via the information line 3. The sent data is input to a receiving circuit 6, an error detection circuit 7, and a synchronization establishment circuit 9 in the receiver 2.

同期確立回路９では、受信したデータの中から同期フラ
グを検出し、受信機２内のクロックを制御して送信機１
と受信機２間の同期を確立させ、送信機１に同期したク
ロックを発生させる。しかし、このクロックを用いて受
信回路６で送られてきたデータを取り込むと、データの
取り込み点が必ずしもデータの安定期間とならないこと
があるので、遅延回路８で同期確立回路９で発生したク
ロックを多段階に遅延させた位相の異なるクロックを発
生させる。誤り検出回路７では遅延回路８で発生した位
相の異なるクロックごとにデータを取り込み誤り検出を
行い、誤りが検出されない位相のクロックを選び出し、
受信回路６のデータ取り込み用クロックとする。The synchronization establishment circuit 9 detects the synchronization flag from the received data, controls the clock in the receiver 2, and transmits the data to the transmitter 1.
Establish synchronization between the receiver 2 and the receiver 2, and generate a clock synchronized with the transmitter 1. However, if this clock is used to capture the data sent by the receiving circuit 6, the data capture point may not always be in a stable data period, so the delay circuit 8 uses the clock generated by the synchronization establishment circuit 9 Generate clocks with different phases that are delayed in multiple stages. The error detection circuit 7 receives data for each clock having a different phase generated by the delay circuit 8, performs error detection, and selects a clock whose phase does not detect an error.
This is used as a data acquisition clock for the receiving circuit 6.

このようにして、伝送するデータ中の同期フラグを検出
することにより送信機と受信機の同期を確立するデータ
伝送装置で、受信機のデータ取り込み用クロックの位相
を、チエツクビットをもとに行ったデータ誤り検出結果
より多段階にずらしたデータ取り込み用クロックの中か
ら誤りなくデータを取り込める位相のクロックを選択す
ることで、同期確立時、データの取り込み点をデータの
安定期間とし、正しいデータ伝送を行うことができるよ
うにしたもので、データの取り込み点をデータの安定期
間とし、正しいデータの伝送を行うことができるように
している。In this way, in a data transmission device that establishes synchronization between the transmitter and receiver by detecting the synchronization flag in the data to be transmitted, the phase of the receiver's data acquisition clock is determined based on the check bit. By selecting a clock with a phase that allows data to be captured without error from among the data capture clocks that are shifted in multiple steps based on the data error detection results, when synchronization is established, the data capture point is set as the data stable period and correct data transmission is achieved. The data capture point is set as the data stable period to ensure correct data transmission.

発明の効果 以上のように本発明は、送信機と受信機の同期を伝送す
るデータ中の同期フラグを検出することにより確立する
際に、送信機で伝送するデータ中にデータ誤りを検出す
るだめのチエツクビットを付加する手段と、送られてき
たデータの中から同期フラグを検出し、受信機内の同期
確立用クロックを生成する同期確立回路と、受信機でチ
エツクビットをもとにデータ誤りを検出するデータ誤り
検出手段と、同期確立回路が出力する同期確立用クロッ
クの位相を多段階にずらしたクロックを生成するクロッ
ク生成手段と、データ誤り検出手段の検出結果を基にし
て、多段階にずらしたクロックの中から、誤りなくデー
タを取り込める位相のデータ取り込み用クロックを選択
する選択手段を具備し、選択手段が選択したクロックを
データ取り込み用クロックとすることにより、データを
伝送する情報線のみの接続で送信機と受信機間のデータ
伝送を行うように構成したので、同期タイミング線なし
で同期を確立させ、かつ、データの取り込み点をデータ
の安定期間とし、正しいデータ伝送を行うことが可能と
なる。Effects of the Invention As described above, the present invention provides a method for detecting data errors in data transmitted by a transmitter when establishing synchronization between a transmitter and a receiver by detecting a synchronization flag in transmitted data. a synchronization establishment circuit that detects a synchronization flag from the sent data and generates a clock for establishing synchronization in the receiver; and a means for detecting data errors based on the check bits in the receiver. Based on the detection results of the data error detection means, the clock generation means that generates a clock in which the phase of the synchronization establishment clock output by the synchronization establishment circuit is shifted in multiple stages, and the data error detection means, It is equipped with a selection means for selecting a data acquisition clock with a phase that allows data to be acquired without error from among the shifted clocks, and by setting the clock selected by the selection means as the data acquisition clock, only the information line for transmitting data can be used. Since the configuration is configured so that data is transmitted between the transmitter and the receiver using a connection, synchronization can be established without a synchronization timing line, and the data acquisition point can be set as the data stable period to ensure correct data transmission. It becomes possible.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明によるデータ伝送装置の一実施１・・・
送信機、２・受信機、３　情報線、４・・情報発生回路
、５・・チエツクビット付加回路、６・・・受信回路、
７・・誤り検出回路、８・遅延回路、９・・・同期確立
回路。 代理人の氏名　弁理士　粟　野　重　孝　ほか１されだ
データの安定期間と取り込み点を示すタイミングチャー
トである。FIG. 1 shows an embodiment 1 of a data transmission device according to the present invention...
Transmitter, 2. Receiver, 3. Information line, 4. Information generation circuit, 5. Check bit addition circuit, 6. Receiving circuit.
7. Error detection circuit, 8. Delay circuit, 9. Synchronization establishment circuit. Name of agent: Patent attorney Shigetaka Awano et al. 1 This is a timing chart showing the stable period and point of incorporation of data.

Claims (1)

【特許請求の範囲】[Claims] 送信機と受信機の同期を伝送するデータ中の同期フラグ
を検出することにより確立するデータ伝送する際に、送
信機で伝送するデータ中にデータ誤りを検出するための
チェックビットを付加する手段と、送られてきたデータ
の中から同期フラグを検出し、受信機内の同期確立用ク
ロックを生成する同期確立回路と、受信機でチェックビ
ットをもとにデータ誤りを検出するデータ誤り検出手段
と、前記同期確立回路が出力する同期確立用クロックの
位相を多段階にずらしたクロックを生成するクロック生
成手段と、前記データ誤り検出手段の検出結果を基にし
て、多段階にずらしたクロックの中から、誤りなくデー
タを取り込める位相のデータ取り込み用クロックを選択
する選択手段を具備し、前記選択手段が選択したクロッ
クをデータ取り込み用クロックとすることにより、デー
タを伝送する情報線のみの接続で送信機と受信機間のデ
ータ伝送を行うことを特徴とするデータ伝送装置。Establishing synchronization between the transmitter and the receiver by detecting a synchronization flag in the transmitted data; means for adding a check bit to detect data errors in the data transmitted by the transmitter when transmitting data; , a synchronization establishment circuit that detects a synchronization flag from the sent data and generates a synchronization establishment clock in the receiver, and a data error detection means that detects data errors based on check bits in the receiver; A clock generation means that generates a clock in which the phase of the synchronization establishment clock outputted by the synchronization establishment circuit is shifted in multiple steps, and a clock that is shifted in phase in multiple steps based on the detection result of the data error detection means. The transmitter is equipped with a selection means for selecting a data acquisition clock having a phase that allows data to be acquired without error, and by using the clock selected by the selection means as the data acquisition clock, the transmitter can be connected only through an information line for transmitting data. A data transmission device characterized by transmitting data between a receiver and a receiver.