JPH0438568A - 同期型ｆｆ間の論理シミュレーション処理方式 - Google Patents
同期型ｆｆ間の論理シミュレーション処理方式Info
- Publication number
- JPH0438568A JPH0438568A JP2145901A JP14590190A JPH0438568A JP H0438568 A JPH0438568 A JP H0438568A JP 2145901 A JP2145901 A JP 2145901A JP 14590190 A JP14590190 A JP 14590190A JP H0438568 A JPH0438568 A JP H0438568A
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- Japan
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- clock
- test
- ffs
- synchronous
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- Pending
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- 238000004088 simulation Methods 0.000 title claims description 15
- 238000012360 testing method Methods 0.000 claims abstract description 65
- 238000003672 processing method Methods 0.000 claims description 6
- 238000003780 insertion Methods 0.000 description 4
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- 238000010998 test method Methods 0.000 description 4
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- 238000012795 verification Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
同期型ＦＦ間の論理シミュレーション処理方式送り側Ｆ
Ｆと受け側ＦＦとの間のディレィテストに要する時間の
短縮を図ることを目的とし、シミュレーション装置上に
構築した、複数の同期型ＦＦから成るディジタル回路に
テストパターンを供給して当該ＦＦの中のテスト対象で
ある送り側ＦＦ、受け側ＦＦ及び両ＦＦ間のデータパス
のそれぞれを所定のモードに設定した状態でクロックを
挿入し、このクロック挿入後の当該受け側ＦＦの出力変
化を調べることにより、両ＦＦ間のディレィテストを行
なう論理シミュレーション処理方式において、前記テス
トパターンは、更に、テスト対象となっていない同期型
ＦＦのクロックパス中の論理ゲートを、当該ＦＦにクロ
ックが挿入されないような論理状態に設定し、テスト対
象である前記ＦＦのみにクロックが挿入されるようにす
る構成を有する。
Ｆと受け側ＦＦとの間のディレィテストに要する時間の
短縮を図ることを目的とし、シミュレーション装置上に
構築した、複数の同期型ＦＦから成るディジタル回路に
テストパターンを供給して当該ＦＦの中のテスト対象で
ある送り側ＦＦ、受け側ＦＦ及び両ＦＦ間のデータパス
のそれぞれを所定のモードに設定した状態でクロックを
挿入し、このクロック挿入後の当該受け側ＦＦの出力変
化を調べることにより、両ＦＦ間のディレィテストを行
なう論理シミュレーション処理方式において、前記テス
トパターンは、更に、テスト対象となっていない同期型
ＦＦのクロックパス中の論理ゲートを、当該ＦＦにクロ
ックが挿入されないような論理状態に設定し、テスト対
象である前記ＦＦのみにクロックが挿入されるようにす
る構成を有する。
本発明は、シミュレーション装置上に構築したディジタ
ル回路中の送り側ＦＦ（同期型フリップフロップ）と受
け側ＦＦ（同期型フリップフロップ）との間のディレィ
テスト方式に関し、特に単一のＩＣ素子や、多数のＩＣ
素子を搭載したプリント基板全体を単位とするディジタ
ル回路中の、任意の送り側ＦＦと次段の受け側ＦＦとの
間のディレィテスト方式に関する。
ル回路中の送り側ＦＦ（同期型フリップフロップ）と受
け側ＦＦ（同期型フリップフロップ）との間のディレィ
テスト方式に関し、特に単一のＩＣ素子や、多数のＩＣ
素子を搭載したプリント基板全体を単位とするディジタ
ル回路中の、任意の送り側ＦＦと次段の受け側ＦＦとの
間のディレィテスト方式に関する。
一般に、複数の同期型ＦＦから成るディジタル回路中の
ある送り側ＦＦと次段の受け側ＦＦとの間では、第１ク
ロツクによって送り側ＦＦに取り込まれた論理値データ
が受け側ＦＦの入力端に伝送され、次の第２クロツクに
よってこの論理値データが受け側ＦＦに取り込まれるこ
とが必要である。以上のことが確保されるには、各送り
側ＦＦの出力側から次段の受け側ＦＦの入力側へのデー
タ伝送に要する遅延時間が、第１クロツクと第２クロツ
クとの間の時間間隔より長い、オーバデイレイの状態を
生じないことが必要で、その確認のためにテストが行な
われる。また、特に、最近の大型コンピュータにみられ
る論理回路の大規模化。
ある送り側ＦＦと次段の受け側ＦＦとの間では、第１ク
ロツクによって送り側ＦＦに取り込まれた論理値データ
が受け側ＦＦの入力端に伝送され、次の第２クロツクに
よってこの論理値データが受け側ＦＦに取り込まれるこ
とが必要である。以上のことが確保されるには、各送り
側ＦＦの出力側から次段の受け側ＦＦの入力側へのデー
タ伝送に要する遅延時間が、第１クロツクと第２クロツ
クとの間の時間間隔より長い、オーバデイレイの状態を
生じないことが必要で、その確認のためにテストが行な
われる。また、特に、最近の大型コンピュータにみられ
る論理回路の大規模化。
高集積化に伴い、従来のファンクションテストに加えて
、このディレィテストを行なう必要性が強まっている。
、このディレィテストを行なう必要性が強まっている。
そして、従来、このディレィテストは、前記ディジタル
回路にテストパターンを供給して同期型ＦＦの中のテス
ト対象である送り側ＦＦ、受け側ＦＦ及び両ＦＦ間のデ
ータパスのそれぞれを所定のモードに設定した状態でク
ロックを挿入し、このクロック挿入後の当該受け側ＦＦ
の出力変化を調べることにより行なっている。
回路にテストパターンを供給して同期型ＦＦの中のテス
ト対象である送り側ＦＦ、受け側ＦＦ及び両ＦＦ間のデ
ータパスのそれぞれを所定のモードに設定した状態でク
ロックを挿入し、このクロック挿入後の当該受け側ＦＦ
の出力変化を調べることにより行なっている。
このようなディレィテストは、ファンクションテストと
は異なり、テスト対象となっている同期型ＦＦＭのデー
タパスに対するテストであるから、この（テスト対象と
なっている）ＦＦのみにクロックを挿入すれば十分であ
る。しかしながら、従来のディレィテスト方式では、デ
ィジタル回路中のすべての同期型ＦＦにクロックを挿入
した状態で、ある送り側ＦＦと次段の受け側ＦＦとの間
における論理値データの遅延を順次調べている。したが
って、対象のディジタル回路を構成している同期型ＦＦ
のすべてにクロックが伝播するため、テストパターン検
証時のシミュレーションで不要なイベントが大量に発生
することになり、テスト時間が長くなっていた。
は異なり、テスト対象となっている同期型ＦＦＭのデー
タパスに対するテストであるから、この（テスト対象と
なっている）ＦＦのみにクロックを挿入すれば十分であ
る。しかしながら、従来のディレィテスト方式では、デ
ィジタル回路中のすべての同期型ＦＦにクロックを挿入
した状態で、ある送り側ＦＦと次段の受け側ＦＦとの間
における論理値データの遅延を順次調べている。したが
って、対象のディジタル回路を構成している同期型ＦＦ
のすべてにクロックが伝播するため、テストパターン検
証時のシミュレーションで不要なイベントが大量に発生
することになり、テスト時間が長くなっていた。
そこで、本発明では、テストパターンは、従来の送り側
ＦＦ。受け側ＦＦ及び両ＦＦ間のデータパスのそれぞれ
を所定のモードに設定することに加えて、テスト対象と
なっていない同期型ＦＦのクロックパス中の論理ゲート
を、当該ＦＦにクロックが挿入されないような論理状態
に設定することにより、テスト対象の送り側ＦＦと受け
側ＦＦとの間のデイレイ判定に要する時間の短縮を図る
ことを目的とする。
ＦＦ。受け側ＦＦ及び両ＦＦ間のデータパスのそれぞれ
を所定のモードに設定することに加えて、テスト対象と
なっていない同期型ＦＦのクロックパス中の論理ゲート
を、当該ＦＦにクロックが挿入されないような論理状態
に設定することにより、テスト対象の送り側ＦＦと受け
側ＦＦとの間のデイレイ判定に要する時間の短縮を図る
ことを目的とする。
第１図は本発明の原理説明図である。
第１図において、
１は、テスト対象の送り側ＦＦであり、その入出力等の
論理値データがテストパターン８により規定される。
論理値データがテストパターン８により規定される。
２は、テスト対象の受け側ＦＦであり、その入出力等の
論理値データがテストパターン８により規定される。
論理値データがテストパターン８により規定される。
３は、テスト対象外のＦＦである。
４は、送り側ＦＦＩと受け側ＦＦ２との間の（選択され
た）データパス中に設けられた論理ゲートであり、テス
トパターン８はこのパスを活性化（例えば、ＮＯＲゲー
トについては、他方の入力を「０」にする）している。
た）データパス中に設けられた論理ゲートであり、テス
トパターン８はこのパスを活性化（例えば、ＮＯＲゲー
トについては、他方の入力を「０」にする）している。
５．６は、テスト対象のＦＦ１．２のそれぞれのクロッ
クパスに設けられた論理ゲートであり、テストパターン
８はこの論理ゲートを、クロックが当該ＦＦに挿入され
るような論理状態に設定している。
クパスに設けられた論理ゲートであり、テストパターン
８はこの論理ゲートを、クロックが当該ＦＦに挿入され
るような論理状態に設定している。
７は、テスト対象外のＦＦ３のクロックパスに設けられ
た論理ゲートであり、テストパターン８はこの論理ゲー
トを、クロックが当該ＦＦに挿入されないような論理状
態に設定している。クロックが当該ＦＦに挿入されない
ように、テストパターン８により設定される。
た論理ゲートであり、テストパターン８はこの論理ゲー
トを、クロックが当該ＦＦに挿入されないような論理状
態に設定している。クロックが当該ＦＦに挿入されない
ように、テストパターン８により設定される。
８は、テストパターンであり、テスト対象である送り側
ＦＦＩと受け側ＦＦ２、及び両フリップフロップ間のデ
ータパスの各状態を規定するとともに、各ＦＦのクロッ
クパスに設けられた論理ゲートの論理状態を設定してい
る。
ＦＦＩと受け側ＦＦ２、及び両フリップフロップ間のデ
ータパスの各状態を規定するとともに、各ＦＦのクロッ
クパスに設けられた論理ゲートの論理状態を設定してい
る。
ここで、テストパターン８は、論理ゲート７の論理状態
を、クロックがＦＦ３に挿入されないように設定し、ま
た論理ゲート５．６それぞれの論理状態を、クロックが
ＦＦ１．ＦＦ２に挿入されるように設定している。した
がって、テスト対象であるＦＦ１．ＦＦ２のみにクロッ
クが挿入されることになる。
を、クロックがＦＦ３に挿入されないように設定し、ま
た論理ゲート５．６それぞれの論理状態を、クロックが
ＦＦ１．ＦＦ２に挿入されるように設定している。した
がって、テスト対象であるＦＦ１．ＦＦ２のみにクロッ
クが挿入されることになる。
本発明においては、テスト対象外のＦＦにはクロックが
挿入されないようにするテストパターンを用いて、テス
ト対象である送り側ＦＦと受け側−ＦＦとの間のデイレ
イ判定のシミュレーションを行なっているため、テスト
対象外のＦＦにクロックが挿入されることに伴う（本来
必要のない）イベントの発生を防止することができる。
挿入されないようにするテストパターンを用いて、テス
ト対象である送り側ＦＦと受け側−ＦＦとの間のデイレ
イ判定のシミュレーションを行なっているため、テスト
対象外のＦＦにクロックが挿入されることに伴う（本来
必要のない）イベントの発生を防止することができる。
第２図〜第３図を参照して本発明の詳細な説明する。
第２図において、２１〜２３は、シミュレーション装置
上に構築されたディジタル回路中の同期型ＦＦである。
上に構築されたディジタル回路中の同期型ＦＦである。
また、各同期型ＦＦのクロックパス中のＯＲゲー）２９
〜３１の他方の入力側には、（クロックに同期しない非
同期型の）クロック制御専用ＦＦ２４〜２６が構築され
ている。
〜３１の他方の入力側には、（クロックに同期しない非
同期型の）クロック制御専用ＦＦ２４〜２６が構築され
ている。
ここで、送り側ＦＦ２１と受け側ＦＦ２２との間のテス
トパス２０における論理データの遅延を判定するために
は、例えば、 ■送り側ＦＦ２１の入力端初期値及び出力側初期値を、
第１クロツクで当該ＦＦの出力が反転するように設定す
る。
トパス２０における論理データの遅延を判定するために
は、例えば、 ■送り側ＦＦ２１の入力端初期値及び出力側初期値を、
第１クロツクで当該ＦＦの出力が反転するように設定す
る。
■受け側ＦＦ２２の入力端初期値及び出力側初期値を、
当該ＦＦの出力が、第１クロツクで反転せず第２クロツ
クで反転するように設定する。
当該ＦＦの出力が、第１クロツクで反転せず第２クロツ
クで反転するように設定する。
■テストパス２０を活性化、すなわちこのテストパス中
に設けられたＯＲゲート２７．２８の他方の入力端子３
２．３３のそれぞれを「０」に設定する。
に設けられたＯＲゲート２７．２８の他方の入力端子３
２．３３のそれぞれを「０」に設定する。
ように作成されたテストパターンを用いることが必要で
ある。
ある。
そして、本発明におけるテストパターンは、更にこれら
のクロック制御専用ＦＦの中、テスト対象０ＦＦ２１．
２２へのクロック挿入を制御するＦＦ２４、２５の出力
を「０」に設定し、またテスト対象外のＦＦ２３へのク
ロック挿入を制御するＦＦ２６の出力を「１」に設定し
ている。
のクロック制御専用ＦＦの中、テスト対象０ＦＦ２１．
２２へのクロック挿入を制御するＦＦ２４、２５の出力
を「０」に設定し、またテスト対象外のＦＦ２３へのク
ロック挿入を制御するＦＦ２６の出力を「１」に設定し
ている。
したがって、テストパス２０における論理データの遅延
を判定するとき、このテストパスの入口及び出口に相当
する送り側ＦＦ２１と受け側ＦＦ２２のみにクロックが
挿入されることになる。
を判定するとき、このテストパスの入口及び出口に相当
する送り側ＦＦ２１と受け側ＦＦ２２のみにクロックが
挿入されることになる。
第３図は、クロック制御専用ＦＦをシミュレーション装
置上に構築しないで、テスト対象の送り側ＦＦ２１と受
け側ＦＦ２２のみにクロックを挿入するようにしたシミ
ュレーション処理方式である。
置上に構築しないで、テスト対象の送り側ＦＦ２１と受
け側ＦＦ２２のみにクロックを挿入するようにしたシミ
ュレーション処理方式である。
すなわち、対象のディジタル回路の構成要素の中から、
クロックパス中のＯＲゲート２９〜３１の他方の人力を
制御できる（非同期型の）スキャンＦＦ３６〜３８をさ
がし、かつスキャンＦＦ３６．３７の出力を「０」、ま
たスキャンＦＦ３８の出力を「１」にするようなりロッ
ク用テストパターンを当該ディジタル回路に供給してい
る。この方式は、ディジタル回路のゲート数の制限等の
ためクロック制御専用ＦＦを追加することが困難なとき
に有効である。
クロックパス中のＯＲゲート２９〜３１の他方の人力を
制御できる（非同期型の）スキャンＦＦ３６〜３８をさ
がし、かつスキャンＦＦ３６．３７の出力を「０」、ま
たスキャンＦＦ３８の出力を「１」にするようなりロッ
ク用テストパターンを当該ディジタル回路に供給してい
る。この方式は、ディジタル回路のゲート数の制限等の
ためクロック制御専用ＦＦを追加することが困難なとき
に有効である。
本発明は、シミュレーション装置上に構築した複数の同
期型ＦＦの中、テスト対象となっている送り側ＦＦと受
け側ＦＦのみにクロックが挿入されるように、各同期型
ＦＦのクロックパスに設けた論理ゲートの論理状態を設
定するテストパタンを用いる構成にしているため、シミ
ュレーション装置上で同期式ＦＦ間のデイレイを検証す
る際、（テスト対象外のＦＦへのクロック挿入にともな
う）不要なイベントが発生せず、テスト所要時間を短縮
することができる。
期型ＦＦの中、テスト対象となっている送り側ＦＦと受
け側ＦＦのみにクロックが挿入されるように、各同期型
ＦＦのクロックパスに設けた論理ゲートの論理状態を設
定するテストパタンを用いる構成にしているため、シミ
ュレーション装置上で同期式ＦＦ間のデイレイを検証す
る際、（テスト対象外のＦＦへのクロック挿入にともな
う）不要なイベントが発生せず、テスト所要時間を短縮
することができる。
第１図において、
１・・・・テスト対象の送り側ＦＦ
２・・・・テスト対象の受け側ＦＦ
３・・・・テスト対象外のＦＦ
４・・・・データパス中の論理ゲート
５〜７・・クロックパス中の論理ゲート８・・・・テス
トパターン
トパターン
Claims (2)
- （１）シミュレーション装置上に構築した、複数の同期
型ＦＦから成るディジタル回路にテストパターンを供給
して当該ＦＦの中のテスト対象である送り側ＦＦ、受け
側ＦＦ及び両ＦＦ間のデータパスのそれぞれを所定のモ
ードに設定した状態でクロックを挿入し、このクロック
挿入後の当該受け側ＦＦの出力変化を調べることにより
、両ＦＦ間のディレィテストを行なう論理シミュレーシ
ョン処理方式において、 前記テストパターンは、更に、テスト対象となっていな
い同期型ＦＦのクロックパス中の論理ゲートを、当該Ｆ
Ｆにクロックが挿入されないような論理状態に設定し、 テスト対象である前記ＦＦのみにクロックが挿入される
ようにしたことを特徴とする同期型ＦＦ間の論理シミュ
レーション処理方式。 - （２）前記論理状態の設定が、前記ディジタル回路の一
部として構築されている非同期型ＦＦによって行なわれ
る請求項１記載の同期型ＦＦ間の論理シミュレーション
処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145901A JPH0438568A (ja) | 1990-06-04 | 1990-06-04 | 同期型ｆｆ間の論理シミュレーション処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2145901A JPH0438568A (ja) | 1990-06-04 | 1990-06-04 | 同期型ｆｆ間の論理シミュレーション処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438568A true JPH0438568A (ja) | 1992-02-07 |
Family
ID=15395681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2145901A Pending JPH0438568A (ja) | 1990-06-04 | 1990-06-04 | 同期型ｆｆ間の論理シミュレーション処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012128712A (ja) * | 2010-12-16 | 2012-07-05 | Fujitsu Ltd | 活性化パス抽出プログラム，活性化パス抽出装置および活性化パス抽出方法 |
-
1990
- 1990-06-04 JP JP2145901A patent/JPH0438568A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012128712A (ja) * | 2010-12-16 | 2012-07-05 | Fujitsu Ltd | 活性化パス抽出プログラム，活性化パス抽出装置および活性化パス抽出方法 |
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