JPH04373300A - Signal processing circuit - Google Patents
Signal processing circuitInfo
- Publication number
- JPH04373300A JPH04373300A JP3177304A JP17730491A JPH04373300A JP H04373300 A JPH04373300 A JP H04373300A JP 3177304 A JP3177304 A JP 3177304A JP 17730491 A JP17730491 A JP 17730491A JP H04373300 A JPH04373300 A JP H04373300A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- audio
- mode
- absolute value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title claims abstract description 48
- 238000001514 detection method Methods 0.000 claims abstract description 41
- 230000005236 sound signal Effects 0.000 abstract description 39
- 238000000034 method Methods 0.000 abstract description 12
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000001172 regenerating effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000002238 attenuated effect Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 101150115013 DSP1 gene Proteins 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Stereophonic System (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】この発明は、例えばDSPが搭載
されるコンパクトディスクに用いて好適な信号処理回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing circuit suitable for use in, for example, a compact disc equipped with a DSP.
【0002】0002
【従来の技術】DSP(ディジタル・シグナル・プロセ
ッサ)を搭載した携帯型のコンパクトディスクプレーヤ
が知られている。このようなコンパクトディスクプレー
ヤにおいて、DSPを用いて、例えば、左右のディジタ
ルオーディオ信号のうちの大きい方の信号のエンベロー
プレベルを検出し、このエンベロープレベルに応じて信
号レベルを非線形に制御し、レベルの小さい信号を効果
的に再生できる処理を行わせるようにしたものがある。2. Description of the Related Art Portable compact disc players equipped with a DSP (digital signal processor) are known. In such a compact disc player, for example, a DSP is used to detect the envelope level of the larger of the left and right digital audio signals, control the signal level nonlinearly according to this envelope level, and adjust the level. There are devices that perform processing to effectively reproduce small signals.
【0003】このように、左右の入力信号のうちの大き
い方の信号レベルを検出する処理をDSPを用いて実現
する場合、従来では、左右のオーディオ信号のエンベロ
ープレベルを先ず検出し、それから、検出された左右の
オーディオ信号のエンベロープレベルを比較し、左右の
オーディオ信号レベルのうちの大きい方の信号のエンベ
ロープレベルの絶対値を求めるようにしている。[0003] In this way, when implementing the process of detecting the signal level of the larger of the left and right input signals using a DSP, conventionally the envelope levels of the left and right audio signals are first detected, and then the detection The envelope levels of the left and right audio signals thus obtained are compared, and the absolute value of the envelope level of the larger one of the left and right audio signal levels is determined.
【0004】つまり、図7は、そのようにして左右のオ
ーディオ信号レベルのうちの大きい方の信号レベルを求
めるようにした従来の信号処理の流れを示すものである
。図7において、入力端子101A及び101Bに、左
右のディジタルオーディオ信号が供給される。このディ
ジタルオーディオ信号のレベルがエンベロープ検波回路
102A及び102Bで検出される。エンベロープ検波
回路102A及び102Bの出力がレベル比較回路10
3に供給される。レベル比較回路103で、エンベロー
プ検波回路102A及び102Bの出力が比較され、大
きい方の信号が絶対値回路104に供給される。絶対値
回路104で、入力信号のうちの大きい方の信号のエン
ベロープレベルの絶対値が求められる。That is, FIG. 7 shows the flow of conventional signal processing in which the larger of the left and right audio signal levels is determined. In FIG. 7, left and right digital audio signals are supplied to input terminals 101A and 101B. The level of this digital audio signal is detected by envelope detection circuits 102A and 102B. The outputs of the envelope detection circuits 102A and 102B are connected to the level comparison circuit 10.
3. A level comparison circuit 103 compares the outputs of the envelope detection circuits 102A and 102B, and supplies the larger signal to the absolute value circuit 104. An absolute value circuit 104 determines the absolute value of the envelope level of the larger of the input signals.
【0005】[0005]
【課題を解決するための手段】ところが、このようにし
て左右のオーディオ信号のうちの大きい方の信号のエン
ベロープレベルを検出するのでは、処理ステップ数が多
くなるという問題がある。すなわち、従来では、エンベ
ロープレベルを検出する処理が左右の2系統にあるため
、その分のステップ数が多くなっている。[Means for Solving the Problems] However, detecting the envelope level of the larger of the left and right audio signals in this manner poses a problem in that the number of processing steps increases. That is, conventionally, the processing for detecting the envelope level is performed in two systems, left and right, so the number of steps increases accordingly.
【0006】したがって、この発明の目的は、左右のオ
ーディオ信号のうちの大きい方の信号のエンベロープレ
ベルを検出する処理を、短いステップで実現できる信号
処理回路を提供することにある。Therefore, an object of the present invention is to provide a signal processing circuit that can detect the envelope level of the larger of left and right audio signals in short steps.
【0007】[0007]
【課題を解決するための手段】この発明は、入力される
複数の信号を比較するとともに、これらの信号のうち振
幅の大きさの最も大なる信号を出力する信号比較部と、
この信号比較回路から出力される信号を振幅の大きさに
応じてエンペロープ信号を出力するエンベロープ信号検
出部とからなる信号処理回路である。[Means for Solving the Problems] The present invention includes a signal comparison unit that compares a plurality of input signals and outputs a signal with the largest amplitude among these signals;
This signal processing circuit includes an envelope signal detection section that outputs an envelope signal according to the amplitude of the signal output from the signal comparison circuit.
【0008】[0008]
【作用】左右のオーディオ信号レベルのうちの大きい方
の信号レベルの絶対値を求めるのに、先ず、レベル比較
回路50で左右のオーディオ信号レベルを先ず比較して
大きい方を選択し、それから、絶対値検波回路51で絶
対値を検波し、エンベロープ検波回路52でエンベロー
プ検波を行うようにしている。このため、エンベロープ
検波を行うステップが1段となり、従来に比べて処理ス
テップ数の減少が図れる。[Operation] To find the absolute value of the larger of the left and right audio signal levels, the level comparison circuit 50 first compares the left and right audio signal levels, selects the larger one, and then selects the absolute value. A value detection circuit 51 detects the absolute value, and an envelope detection circuit 52 performs envelope detection. Therefore, there is only one step for performing envelope detection, and the number of processing steps can be reduced compared to the conventional method.
【0009】[0009]
【実施例】この発明の実施例について、以下の順序で説
明する。
a.コンパクトディスクプレーヤの全体構成b.システ
ムコントローラの基本的な動作c.オーディオDSPで
の信号処理の実現d.フィルタの構成の実現EXAMPLES Examples of the present invention will be described in the following order. a. Overall configuration of compact disc player b. Basic operation of system controller c. Realization of signal processing in audio DSP d. Realizing the configuration of the filter
【0010】a.コンパクトディスクプレーヤの全体構
成
以下、この発明の一実施例について図面を参照して説明
する。図2は、この発明が適用できるコンパクトディス
クプレーヤの全体構成を示すものである。図2において
、コンパクトディスク1には、スパイラル状のトラック
に沿って、所定の記録フォーマットでディジタルオーデ
ィオ信号が記録される。コンパクトディスク1は、スピ
ンドルモータ2により、CLV(線速度一定)で以て回
転制御される。スピンドルモータ2の回転制御は、再生
信号のビットクロックを検出して、システムコントロー
ル用のCPU6の制御の下に、サーボ信号処理回路5に
より行われる。a. Overall Configuration of Compact Disc Player An embodiment of the present invention will be described below with reference to the drawings. FIG. 2 shows the overall configuration of a compact disc player to which the present invention can be applied. In FIG. 2, a digital audio signal is recorded on a compact disc 1 along a spiral track in a predetermined recording format. The compact disc 1 is rotationally controlled by a spindle motor 2 at CLV (constant linear velocity). Rotation control of the spindle motor 2 is performed by a servo signal processing circuit 5 under the control of a system control CPU 6 by detecting a bit clock of a reproduced signal.
【0011】コンパクトディスク1に対向して、光ピッ
クアップ3が設けられる。この光ピックアップ3をコン
パクトディスク1の径方向に移動させるために、スレッ
ド送りモータ4が設けられる。スレッド送りモータ4は
、システムコントロール用のCPU6の制御の下に、コ
ンパクトディスク1の径方向に沿って、動かされる。
光ピックアップ3には、光軸方向を2軸に制御する2軸
デバイスが設けられる。この2軸デバイスは、サーボ信
号処理回路5により、システムコントロール用のCPU
6の制御の下に駆動され、トラッキングサーボ及びフォ
ーカスサーボ制御が行われる。An optical pickup 3 is provided opposite the compact disc 1. A thread feed motor 4 is provided to move the optical pickup 3 in the radial direction of the compact disc 1. The thread feed motor 4 is moved along the radial direction of the compact disc 1 under the control of a CPU 6 for system control. The optical pickup 3 is provided with a two-axis device that controls the direction of the optical axis into two axes. This two-axis device uses a servo signal processing circuit 5 to control the CPU for system control.
6, and tracking servo and focus servo control are performed.
【0012】光ピックアップ3の再生信号がRFアンプ
7を介して、CDディジタル信号処理回路8に供給され
る。CDディジタル信号処理回路8に対して、メモリ9
が設けられる。CDディジタル信号処理回路8は、コン
パクトディスクからの再生信号を波形整形してEFM信
号を形成し、このEFM信号を復調し、エラー訂正処理
等を行い、左右のディジタルオーディオ信号をデコード
するものである。このCDディジタル信号処理回路8は
、システムコントロール用のCPU6により制御される
。また、CDディジタル信号処理回路8からサブコード
情報等が得られ、このサブコード情報がシステムコント
ロール用のCPU6に供給される。A reproduced signal from the optical pickup 3 is supplied to a CD digital signal processing circuit 8 via an RF amplifier 7. For the CD digital signal processing circuit 8, the memory 9
is provided. The CD digital signal processing circuit 8 shapes the waveform of the reproduced signal from the compact disc to form an EFM signal, demodulates this EFM signal, performs error correction processing, etc., and decodes left and right digital audio signals. . This CD digital signal processing circuit 8 is controlled by a CPU 6 for system control. Further, subcode information etc. are obtained from the CD digital signal processing circuit 8, and this subcode information is supplied to the CPU 6 for system control.
【0013】CDディジタル信号処理回路8の出力がオ
ーディオDSP10に供給される。オーディオDSP1
0は、再生音に対して、必要に応じて信号処理を施すも
のである。オーディオDSP10は、例えば、ノーマル
モードと、DBB(ダイナミック・バス・ブースト)モ
ードと、DDS(ディジタル・ダイナミック・サラウン
ド)モードとが設定できる。DBBモードは、低域を持
ち上げて迫力ある再生音が得られるような処理をするた
めのモードである。DDSモードは、埋もれている小さ
い再生音が浮き上がって聞こえるような処理を行うモー
ドである。The output of the CD digital signal processing circuit 8 is supplied to an audio DSP 10. Audio DSP1
0 performs signal processing on the reproduced sound as necessary. The audio DSP 10 can be set to, for example, a normal mode, a DBB (dynamic bass boost) mode, and a DDS (digital dynamic surround) mode. The DBB mode is a mode for processing to boost the low range and obtain powerful reproduced sound. The DDS mode is a mode in which processing is performed so that hidden, low-pitched reproduced sounds can be heard more prominently.
【0014】オーディオDSP10に対して専用のCP
Uは用意されず、オーディオDSP10もまた、システ
ムコントロール用のCPU6により制御される。このよ
うにオーディオDSP10をシステムコントロール用の
CPU6で制御できるのは、各モードが係数の変更だけ
で対応でき、従来に比べて、オーディオDSP10を容
易に管理できるからである。オーディオDSP10に対
して専用のCPUが設けられないので、機器の小型化が
図れると共に、コストダウンが図れる。各モードが係数
の変更だけで対応できることについては、後に説明する
。A dedicated CP for the audio DSP 10
No U is provided, and the audio DSP 10 is also controlled by the CPU 6 for system control. The reason why the audio DSP 10 can be controlled by the system control CPU 6 in this way is that each mode can be handled by simply changing the coefficients, and the audio DSP 10 can be managed more easily than in the past. Since a dedicated CPU is not provided for the audio DSP 10, the device can be made smaller and costs can be reduced. The fact that each mode can be handled simply by changing the coefficients will be explained later.
【0015】オーディオDSP10の出力がディジタル
フィルタ11に供給される。ディジタルフィルタ11の
出力がD/Aコンバータ12に供給される。D/Aコン
バータ12の出力が左右のアナログオーディオアンプ1
3A及び13Bに供給される。アナログオーディオアン
プ13A及び13Bのゲインは、ノーマルモードの時と
、DBBモード或いはDDSモードの時とで切り替えら
れる。DBBモード或いはDDSモードのときには、ノ
ーマルモードの時に比べて、ゲインが上げられる。これ
は、後に説明するように、ノーマルモードの時には十分
な再生音が得られ、DBBモード或いはDDSモードの
時には、オーディオDSPに、そのダイナミックレンジ
を越える入力がなされないようにするためである。左右
のアナログオーディオアンプ13A及び13Bの出力が
出力端子14A及び14Bから出力される。The output of the audio DSP 10 is supplied to a digital filter 11. The output of digital filter 11 is supplied to D/A converter 12 . The output of the D/A converter 12 is connected to the left and right analog audio amplifiers 1.
3A and 13B. The gains of the analog audio amplifiers 13A and 13B can be switched between the normal mode and the DBB mode or DDS mode. In the DBB mode or DDS mode, the gain is increased compared to the normal mode. As will be explained later, this is to ensure that sufficient reproduced sound is obtained in the normal mode, and that input exceeding the dynamic range of the audio DSP is not made in the DBB mode or DDS mode. The outputs of the left and right analog audio amplifiers 13A and 13B are output from output terminals 14A and 14B.
【0016】システムコントロール用のCPU6には、
入力キー15から入力が与えられる。この入力に応じて
、各システムの制御状態が設定される。また、システム
コントロール用のCPU6には、ディスプレイ16が設
けられる。このディスプレイ16に、必要な情報が表示
される。[0016] The CPU 6 for system control includes:
Input is given from the input key 15. The control state of each system is set according to this input. Further, a display 16 is provided in the CPU 6 for system control. Necessary information is displayed on this display 16.
【0017】b.システムコートローラの基本的な動作
この発明の一実施例では、システムコントロール用のC
PU6が、システム全体の処理と、オーディオDSP1
0の制御とを行っている。この際、システム全体の処理
がオーディオDSP10の制御に優先される。b. Basic operation of the system coat roller In one embodiment of the present invention, a C for system control is provided.
PU6 handles the entire system processing and audio DSP1
0 control is performed. At this time, the processing of the entire system is prioritized over the control of the audio DSP 10.
【0018】つまり、図3は、システムコントロール用
のCPU6で行う処理の概要を示すフローチャートであ
る。入力キー15から演奏開始が入力されると、システ
ムコントロール用のCPU6は、各回路をパワーオンさ
せる(ステップ21)。そして、電源が安定される間ウ
ェイトされる(ステップ22)。電源が安定したころ、
サーボ系の初期化及びサーボ系のデータの転送が行われ
る(ステップ23)。そして、オーディオDSP10に
、必要なデータが転送される(ステップ24)。必要な
データが転送されたら、演奏が開始される(ステップ2
5)。That is, FIG. 3 is a flowchart showing an overview of the processing performed by the system control CPU 6. When the start of performance is input from the input key 15, the system control CPU 6 powers on each circuit (step 21). Then, it waits while the power supply is stabilized (step 22). When the power became stable,
Initialization of the servo system and transfer of servo system data are performed (step 23). Then, the necessary data is transferred to the audio DSP 10 (step 24). Once the necessary data has been transferred, the performance will begin (step 2).
5).
【0019】演奏中に、サブコード情報が送られて来た
かどうかが判断される(ステップ26)。サブコード情
報は、例えば約13msec毎に得られる。サブコード
情報が来たら、サブコード情報が読み込まれ(ステップ
27)、オーディオDSPフラグがセットされているか
どうかが判断される(ステップ28)。オーディオDS
Pフラグがセットされていなければ、ステップ26に戻
り、サブコード情報の読込み処理が続行される。During the performance, it is determined whether subcode information has been sent (step 26). Subcode information is obtained, for example, approximately every 13 msec. When the subcode information is received, the subcode information is read (step 27), and it is determined whether the audio DSP flag is set (step 28). audio DS
If the P flag is not set, the process returns to step 26 and the subcode information reading process continues.
【0020】ステップ26で、サブコード情報が来てい
ないと判断されるときには、すなわち、サブコード情報
が得られる間では、表示処理、サーホ処理、入力読込み
処理が行われる(ステップ29)。そして、オーディオ
DSP10のモードやエフェクト量が変更されたかどう
かが判断される(ステップ30)。オーディオDSP1
0のモードやエフェクト量が変更されていなければ、ス
テップ26に戻り、サブコード情報の読込み処理が続行
される。When it is determined in step 26 that subcode information has not arrived, that is, while subcode information is being obtained, display processing, search processing, and input reading processing are performed (step 29). Then, it is determined whether the mode or effect amount of the audio DSP 10 has been changed (step 30). Audio DSP1
If the mode and effect amount of 0 have not been changed, the process returns to step 26 and the subcode information reading process is continued.
【0021】ステップ30で、オーディオDSP10の
モードやエフェクト量が変更されていれば、サブコード
情報が送られて来ているかどうかが判断される(ステッ
プ31)。サブコード情報が送られていなければ、オー
ディオDSP10のモードやエフェクト量を変更させる
ための処理が行われる(ステップ32)。それから、オ
ーディオDSPフラグがクリアされる(ステップ33)
。それから、ステップ26に戻り、サブコード情報の読
込み処理が続行される。If the mode and effect amount of the audio DSP 10 have been changed in step 30, it is determined whether subcode information is being sent (step 31). If subcode information has not been sent, processing is performed to change the mode and effect amount of the audio DSP 10 (step 32). The audio DSP flag is then cleared (step 33).
. Then, the process returns to step 26 to continue reading the subcode information.
【0022】ステップ30で、オーディオDSP10の
モードやエフェクト量が変更されていても、サブコード
情報が送られて来ているなら、この処理を優先させなけ
ればならない。このため、ステップ31で、サブコード
情報が送られてきていると判断されたら、オーディオD
SPフラグがセットされ(ステップ34)、ステップ2
6に戻される。[0022] In step 30, even if the mode or effect amount of the audio DSP 10 has been changed, if subcode information is being sent, this processing must be given priority. Therefore, if it is determined in step 31 that subcode information is being sent, the audio D
The SP flag is set (step 34) and step 2
It will be returned to 6.
【0023】オーディオDSPフラグがセットされてい
ると、ステップ27でサブコード情報が読み込まれた後
、ステップ28でオーディオDSPフラグがセットされ
ていることが検出され、ステップ32に行き、オーディ
オDSP10のモードやエフェクト量を変更させるため
の処理が行われる。それから、ステップ33で、オーデ
ィオDSPフラグがクリアされる、それから、ステップ
26に戻り、サブコード情報の読込み処理が続行される
。If the audio DSP flag is set, subcode information is read in step 27, and then it is detected in step 28 that the audio DSP flag is set, and the process goes to step 32, where the mode of the audio DSP 10 is set. Processing is performed to change the effect amount. Then, in step 33, the audio DSP flag is cleared, and then the process returns to step 26 to continue reading the subcode information.
【0024】このように、この発明の一実施例では、シ
ステムコントロール用のCPU6が、システム全体の処
理と、オーディオDSP10の制御とを行っている。こ
の時の制御は、概括的には、サブコード情報を読み込む
時間の間に、オーディオDSP10のモードやエフェク
ト量を変更させるための処理を行っていると言える。し
たがって、オーディオDSP10のモードやエフェクト
量を変更させるための処理を、サブコード情報を読み込
む間(約13msec)に終了しなければならない。As described above, in one embodiment of the present invention, the system control CPU 6 processes the entire system and controls the audio DSP 10. Generally speaking, the control at this time can be said to perform processing for changing the mode and effect amount of the audio DSP 10 during the time to read the subcode information. Therefore, the process for changing the mode and effect amount of the audio DSP 10 must be completed while the subcode information is being read (approximately 13 msec).
【0025】従来、DSPは、各モード毎に対応する信
号処理となるようにプログラムを設定している。このた
め、このような短時間でモードの変更を行うことは困難
である。そこで、この発明の一実施例では、モードの変
更処理やエフェク量の設定を、数セットの係数の変更で
対応できるようにしている。このため、このように、サ
ブコード情報を読み込む時間の間に、モードの変更やエ
フェク量の設定等の処理を十分に行うことができる。[0025] Conventionally, DSP programs are set to perform signal processing corresponding to each mode. Therefore, it is difficult to change the mode in such a short time. Therefore, in one embodiment of the present invention, mode change processing and effect amount setting can be handled by changing several sets of coefficients. Therefore, processes such as changing the mode and setting the amount of effect can be sufficiently performed during the time for reading the subcode information.
【0026】c.オーディオDSPでの信号処理の実現
このオーディオDSP10について説明する。図1は、
オーディオDSP10で実現される信号処理の流れを示
すものである。オーディオDSP10には、図1に示す
ような信号処理回路のみが構成され、この信号処理回路
の係数を変更することで、モードの変更が行なえる。す
なわち、ノーマルモードの時には、アンプ42A及び4
2Bのゲインが1、アンプ45A及び45Bのゲインが
0に設定される。DBBモードの時には、アンプ42A
及び42Bのゲインが1、アンプ45A及び45Bのゲ
インが1に設定されると共に、フィルタ47A及び47
Bがローパスフィルタに設定される。DDSモードの時
には、アンプ42A及び42Bのゲインが0に設定され
ると共に、アンプ45A及び45Bのゲインが1に設定
される。これと共に、フィルタ47A及び47Bがオー
ルパスフィルタに設定される。各モードのエフェクト量
は、シフトレジスタ56A及び56Bのシフト量により
設定される。c. Realization of signal processing in audio DSP This audio DSP 10 will be explained. Figure 1 shows
It shows the flow of signal processing realized by the audio DSP 10. The audio DSP 10 includes only a signal processing circuit as shown in FIG. 1, and the mode can be changed by changing the coefficients of this signal processing circuit. That is, in the normal mode, the amplifiers 42A and 4
The gain of 2B is set to 1, and the gains of amplifiers 45A and 45B are set to 0. When in DBB mode, amplifier 42A
and 42B are set to 1, and the gains of amplifiers 45A and 45B are set to 1, and the filters 47A and 47
B is set as a low-pass filter. In the DDS mode, the gains of amplifiers 42A and 42B are set to 0, and the gains of amplifiers 45A and 45B are set to 1. Along with this, filters 47A and 47B are set as all-pass filters. The effect amount of each mode is set by the shift amount of shift registers 56A and 56B.
【0027】アンプ42A及び42Bのゲイン、アンプ
45A及び45Bのゲインは、係数の変更だけで設定で
きる。シフトレジスタ56A及び56Bのシフト量もま
た、係数の変更だけで設定できる。更に、フィルタ47
A及び47Bの特性の設定も、後に説明するように、係
数の設定だけで変更できる。The gains of the amplifiers 42A and 42B and the gains of the amplifiers 45A and 45B can be set simply by changing the coefficients. The shift amounts of shift registers 56A and 56B can also be set simply by changing the coefficients. Furthermore, the filter 47
The settings of the characteristics of A and 47B can also be changed by simply setting the coefficients, as will be explained later.
【0028】先ず、ノーマルモードの時の信号の流れに
ついて説明する。ノーマルモードでは、アンプ42A及
び42Bのゲインが1、アンプ45A及び45Bのゲイ
ンが0に設定される。ノーマルモードでは、入力端子4
1A及び41Bに、夫々、左右のディジタルオーディオ
信号が供給される。この左右の入力ディジタル信号がア
ンプ42A及び42Bに夫々供給される。ノーマルモー
ドの時には、アンプ42A,42Bのゲインが1に設定
されているので、入力端子41A及び41Bからの信号
は、ライン43A及び43B、ゲインが1のアンプ42
A,42Bを夫々介して、加算回路44A及び44Bに
夫々供給される。一方、ノーマルモードの時には、アン
プ45A,45Bのゲインが0に設定されるので、ライ
ン46A及び46Bを介される信号は出力されない。し
たがって、ノーマルモードの時には、入力端子41A及
び41Bからの信号がそのまま出力端子57A及び57
Bから出力される。First, the signal flow in the normal mode will be explained. In the normal mode, the gains of amplifiers 42A and 42B are set to 1, and the gains of amplifiers 45A and 45B are set to 0. In normal mode, input terminal 4
Left and right digital audio signals are supplied to 1A and 41B, respectively. These left and right input digital signals are supplied to amplifiers 42A and 42B, respectively. In normal mode, the gains of amplifiers 42A and 42B are set to 1, so signals from input terminals 41A and 41B are sent to lines 43A and 43B, amplifier 42 with a gain of 1.
The signals are supplied to adder circuits 44A and 44B via circuits A and 42B, respectively. On the other hand, in the normal mode, the gains of the amplifiers 45A and 45B are set to 0, so the signals transmitted through the lines 46A and 46B are not output. Therefore, in the normal mode, signals from the input terminals 41A and 41B are directly transmitted to the output terminals 57A and 57.
Output from B.
【0029】DBBモードの時には、アンプ42A及び
42Bのゲインが1、アンプ45A及び45Bのゲイン
が1に設定されると共に、フィルタ47A及び47Bが
ローパスフィルタに設定される。DBBモードの時には
、入力端子41A及び41Bからの左右のディジタルオ
ーディオ信号は、フィルタ47A及び47Bに供給され
ると共に、アンプ42A及び42Bに夫々供給される。
フィルタ47A及び47Bは、ローパスフィルタとされ
ているので、フィルタ47A及び47Bで、左右の入力
ディジタル信号中の低域周波数成分が抽出される。
この左右の入力ディジタル信号中の低域周波数成分がラ
イン46A及び46B、ディレイ回路48A及び48B
を夫々介して、乗算回路49A及び49Bに夫々供給さ
れる。In the DBB mode, the gains of amplifiers 42A and 42B are set to 1, the gains of amplifiers 45A and 45B are set to 1, and filters 47A and 47B are set to be low-pass filters. In the DBB mode, left and right digital audio signals from input terminals 41A and 41B are supplied to filters 47A and 47B, and also to amplifiers 42A and 42B, respectively. Since the filters 47A and 47B are low-pass filters, the filters 47A and 47B extract low frequency components in the left and right input digital signals. The low frequency components in the left and right input digital signals are connected to lines 46A and 46B and delay circuits 48A and 48B.
are supplied to multiplication circuits 49A and 49B, respectively.
【0030】また、フィルタ47A及び47Bの出力が
レベル比較回路50に供給される。レベル比較回路50
で、左右のオーディオ信号レベルが比較される。レベル
比較回路50からは、左右のオーディオ信号レベルのう
ち、大きい方の信号が出力される。レベル比較回路50
の出力が絶対値検波回路51に供給される。絶対値検波
回路51で、左右のオーディオ信号レベルのうちの大き
い方の信号の絶対値が求められる。絶対値検波回路51
の出力がエンベロープ検波回路52に供給される。エン
ベロープ検波回路52で、左右のオーディオ信号レベル
のうちの大きい方の信号のエンベロープレベルが求めら
れる。The outputs of filters 47A and 47B are also supplied to level comparison circuit 50. Level comparison circuit 50
The left and right audio signal levels are compared. The level comparison circuit 50 outputs the signal with the higher level of the left and right audio signals. Level comparison circuit 50
The output of is supplied to the absolute value detection circuit 51. The absolute value detection circuit 51 determines the absolute value of the higher of the left and right audio signal levels. Absolute value detection circuit 51
The output of is supplied to the envelope detection circuit 52. The envelope detection circuit 52 determines the envelope level of the larger of the left and right audio signal levels.
【0031】エンベロープ検波回路52の出力が線形−
非線形回路53を介してゲイン発生回路54に供給され
る。線形−非線形回路53は、エンベロープ検波回路5
3の出力を対数変換する。ゲイン発生回路54は、入力
信号のエンベロープレベルに応じて、ゲインを設定する
ためのデータを発生する。ゲイン発生回路54の出力が
非線形−線形回路55を介して、乗算回路49A及び4
9Bに供給される。The output of the envelope detection circuit 52 is linear -
The signal is supplied to a gain generation circuit 54 via a nonlinear circuit 53. The linear-nonlinear circuit 53 is an envelope detection circuit 5
Logarithmically transform the output of step 3. The gain generation circuit 54 generates data for setting a gain according to the envelope level of the input signal. The output of the gain generation circuit 54 is sent to the multiplier circuits 49A and 4 through the nonlinear-linear circuit 55.
9B.
【0032】乗算回路49A及び49Bで、左右のオー
ディオ信号の低域周波数成分に、ゲイン発生回路54か
ら非線形−線形回路55を介して与えられるゲインが乗
算される。乗算回路49A及び49Bの出力がアンプ4
5A及び45Bに夫々供給される。DBBモードの時に
は、アンプ45A及び45Bのゲインは1とされるので
、乗算回路45A及び45Bの出力は、アンプ45A及
び45Bを介して、ビットトシフト回路56A及び56
Bに夫々供給される。ビットシフト回路56A及び56
Bのシフト量は、エフェクト量に応じて設定される。
ビットシフト回路56A及び56Bで、アンプ45A及
び45Bの出力が夫々ビットシフトされる。このように
データをビットシフトすることにより、左右のオーディ
オ信号の低域周波数成分の増強レベルが設定される。In the multiplication circuits 49A and 49B, the low frequency components of the left and right audio signals are multiplied by the gain provided from the gain generation circuit 54 via the nonlinear-linear circuit 55. The outputs of the multiplier circuits 49A and 49B are connected to the amplifier 4.
5A and 45B, respectively. In the DBB mode, the gains of the amplifiers 45A and 45B are set to 1, so the outputs of the multiplier circuits 45A and 45B are sent to the bit shift circuits 56A and 56 via the amplifiers 45A and 45B.
B is supplied respectively. Bit shift circuits 56A and 56
The shift amount of B is set according to the effect amount. Bit shift circuits 56A and 56B bit shift the outputs of amplifiers 45A and 45B, respectively. By bit-shifting the data in this manner, the enhancement level of the low frequency components of the left and right audio signals is set.
【0033】ビットシフト回路45A及び45Bの出力
が加算回路44A及び44Bに夫々供給される。加算回
路44A及び44Bにより、ライン43A及び43Bを
介された左右のディジタルオーディオ信号信号と、フィ
ルタ47A及び47B、ライン46A及び46Bを介さ
れて増強された低域周波数成分が加算される。これによ
り、オーディオ信号の低域周波数成分が増強される。こ
の低域周波数成分が増強された左右のオーディオ信号が
出力端子57A及び57Bから夫々出力される。The outputs of bit shift circuits 45A and 45B are supplied to adder circuits 44A and 44B, respectively. Addition circuits 44A and 44B add the left and right digital audio signals passed through lines 43A and 43B, and the low frequency components enhanced via filters 47A and 47B and lines 46A and 46B. This enhances the low frequency components of the audio signal. Left and right audio signals with enhanced low frequency components are output from output terminals 57A and 57B, respectively.
【0034】DDSモードの時には、アンプ42A及び
42Bのゲインが0に設定され、アンプ45A及び45
Bのゲインが1に設定される。これと共に、フィルタ4
7A及び47Bがオールパスフィルタに設定される。D
DSモードの時には、入力端子41A及び41Bからの
左右のディジタルオーディオ信号は、フィルタ47A及
び47Bに供給されると共に、アンプ42A,42Bに
供給される。この時、フィルタ47A及び47Bは、オ
ールパスフィルタに設定される。フィルタ47A及び4
7Bの出力がディレイ回路48A及び48Bを夫々介し
て、乗算回路49A及び49Bに夫々供給される。In the DDS mode, the gains of amplifiers 42A and 42B are set to 0, and the gains of amplifiers 45A and 45
The gain of B is set to 1. Along with this, filter 4
7A and 47B are set as all-pass filters. D
In the DS mode, left and right digital audio signals from input terminals 41A and 41B are supplied to filters 47A and 47B, as well as amplifiers 42A and 42B. At this time, filters 47A and 47B are set as all-pass filters. Filters 47A and 4
The output of 7B is supplied to multiplication circuits 49A and 49B via delay circuits 48A and 48B, respectively.
【0035】また、フィルタ47A及び47Bの出力が
レベル比較回路50に供給される。レベル比較回路50
で、左右のオーディオ信号レベルが比較される。レベル
比較回路50からは、左右のオーディオ信号レベルのう
ち、大きい方の信号が出力される。レベル比較回路50
の出力が絶対値検波回路51に供給される。絶対値検波
回路51で、左右のオーディオ信号レベルのうちの大き
い方の信号の絶対値が求められる。絶対値検波回路51
の出力がエンベロープ検出回路52に供給される。絶対
値検波回路51で、左右のオーディオ信号レベルのうち
の大きい方の信号のエンベロープレベルが求められる。The outputs of filters 47A and 47B are also supplied to level comparison circuit 50. Level comparison circuit 50
The left and right audio signal levels are compared. The level comparison circuit 50 outputs the signal with the higher level of the left and right audio signals. Level comparison circuit 50
The output of is supplied to the absolute value detection circuit 51. The absolute value detection circuit 51 determines the absolute value of the higher of the left and right audio signal levels. Absolute value detection circuit 51
The output of is supplied to the envelope detection circuit 52. The absolute value detection circuit 51 determines the envelope level of the larger of the left and right audio signal levels.
【0036】エンベロープ検波回路52の出力が線形−
非線形回路53を介してゲイン発生回路54に供給され
る。線形−非線形回路53は、エンベロープ検波回路5
2の出力を対数変換する。ゲイン発生回路54は、入力
信号のエンベロープレベルに応じて、ゲイン値を発生す
る。ゲイン発生回路54の出力が非線形−線形回路55
を介して、乗算回路49A及び49Bに供給される。The output of the envelope detection circuit 52 is linear -
The signal is supplied to a gain generation circuit 54 via a nonlinear circuit 53. The linear-nonlinear circuit 53 is an envelope detection circuit 5
Logarithmically transform the output of step 2. The gain generation circuit 54 generates a gain value according to the envelope level of the input signal. The output of the gain generation circuit 54 is a nonlinear-linear circuit 55
The signal is supplied to multiplication circuits 49A and 49B via.
【0037】乗算回路49A及び49Bで、左右のディ
ジタルオーディオ信号に、ゲイン発生回路54から非線
形−線形回路55を介して与えられるゲインが乗算され
る。入力信号のエンベロープレベルが大きい時には、乗
算回路49A及び49Bに与えられるゲインが小さく設
定され、入力信号のエンベロープレベルが小さい時には
、乗算回路49A及び49Bに与えられるゲインが大き
く設定される。このように、入力信号レベルに対して非
線形にゲインが設定され、入力信号のダイナックレンジ
が圧縮され、小信号が十分再生されるようになる。In the multiplier circuits 49A and 49B, the left and right digital audio signals are multiplied by the gain provided from the gain generation circuit 54 via the nonlinear-linear circuit 55. When the envelope level of the input signal is high, the gain given to the multiplication circuits 49A and 49B is set small, and when the envelope level of the input signal is small, the gain given to the multiplication circuits 49A and 49B is set large. In this way, the gain is set nonlinearly with respect to the input signal level, the dynamic range of the input signal is compressed, and small signals can be sufficiently reproduced.
【0038】乗算回路49A及び49Bの出力がアンプ
45A及び45Bに供給される。DDSモードの時には
、アンプ45A及び45Bのゲインが1に設定されるの
で、乗算回路49A及び49Bの出力がビットシフト回
路56A及び56Bを夫々介して加算回路44A及び4
4Bに夫々供給される。DDSモードの時には、アンプ
42A及び42Bのゲインが0に設定されているので、
ライン42Aを介される信号は出力されない。したがっ
て、加算回路44Aからは、ビットシフト回路56A及
び56Bの出力がそのまま出力され、これが出力端子5
7A及び57Bから出力される。The outputs of multiplier circuits 49A and 49B are supplied to amplifiers 45A and 45B. In the DDS mode, the gains of amplifiers 45A and 45B are set to 1, so the outputs of multiplier circuits 49A and 49B are sent to adder circuits 44A and 4 through bit shift circuits 56A and 56B, respectively.
4B respectively. In DDS mode, the gains of amplifiers 42A and 42B are set to 0, so
The signal passed through line 42A is not output. Therefore, the adder circuit 44A outputs the outputs of the bit shift circuits 56A and 56B as they are, and this is the output terminal 5.
It is output from 7A and 57B.
【0039】この一実施例では、このように、左右のオ
ーディオ信号レベルのうちの大きい方の信号レベルの絶
対値を求めるのに、先ず、レベル比較回路50で左右の
オーディオ信号レベルを先ず比較して大きい方を選択し
、それから、絶対値検波回路51で絶対値を検波し、エ
ンベロープ検波回路52でエンベロープ検波を行うよう
にしている。このため、エンベロープ検波を行うステッ
プが従来に比べて削減され、処理ステップ数の減少が図
れる。In this embodiment, in order to obtain the absolute value of the larger of the left and right audio signal levels, the level comparison circuit 50 first compares the left and right audio signal levels. Then, the absolute value detection circuit 51 detects the absolute value, and the envelope detection circuit 52 performs envelope detection. Therefore, the number of steps for performing envelope detection is reduced compared to the conventional method, and the number of processing steps can be reduced.
【0040】なお、オーディオDSP10内で信号処理
を行う場合には、通常、オーバフローが起こらないよう
に、入力信号がアッテネートされる。このアッテネート
は、フィルタ47A及び47Bで実現される。アッテネ
ートは、実質的には、ビット数の減少であるため、入力
信号をアッテネートすると、ダイナミックレンジが小さ
くなり、歪率が大きくなる。Note that when signal processing is performed within the audio DSP 10, the input signal is normally attenuated to prevent overflow. This attenuation is achieved by filters 47A and 47B. Attenuation is essentially a reduction in the number of bits, so attenuating an input signal reduces the dynamic range and increases the distortion rate.
【0041】この発明の一実施例では、ノーマルモード
の時には、ライン43A及び43Bを介して信号が出力
され、フィルタ47A及び47Bを介されない。このた
め、ノーマルモードの時には、信号がアッテネートされ
ずに出力され、ダイナミックレンジの減少が生じない。In one embodiment of the invention, when in normal mode, signals are output via lines 43A and 43B and are not passed through filters 47A and 47B. Therefore, in the normal mode, the signal is output without being attenuated, and the dynamic range does not decrease.
【0042】このようにすると、ノーマルモードの時と
、DBBモードやDDSモードとでは、出力ゲインが変
わってしまう。すなわち、ノーマルモードの時にはその
ままの出力が得られるが、DBBモードやDDSモード
では、入力信号がアッテネートされる。そこで、DBB
モード或いはDDSモードの場合には、オーディオDS
P10に入力される時に信号がアッテネートされる分、
アナログアンプ13A及び13Bのゲインが大きく設定
される。[0042] If this is done, the output gain will differ between the normal mode and the DBB mode or DDS mode. That is, in the normal mode, the same output is obtained, but in the DBB mode or the DDS mode, the input signal is attenuated. Therefore, DBB
mode or DDS mode, audio DS
Since the signal is attenuated when input to P10,
The gains of analog amplifiers 13A and 13B are set large.
【0043】d.フィルタの構成の実現前述したように
、フィルタ47A及び47Bは、係数を変更することで
、ローパスフィルタとオールパスフィルタとに設定でき
る。図4は、このようなフィルタの一例である。図4に
おいて、61〜64は1サンプル遅延回路、65〜69
は乗算回路、70は加算回路である。ローパスフィルタ
を構成する場合には、乗算回路65〜69に適当な係数
が設定される。この場合には、遅延回路61〜64、乗
算回路65〜68、加算回路70により、IIR型のデ
ィジタルフィルタが構成される。このため、入力端子7
1にディジタル信号を供給すると、出力端子72からは
、その低域周波数成分が出力される。
オールパスフィルタを構成する場合には、乗算回路65
だけが1に設定され、他の乗算回路66〜69の係数は
、0に設定される。このため、入力端子71にディジタ
ル信号を供給すると、その信号がそのまま出力端子72
から出力される。このように、このようなフィルタでは
、乗算回路61〜66の係数を変更することで、特性を
変更できる。d. Realization of Filter Configuration As described above, the filters 47A and 47B can be set as a low-pass filter or an all-pass filter by changing the coefficients. FIG. 4 is an example of such a filter. In FIG. 4, 61 to 64 are 1 sample delay circuits, 65 to 69
is a multiplication circuit, and 70 is an addition circuit. When configuring a low-pass filter, appropriate coefficients are set in multiplication circuits 65-69. In this case, delay circuits 61 to 64, multiplication circuits 65 to 68, and addition circuit 70 constitute an IIR type digital filter. Therefore, input terminal 7
When a digital signal is supplied to the output terminal 72, its low frequency component is output from the output terminal 72. When configuring an all-pass filter, the multiplication circuit 65
is set to 1, and the coefficients of the other multiplier circuits 66 to 69 are set to 0. Therefore, when a digital signal is supplied to the input terminal 71, the signal is directly transmitted to the output terminal 72.
is output from. In this manner, the characteristics of such a filter can be changed by changing the coefficients of the multiplication circuits 61 to 66.
【0044】オーディオDSP10内で信号処理を行う
場合には、通常、オーバフローが起こらないように、入
力信号がアッテネートされる。このアッテネートは、乗
算回路61〜66の係数により設定される。なお、この
フィルタの前段に、アンプ(アッテネータ)を設けるよ
うにしても良い。When signal processing is performed within the audio DSP 10, the input signal is normally attenuated to prevent overflow. This attenuation is set by the coefficients of multiplication circuits 61-66. Note that an amplifier (attenuator) may be provided before this filter.
【0045】[0045]
【発明の効果】この発明によれば、左右のオーディオ信
号レベルのうちの大きい方の信号レベルの絶対値を求め
るのに、先ず、レベル比較回路50で左右のオーディオ
信号レベルを先ず比較して大きい方を選択し、それから
、絶対値検波回路51で絶対値を検波し、エンベロープ
検波回路52でエンベロープ検波を行うようにしている
。このため、エンベロープ検波を行うステップが従来に
比べて削減され、処理ステップ数の減少が図れる。According to the present invention, in order to obtain the absolute value of the larger signal level of the left and right audio signal levels, the level comparison circuit 50 first compares the left and right audio signal levels and determines the larger one. Then, the absolute value detection circuit 51 detects the absolute value, and the envelope detection circuit 52 performs envelope detection. Therefore, the number of steps for performing envelope detection is reduced compared to the conventional method, and the number of processing steps can be reduced.
【0046】つまり、絶対値検波回路は、絶対値を検波
した時の結果の値x(n)が前のサンプルの処理結果よ
り大きいかどうかを判断し、絶対値を検波した時の結果
の値x(n)が前のサンプルの処理結果より大きい時(
x(n)≧y(n−1))には、図5に示すように、加
算回路71及び遅延回路72で入力信号を累積し、減算
回路73で入力信号からこの累積値を減算するような信
号の流れとなる。この時、アタックタイムをtA とす
ると、
y(n)=tA (x(n)−y(n−1))となる。In other words, the absolute value detection circuit determines whether the value x(n) resulting from detecting the absolute value is larger than the processing result of the previous sample, and determines whether the value x(n) resulting from detecting the absolute value When x(n) is larger than the processing result of the previous sample (
x(n)≧y(n-1)), as shown in FIG. This results in a signal flow. At this time, if the attack time is tA, then y(n)=tA (x(n)-y(n-1)).
【0047】絶対値を検波した時の結果の値x前のサン
プルの処理結果より小さい時には、図6に示すように、
遅延回路74により前回の値がホールドされる。この時
、アタックタイムをtB とすると、y(n)=tB
・y(n−1)となる。When the value x of the result when detecting the absolute value is smaller than the processing result of the previous sample, as shown in FIG.
The previous value is held by the delay circuit 74. At this time, if the attack time is tB, then y(n)=tB
・y(n-1).
【0048】したがって、絶対値検波回路には、最低6
ステップが必要であり、従来のように左右のディジタル
オーディオ信号のエンベロープレベルを検出する絶対値
検波回路を2系統設けた場合には、絶対値検波に最低(
6×2=12ステップ)要する。Therefore, the absolute value detection circuit requires at least 6
If two systems of absolute value detection circuits are used to detect the envelope levels of the left and right digital audio signals as in the past, the minimum (
6×2=12 steps).
【0049】これに対して、この発明では、左右のオー
ディオ信号レベルを先ず比較し、大きい方の信号に対し
てエンベロープ検出を行うので、絶対値検波回路が1系
統になり、絶対値検波が6ステップで済、その分ステッ
プ数が削減できる。In contrast, in the present invention, the left and right audio signal levels are first compared and envelope detection is performed on the larger signal, so there is only one system of absolute value detection circuits, and the absolute value detection It only takes one step, and the number of steps can be reduced accordingly.
【図1】この発明の一実施例の説明に用いるブロック図
である。FIG. 1 is a block diagram used to explain one embodiment of the present invention.
【図2】この発明が適用できるコンパクトディスクプレ
ーヤの一例のブロック図である。FIG. 2 is a block diagram of an example of a compact disc player to which the present invention is applicable.
【図3】この発明の一実施例の説明に用いるフローチャ
ートである。FIG. 3 is a flowchart used to explain one embodiment of the present invention.
【図4】この発明の一実施例におけるDSPのフィルタ
の説明に用いるブロック図である。FIG. 4 is a block diagram used to explain a DSP filter in an embodiment of the present invention.
【図5】この発明の効果の説明に用いるブロック図であ
る。FIG. 5 is a block diagram used to explain the effects of the present invention.
【図6】この発明の効果の説明に用いるブロック図であ
る。FIG. 6 is a block diagram used to explain the effects of the present invention.
【図7】従来の信号処理回路の一例のブロック図である
。FIG. 7 is a block diagram of an example of a conventional signal processing circuit.
1 コンパクトディスク
6 システムコントロール用のCPU10 オーデ
ィオDSP1 Compact disk 6 CPU 10 for system control Audio DSP
Claims (1)
に、これらの信号のうち振幅の大きさの最も大なる信号
を出力する信号比較部と、この信号比較回路から出力さ
れる信号を振幅の大きさに応じてエンペロープ信号を出
力するエンベロープ信号検出部とからなる信号処理回路
。1. A signal comparison unit that compares a plurality of input signals and outputs a signal with the largest amplitude among these signals, and a signal comparison circuit that compares a plurality of input signals and outputs a signal with the largest amplitude. A signal processing circuit consisting of an envelope signal detection section that outputs an envelope signal depending on the magnitude.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177304A JPH04373300A (en) | 1991-06-21 | 1991-06-21 | Signal processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177304A JPH04373300A (en) | 1991-06-21 | 1991-06-21 | Signal processing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04373300A true JPH04373300A (en) | 1992-12-25 |
Family
ID=16028656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3177304A Pending JPH04373300A (en) | 1991-06-21 | 1991-06-21 | Signal processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04373300A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008233169A (en) * | 2007-03-16 | 2008-10-02 | Seiko Npc Corp | Sound effect circuit and sound effect actualization method |
-
1991
- 1991-06-21 JP JP3177304A patent/JPH04373300A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008233169A (en) * | 2007-03-16 | 2008-10-02 | Seiko Npc Corp | Sound effect circuit and sound effect actualization method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3106774B2 (en) | Digital sound field creation device | |
US8000824B2 (en) | Audio reproducing apparatus | |
JPH05102770A (en) | Signal processing circuit in audio equipment | |
US5241604A (en) | Sound effect apparatus | |
US5109415A (en) | Audio signal processing system performing balance control in both amplitude and phase of audio signal | |
JPH0537298A (en) | Digital filter | |
JPH02105628A (en) | Muting circuit of digital audio equipmemt | |
JPH04373300A (en) | Signal processing circuit | |
US7974421B2 (en) | Audio signal processing method and related device | |
JP3277518B2 (en) | Sound field processing equipment | |
JP2008124848A (en) | Audio reproduction device | |
JPH04372775A (en) | Disk reproducing device | |
JPH05135489A (en) | Signal processing circuit | |
JPH0575366A (en) | Signal processing circuit in audio equipment | |
JPH098574A (en) | Sound volume adjusting device | |
US5737139A (en) | Digest variable speed reproducing apparatus for a video cassette recorder and method therefor | |
JP3243737B2 (en) | Volume control circuit device | |
JP3330805B2 (en) | Digital low-frequency enhancement circuit | |
JP2654342B2 (en) | Iterative playback system for digital audio | |
JP3173678B2 (en) | Memory control circuit and disk reproducing device | |
JP3204403B2 (en) | Digital signal processing circuit | |
JPH0962285A (en) | Digital reproduction device | |
JP2962132B2 (en) | Disc playback device | |
JPH06261387A (en) | Method and device for reproducing acoustic sound | |
JP3300212B2 (en) | Data decompression circuit and data reproducing device provided with the same |