JPH0437218A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路に係り、特に、低電圧低消費
電力のＢ１ＣＭＯＳメモリ回路に関する。The present invention relates to a semiconductor integrated circuit, and particularly to a B1CMOS memory circuit with low voltage and low power consumption.
従来、ＥＣＬインタフェースのＢ１ＣＭＯＳメモリでは
５例えば、アイニスニスシーシー８６ダイジエスト オ
ブ テクニカル ペーノく−ズ２１２項から２１３項（
１９８６ｌ５ＳＣＣＤｉｇｅｓｔ ｏｆＴｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ ｐｐ２１２−２１３）に示される
ように入カバソファ回路、センス回路はＥＣＬ回路で構
成され、高速な入カバソファ回路、センス回路が実現さ
れていた。第１９図はバイポーラのＥＣＬ回路による従
来の入力バッファ回路の一部を示している。図示はしな
いがセンス回路も同様のＥＣＬ回路で構成することがで
きる。
第１９図の３は信号入力端子、下向きの矢印で示した２
は負の電源端子、１２．３０はエミッタホロワ出力端子
、４はリファレンス電圧端子、１はＧＮＤ端子、３８は
一定電圧端子、３９は内部の端子、１００番台はバイポ
ーラトランジスタ、２００番台は抵抗、５０６はダイオ
ード、７０７は端子３８の電圧を発生するための定電圧
回路を示している。
バイポーラトランジスタ１３７．抵抗２２６で構成され
る定電流源回路により電源電圧変動、プロセスバラツキ
に対して安定な一定電流が供給され、回路の安定動作が
実現されていた。
さらに、高速メモリでは、誤書き込み等を防ぐために、
入カバソファにラッチ機能をもたせることが行われる。
第２０図は上記の目的のために用いられる一般的なシリ
ーズゲートのＥＣＬのラッチ回路を示している。
第２０図の３は信号入力端子、下向きの矢印で示した２
は負の電源端子、７０．７１はエミッタホロワ出力端子
、４．６９はリファレンス電圧端子、１はＧＮＤ端子、
６８はクロック信号端子、１００番台はバイポーラトラ
ンジスタ、２００番台は抵抗、９００番台は電流源を示
している。電流源９５２は第１９図のバイポーラトラン
ジスタ１３７、抵抗２２６で構成される回路と同じ回路
で容易に実現できる。
シリーズゲートを用いることでデータの保持の機能を電
流源９５２，９５３．９５４だけで実現し、低消費電力
、高速のラッチ回路が実現されていた。
また、ＥＣＬインタフェースの入力バッファ回路では、
信号振幅が最小で約４００ｍＶと小さいことから、電源
電圧変動、温度変動に影響されない安定な第１９図の端
子４のリファレンス電圧が要求される。このため、例え
ば、１９８９ シンポジウム オン ブイエルニスア
イ サーキッツダイジェスト オブテクニカル ペーパ
ーズ６９項から７０項（１９８９Ｓｙｍｐｏｓｉｕｍ
ｏｎ Ｖｌ、ＳＩ Ｃ１ｒｃｕｉｔｓ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ６９−
７０）に示されるような電源電圧変動、温度変動に対し
安定なバンドギャップ回路を用いて基準電圧を発生させ
る回路が提案されていた。
第２１図はこの従来の電源電圧、温度に依存しない一定
電圧を発生させるバンドギャップ回路を示している。第
２１図の下向きの矢印で示した２は負の電源端子、３１
は一定電圧端子、１はＧＮＤ端子、４１は内部の端子、
１００番台はバイポーラトランジスタ、２００番台は抵
抗、４００番台はＰＭＯＳトランジスタを示している。
第２１図の回路では、電源電圧に依存しない電圧を発生
するために、バイポーラトランジスタ１１２に流れる電
流を電源電圧によらず一定に保っている。
最も基本的なバンドギャップ回路は第２１図のＰＭＯＳ
トランジスタ４２４を抵抗で置き換え、ＰＭＯＳトラン
ジスタ４２３、バイポーラトランジスタ１４０、抵抗２
３１を付加しない回路である。バンドギャップ回路では
、バイポーラトランジスタ１１４に流れる電流を１２、
バイポーラトランジスタ１１５に流れる電流を工１、バ
イポーラトランジスタ１１２のベース、エミッタ間の電
圧をＶ Ｂ Ｅ （１１２）、抵抗２１０．抵抗２１１
の抵抗値をＲ２、Ｒ３と表すと、端子３１と負の電源２
の電位差は
（Ｒ２／Ｒ３） （ｋＴ／ｑ）ｉｎ（ｎ１１／１２）＋
ＶＢＥ（１１２）で表される。ここで、ｋはボルツマン
定数、■は温度、ｑは電子の電荷量、ｎはバイポーラト
ランジスタ１１４とバイポーラトランジスタ１１５のエ
ミッタ面積の比である。基本的なバンドギャップ回路で
は端子３１の電位は負の電源より約１．２Ｖ高い電位に
設計され、このときＶ Ｂ Ｅ （１，１２）の温度依
存性と抵抗２１０の両端の電位差の温度依存性が打消し
合い温度変動に対して安定な基準電圧が得られる。ＰＭ
Ｏ５トランジスタ４２４が抵抗の場合には、電源電圧が
増大した場合、バイポーラトランジスタ１１２に流れる
電流が増加して端子４１の電位を低く保つように働き端
子３１の電位は負の電源より１．２■高い電位程度に保
たれる。しかし、バイポーラトランジスタ１１２に流れ
る電流が増加したことにより、バイポーラトランジスタ
１１２のベース、エミッタ間の電圧Ｖ Ｂ Ｅ （１１
，２）が大きくなることは避けられず、ＶＢ Ｅ （１
１２）の変化分は基準電圧３１の誤差となる。
第２１図の回路ではこの電源電圧変動の問題を解決する
ためにＰＭＯＳトランジスタ４２３゜４２４、バイポー
ラトランジスタ１４０、抵抗２３１から成る帰還回路に
より、バイポーラトランジスタ１１２に流れる電流を電
源電圧が変動しても一定に保ち端子３１の基準電圧の変
動を防いでいる。
第２２図は、従来のＥＣＬインタフェースのＢｉＣＭＯ
ＳＬＳＩの小振幅のＥＣＬ入力信号をほぼ電源電圧の振
帽まで増幅するレベル変換回路を示している。第２２図
の下向きの矢印で示した２は負の電源端子、３７は電源
電圧に近い振福を出力する信号出力端子、■はＧＮＤ端
子、３はＥＣＬ入力信号端子、４はリファレンス電圧端
子、７は一定電圧端子、１２．３ｏはエミノタボロヮ端
子、１００番台はバイポーラトランジスタ、２００番台
は抵抗、３００番台はＮＭＯ５ｌ−ランジスタ、４００
番台はＰＭＯＳトランジスタを示している。
第２２図の回路では、相補なエミソタポロヮ出力を、Ｐ
Ｍ ＯＳ ’ｒ−７ンジスタ４２５．４２６のゲート
端子に入力する。ＰＭＯ８Ｉ−ランジスタ４２５が導通
状態、４２６が非導通状態となった場合にはダイオード
接続したＮＭＯＳトランジスタ３４８で、ＮＭＯＳトラ
ンジスタ３４９３５０を導通状態とし、出力端子３７を
低レベルとする。ＰＭＯ３トランジスタ４２５が非導通
状態、４２６が導通状態となった場合にはダイオード接
続したＮＭＯＳトランジスタ３４８も非導通状態なので
、ＮＭＯＳトランジスタ３４９゜３５０も非導通状態と
なり、出力端子３７は高しベルどなる。ＮＮｉ０５トラ
ンジスタ３４８をダイオード接続することで、電源電圧
が変動してもＮＭＯＳトランシフ！、夕３４９．３５ｏ
のゲート電位の低レベルは常にＮＭＯＳトランジスタの
しきい電圧となる。これにより、電源電圧が変動しても
ＮＭＯ３トランジスタ３４９，３５０には定常電流が流
れない。
第２２図の回路では、相補なエミッタホロワ出力を２つ
のＰＭＯＳトランジスタのゲート端子に入力し、ＮＭＯ
Ｓトランジスタのゲートをダイオード接続したＮＭＯＳ
トランジスタで制御することで、電源電圧が変動しても
安定に動作するレベル変換回路を実現していた。Conventionally, in the B1CMOS memory with an ECL interface, 5For example, 86 Digest of Technical Pages 212 to 213 (
1986l5SCCDigest ofTechnic
Al Papers pp. 212-213), the input cover sofa circuit and the sense circuit were constructed of ECL circuits, and a high-speed input cover sofa circuit and sense circuit were realized. FIG. 19 shows part of a conventional input buffer circuit using a bipolar ECL circuit. Although not shown, the sense circuit can also be constructed from a similar ECL circuit. 3 in Figure 19 is a signal input terminal, 2 indicated by a downward arrow.
is a negative power supply terminal, 12.30 is an emitter follower output terminal, 4 is a reference voltage terminal, 1 is a GND terminal, 38 is a constant voltage terminal, 39 is an internal terminal, 100s are bipolar transistors, 200s are resistors, 506 is a A diode 707 represents a constant voltage circuit for generating the voltage at the terminal 38. Bipolar transistor 137. A constant current source circuit composed of a resistor 226 supplies a constant current that is stable against power supply voltage fluctuations and process variations, thereby achieving stable operation of the circuit. Furthermore, in high-speed memory, in order to prevent erroneous writing, etc.
A latch function is provided to the cover sofa. FIG. 20 shows a general series gate ECL latch circuit used for the above purpose. 3 in Figure 20 is a signal input terminal, 2 indicated by a downward arrow
is the negative power supply terminal, 70.71 is the emitter follower output terminal, 4.69 is the reference voltage terminal, 1 is the GND terminal,
68 is a clock signal terminal, 100s are bipolar transistors, 200s are resistors, and 900s are current sources. The current source 952 can be easily realized using the same circuit as the circuit composed of the bipolar transistor 137 and the resistor 226 shown in FIG. By using series gates, the function of holding data was realized using only current sources 952, 953, and 954, and a low power consumption and high speed latch circuit was realized. In addition, in the input buffer circuit of the ECL interface,
Since the signal amplitude is as small as about 400 mV at the minimum, a stable reference voltage at terminal 4 in FIG. 19 is required that is not affected by power supply voltage fluctuations and temperature fluctuations. For this reason, for example, the 1989 Symposium on BJ Circuits Digest of Technical Papers, paragraphs 69 to 70,
on Vl, SI C1rcuits Digest
of Technical Papers pp69-
A circuit as shown in 70) has been proposed that generates a reference voltage using a bandgap circuit that is stable against power supply voltage fluctuations and temperature fluctuations. FIG. 21 shows this conventional bandgap circuit that generates a constant voltage independent of power supply voltage and temperature. 2 indicated by the downward arrow in FIG. 21 is a negative power supply terminal, 31
is a constant voltage terminal, 1 is a GND terminal, 41 is an internal terminal,
Numbers in the 100s indicate bipolar transistors, numbers in the 200s indicate resistors, and numbers in the 400s indicate PMOS transistors. In the circuit shown in FIG. 21, in order to generate a voltage independent of the power supply voltage, the current flowing through the bipolar transistor 112 is kept constant regardless of the power supply voltage. The most basic bandgap circuit is the PMOS shown in Figure 21.
Transistor 424 is replaced with a resistor, PMOS transistor 423, bipolar transistor 140, resistor 2
This is a circuit without adding 31. In the bandgap circuit, the current flowing through the bipolar transistor 114 is 12,
The current flowing through the bipolar transistor 115 is expressed as 1, the voltage between the base and emitter of the bipolar transistor 112 is expressed as V B E (112), and the resistor 210 . resistance 211
The resistance values of terminal 31 and negative power supply 2 are expressed as R2 and R3.
The potential difference is (R2/R3) (kT/q)in(n11/12)+
It is represented by VBE (112). Here, k is the Boltzmann constant, ■ is the temperature, q is the amount of electron charge, and n is the ratio of the emitter areas of the bipolar transistor 114 and the bipolar transistor 115. In a basic band gap circuit, the potential of the terminal 31 is designed to be approximately 1.2 V higher than the negative power supply, and at this time, the temperature dependence of V B E (1, 12) and the temperature dependence of the potential difference between both ends of the resistor 210 are determined. The characteristics cancel each other out, resulting in a stable reference voltage against temperature fluctuations. PM
When the O5 transistor 424 is a resistor, when the power supply voltage increases, the current flowing through the bipolar transistor 112 increases to keep the potential of the terminal 41 low, and the potential of the terminal 31 becomes 1.2 mm lower than the negative power supply. It is maintained at a high potential level. However, as the current flowing through the bipolar transistor 112 increases, the voltage between the base and emitter of the bipolar transistor 112 V B E (11
, 2) is unavoidable, and VB E (1
12) becomes an error in the reference voltage 31. In the circuit shown in FIG. 21, in order to solve this problem of power supply voltage fluctuation, a feedback circuit consisting of PMOS transistors 423 and 424, a bipolar transistor 140, and a resistor 231 is used to keep the current flowing through the bipolar transistor 112 constant even if the power supply voltage fluctuates. The reference voltage at the terminal 31 is kept constant to prevent fluctuations in the reference voltage at the terminal 31. Figure 22 shows the conventional ECL interface BiCMO
This shows a level conversion circuit that amplifies a small-amplitude ECL input signal of an SLSI to almost the peak of the power supply voltage. 2 indicated by the downward arrow in FIG. 22 is a negative power supply terminal, 37 is a signal output terminal that outputs a signal close to the power supply voltage, ■ is a GND terminal, 3 is an ECL input signal terminal, 4 is a reference voltage terminal, 7 is a constant voltage terminal, 12.3o is an eminota voltage terminal, 100s are bipolar transistors, 200s are resistors, 300s are NMO5l-transistors, 400s
The number indicates a PMOS transistor. In the circuit of Fig. 22, the complementary emisotapolo output is
Input to the gate terminal of MOS'r-7 register 425.426. When the PMO8I-transistor 425 is conductive and the transistor 426 is non-conductive, the diode-connected NMOS transistor 348 brings the NMOS transistor 349350 into conduction and sets the output terminal 37 to a low level. When the PMO3 transistor 425 becomes non-conductive and the PMO3 transistor 426 becomes conductive, the diode-connected NMOS transistor 348 is also non-conductive, so the NMOS transistors 349 and 350 also become non-conductive, and the output terminal 37 goes high and bells. By connecting the NNi05 transistor 348 as a diode, NMOS transistors can be used even when the power supply voltage fluctuates! , Evening 349.35o
The low level of the gate potential always becomes the threshold voltage of the NMOS transistor. As a result, no steady current flows through the NMO3 transistors 349 and 350 even if the power supply voltage fluctuates. In the circuit of Figure 22, complementary emitter follower outputs are input to the gate terminals of two PMOS transistors, and the
NMOS with diode connected gate of S transistor
Controlled by transistors, the level converter circuit was able to operate stably even when the power supply voltage fluctuated.
デバイスの微細化が進むに伴って素子の耐圧が低下し、
また消費電力を低減するためにも、電源電圧を下げる必
要があるが、上記、従来ＢｉＣＭＯＳ技術の１９図、２
０図、２１図の回路では、電源電圧を下げられない問題
があった。
例えば、第１９図でバイポーラトランジスタ１３７を飽
和させないで動作させるためには、１９図の端子３９と
端子２の電位差は約１．５■必要である。端子３９の電
位は、−２，１ｖ程度の値なので、１９図の回路は電源
電圧を−３，６ｖ程度までしか下げられない。同様に第
２０図の回路も電流源９５２の両端の電位差は約１．５
■必要で、シリーズゲートを用いているので第１９図の
回路よりさらに約０．８Ｖ大きい電源電圧が必要である
。
また、電源電圧を下げるためには、１９図のリファレン
ス電圧端子４の電位を発生させる電源回路も低電圧化す
る必要がある。基準電圧を発生する２１図の回路では、
端子３１の電位は負の電源２から約１．２ｖ高い電位に
設定され、端子４１と端子２の電位差は約２■である。
バイポーラトランジスタ１４０を飽和させないで動作さ
せるためには、ＰＭＯＳトランジスタ４２３のゲート、
ソース間の電位差を１ｖとすると、電源電圧は３．２ｖ
以下には下げられない。
本発明の第一の目的は上記従来技術の問題を解決する低
電圧動作可能なＥＣＬインタフェースの入力バノファ回
路、ラッチ回路、センス回路、基準電圧回路を提供する
ことにある。
電ｇ電圧を下げられないという問題の他に、従来の回路
では、レベル変換回路、センス回路、入力バッファ回路
に定常電流が流れ、集積規模の増大に従って、消費電力
が増大する問題があった。
例えば、第２２図の回路では入力端子３が低レベルの場
合、端子１２が低レベルとなりＰ Ｍ ＯＳトランジス
タ４２５、ＮＭＯＳトランジスタ３４８が導通状態とな
り、定常電流が流れる。また、センス回路、入力バッフ
ァ回路にＥＣＬ回路を用いているので、例えば第２２図
では、電流源９５２、エミッタホロワの電流源ＮＭＯＳ
トランジスタ３４６．３４７に定常電流が流れる。従来
の規模では問題にならなかったこれらセンス回路、入カ
バソファ回路、レベル変換回路の定常電流が集積規模の
増大に伴って、消費電力増大を不可避なものとしている
。
本発明の第二の目的は上記従来技術の問題を解決する低
消費電力のＥＣＬインタフェースの入力バッファ回路、
センス回路、レベル変換回路を提供することにある。
［課題を解決するための手段］
上記第一の目的は、ゲートに電流が一定になるように帰
還をかけたＮＭＯＳトランジスタで＠流源回路を構成す
ること、シリーズゲートを用いず。
ＥＣＬ回路とＭ ＯＳ トランジスタで構成されるラッ
チ回路を用いること、ダミー回路を用いて、電源電圧に
依存しない基準電圧を発生する回路を用いることで達成
される。
上記第二の目的は、エミッタホロワの放電回路を能動素
子で構成し、ＮＭＯＳトランジスタのソースに一定電位
を与えたインバータでレベル変換回路を構成し、ＥＣＬ
回路の電流源をスイッチングし、不必要な定常電流を削
減することで達成される。As device miniaturization progresses, the breakdown voltage of elements decreases.
In addition, in order to reduce power consumption, it is necessary to lower the power supply voltage.
The circuits shown in Figures 0 and 21 had a problem in that the power supply voltage could not be lowered. For example, in order to operate the bipolar transistor 137 in FIG. 19 without saturating it, the potential difference between the terminal 39 and the terminal 2 in FIG. 19 must be about 1.5 μ. Since the potential of the terminal 39 has a value of about -2.1V, the circuit shown in FIG. 19 can only lower the power supply voltage to about -3.6V. Similarly, in the circuit of FIG. 20, the potential difference between both ends of the current source 952 is approximately 1.5.
(2) Since a series gate is used, a power supply voltage that is approximately 0.8 V higher than the circuit shown in FIG. 19 is required. Furthermore, in order to lower the power supply voltage, it is also necessary to lower the voltage of the power supply circuit that generates the potential of the reference voltage terminal 4 shown in FIG. 19. In the circuit shown in Figure 21 that generates the reference voltage,
The potential of the terminal 31 is set to be about 1.2V higher than the negative power supply 2, and the potential difference between the terminal 41 and the terminal 2 is about 2■. In order to operate the bipolar transistor 140 without saturating it, the gate of the PMOS transistor 423,
If the potential difference between sources is 1v, the power supply voltage is 3.2v
It cannot be lowered below. A first object of the present invention is to provide an input bannofer circuit, a latch circuit, a sense circuit, and a reference voltage circuit for an ECL interface that can operate at a low voltage and that solves the problems of the prior art described above. In addition to the problem of not being able to lower the electric g voltage, conventional circuits have the problem that a steady current flows through the level conversion circuit, the sense circuit, and the input buffer circuit, and power consumption increases as the scale of integration increases. For example, in the circuit shown in FIG. 22, when the input terminal 3 is at a low level, the terminal 12 is at a low level, the PMOS transistor 425 and the NMOS transistor 348 become conductive, and a steady current flows. In addition, since an ECL circuit is used for the sense circuit and the input buffer circuit, for example, in FIG. 22, the current source 952, the emitter follower current source NMOS
A steady current flows through transistors 346 and 347. As the scale of integration increases, the steady current of these sense circuits, input sofa circuits, and level conversion circuits, which did not pose a problem in the conventional scale, inevitably increases power consumption. A second object of the present invention is to provide an input buffer circuit for an ECL interface with low power consumption, which solves the problems of the prior art described above.
The purpose of the present invention is to provide a sense circuit and a level conversion circuit. [Means for Solving the Problems] The first objective is to configure a @current source circuit using an NMOS transistor whose gate is fed back so that the current is constant, without using a series gate. This can be achieved by using a latch circuit composed of an ECL circuit and a MOS transistor, and by using a dummy circuit and a circuit that generates a reference voltage that does not depend on the power supply voltage. The second purpose is to configure the discharge circuit of the emitter follower with active elements, configure the level conversion circuit with an inverter that applies a constant potential to the source of the NMOS transistor, and
This is accomplished by switching the circuit's current sources and reducing unnecessary steady-state current.
【作用］
ゲートに電流が一定になるように帰還をがけたＮＭＯ５
トランジスタで電流源回路を構成することでバイポーラ
トランジスタの飽和を避けることができ、低電圧化でき
る。シリーズゲートを用いないことで、ラッチ回路を、
低電圧化できる。ダミー回路を用いた基準電圧回路で基
準電圧回路を低電圧化できる。
エミッタホロワの放電回路を能動素子で構成することで
、エミッタホロワ回路の定常電流を、８ＭＯ５トランジ
スタのソースに一定電位を与えたインバータでレベル変
換回路を構成することでレベル変換回路の定常電流を、
ＥＣＬ回路の電流源をスイッチングすることでＥＣＬ回
路の電流を低減できる。
［実施例］
第１図は本発明の一実施例で低電圧動作可能なＥＣＬ回
路と一定電圧回路を示している。第１図の回路の動作を
詳細に説明する。
第１図の１はＧＮＤ端子、下向きの矢印で示される２は
負の電源端子、３は信号入力端子、４゜６はリファレン
ス電圧端子、５．７は一定電圧端子、１２．３０はエミ
ッタホロワ端子、３９．８０．８１．８２は説明のため
につけた内部の端子の番号、１００番台はバイポーラト
ランジスタ、２００番台は抵抗、３００番台はＮＭＯ８
トランジスタ、４００番台はＰＭＯＳトランジスタ、５
００番台はダイオード、６００はショトツキ−バリアダ
イオード、７００は比較回路、７０８はＥＣＬ回路の模
擬回路を示している。
ショトツキ−バリアダイオード６００は入力端子３の電
位がＧＮＤレベル以上に上昇するなどした場合の保護の
ための素子である。ＮＭＯＳトランジスタ３００は一定
電流を流す電流源として働く６ＰＭＯＳトランジスタ４
００．４０１．４０２、ＮＭＯＳトランジスタ３０３，
３０４は比較回路７００を構成している。バイポーラト
ランジスタ１０５、ダイオード５００、ＮＭＯＳトラン
ジスタ３０２とバイポーラトランジスタ１０６、ダイオ
ード５０１、ＮＭＯＳトランジスタ３０５は端子８０．
端子６の電位をレベルシフトし端子８１、端子８２の電
位を８力するためのレベルシフト回路、抵抗２０２，２
０３、バイポーラトランジスタ１０４、ＮＭＯＳトラン
ジスタ３０１で構成される７０８は抵抗２００，２０１
、バイポーラトランジスタ１００．１０１．ＮＭＯＳト
ランジスタ３００で構成されるカレントスイッチの模擬
回路、ＰＭＯ５トランジスタ４０３゜４０４．４０５と
抵抗２０４は差動増幅回路７００の電流源として働＜Ｐ
ＭＯＳトランジスタ４００のゲート電位設定回路である
。
ここでは仮にリファレンス電圧端子６の電位は−０，４
Ｖ、端子５の電位は−０，８Ｖ、抵抗２０２と２０３の
抵抗値は等しく、抵抗２００゜２０１の抵抗値は２０２
，２０３の抵抗値の２倍として説明する。
端子７の電位の設定回路７００，７０８の動作について
述べる。ＰＭＯＳトランジスタ４００．４０１．４０２
、ＮＭＯＳトランジスタ３０３゜３０４で構成される比
較回路により端子８１と端子８２の電位が比較される。
端子８１の電位が端子８２の電位より高くなったとする
とＰＭＯＳトランジスタ４０２のＯＮ抵抗はＰＭＯＳト
ランジスタ４０１のＯＮ抵抗より小さくなり、電流源Ｐ
ＭＯＳトランジスタ４００に流れる電流はｐＭＯ５トラ
ンジスタ４０２に流れる。このため、端子７の電位が上
昇する。端子７の電位が上昇すると、Ｎ Ｍ ＯＳ ト
ランジスタ３０１のＯＮ抵抗が小さくなり、３０１に流
れる電流が大きくなる。
３０１に流れる電流が大きくなると、端子８０の電位が
下がり、端子８１の電位も下がる。つまり、上記の経路
で負帰還ループが形成されている。逆に端子８１の電位
が端子８２の電位より低くなったときは、端子７の電位
が下がり、端子８ｏ、端子８１の電位は上昇しようとす
る。差動増幅器の利得が十分大きければ、結局端子８１
．８２の電位は等しくなって安定状態に達する。端子８
１．８２の電位が等しいので、端子８０と端子６の電位
も等しい。今端子６の電位は−０，４Ｖなので、端子８
０の電位も、−０，４Ｖになるように端子７の電位は定
まる。
８ＭＯ５トランジスタ３００．３０１のサイズを同じに
設計すると、抵抗２０２と２０３の抵抗値は等しく、抵
抗２００．２０１の抵抗値は抵抗２０２，２０３の抵抗
値の２倍なので、エミッタホロワ端子１２．３０の信号
振幅は０．８Ｖになる。差動増幅器により負帰還ループ
を構成して、端子８０と端子６の電位が等しくなるよう
端子７の電位を設定するので、電源電圧、温度によらず
安定に端子１２．３０の電位を設定できる。第１図の回
路は、差動増幅器の差動対をＰＭＯＳトランジスタで構
成する例であるが、ＮＭＯＳトランジスタ、バイポーラ
トランジスタを用いても構わないことはいうまでもない
。
また、電流源にＮＭＯＳトランジスタを用いているので
、バイポーラトランジスタと異なり端子３９の電位が端
子７の電位より低くなる状態でも動作速度が低下するこ
とがなく、また従来の第１９図の回路より低い電源電圧
まで一定の電流を供給できる。
第２図は第１図の回路と第１９図の回路のエミッタホロ
ワ端子の信号振幅と電源電圧の関係を示したものである
。第１９図の回路では端子１２の信号振幅は電源電圧が
２．８■より下がると急激に減少するが、第１図の回路
では電源電圧が２．４ｖでも信号振幅は減少せず安定に
動作する。
以上説明したように５本実施例の特徴は、カレントスイ
ッチの電流源にＮＭＯＳトランジスタを用い、参照電圧
と模擬回路の出力を比較回路で比較しリファレンス電圧
と模擬回路の出力電圧が等しくなるようＮＭＯＳトラン
ジスタのゲート電位を制御することにある。
第３図は本発明の一実施例で第１図の回路のリファレン
ス電圧端子４．６の電位を発生する低電圧で動作する電
源電圧依存性の小さい回路を示している。以下第３図の
回路の動作を詳細に説明する。
第３図の１はＧＮＤ端子、下向きの矢印で示される２は
負の電源端子、４．６はリファレンス電圧の出力端子、
３１．４０．４１は内部の端子、１００番台はバイポー
ラトランジスタ、２００番台は抵抗、７０１はダミーの
バンドギャップ回路、７０２は端子４，６の電位を発生
するためのバンドギャップ回路を示している。
まずダミーのバンドギャップ回路７０１について説明す
る。電源電圧が変動した場合、バイポーラトランジスタ
１１０に流れる電流が変動して、バイポーラトランジス
タ１０９のエミッタ電位が変動する。例えば電源電圧が
大きくなった場合にはバイポーラトランジスタ１１０に
流れる電流が増加して、端子４ｏ、バイポーラトランジ
スタ１０９のエミッタ電位の電位の上昇を抑えるが、バ
イポーラトランジスタ１１０のベース、エミッタ電圧の
増大は補償できない。
そこで、もう一つのパントギャップ回路７０２を設けて
電源電圧の変動を補償する。端子４１はバンドギャップ
回路７０１の端子４０に相当する端子、３１は負の電源
端子２から１．２ｖ高い基準電位の端子、バイポーラト
ランジスタ１１２は７０１のバイポーラトランジスタ１
１０に相当するバイポーラトランジスタである。電源電
圧が増大した場合、バイポーラトランジスタ１１０に流
れる電流の増加する。これと同じ電流をパイボラトラン
ジスタ１１１に流す。これにより、仮にバイポーラトラ
ンジスタ１１２がなく、電源電圧が高くなった場合でも
端子４１の電位は端子４０の電位と同じ程度しか上昇し
ない。つまり、電源電圧が高くなってもバイポーラトラ
ンジスタ１１２に流れる電流はほとんど増加しない。結
局、バイポーラトランジスタ１１２のＶＢＥは変化せず
、端子３１の電位は電源電圧に依存しなくなる。
第３図の例ではダミー回路を１つ設けた例であるが、同
様の考え方でダミー回路の数をさらに増やすことも可能
である。ダミー回路の数が１つでは電源電圧依存性が十
分改善できないときはダミー回路の数を増やせばよい。
端子４１には、端子３１の負の電源端子２から１．２ｖ
高い基準電位よりＶＢＥ高い電位が得られる。つまりバ
イポーラトランジスタ１１９のエミッタ電位は端子３１
の電位と同じになる。抵抗２１６の両端には端子３１の
基？！！電圧が加わるので流れる電流は一定になり、端
子６の電位はＧＮＤ電位から一定電圧低い電位となる。
バイポーラトランジスタ１１７に流れる電流を工２、バ
イポーラトランジスタ１１５に流れる電流を■１、バイ
ポーラトランジスタ１１６のベース、エミッタ間の電圧
をＶ Ｂ Ｅ （１１６）、抵抗２１３、抵抗２１４の
抵抗値をＲ２、Ｒ３と表すと、端子４とＧＮＤ端子１の
電位差は
（Ｒ２／Ｒ３）（ｋＴ／ｑ）Ｉｎ（ｎ１１／Ｉ２）＋Ｖ
ＢＥ（１１６）で表される。ここで、ｋはボルツマン定
数、Ｔは温度、ｑは電子の電荷量、ｎはバイポーラトラ
ンジスタ１１７とバイポーラトランジスタ１１５のエミ
ッタ面積の比である。Ｖ Ｂ Ｅ （１１６）の温度依
存性を打ち消すように抵抗２１３．２１４の抵抗値を選
ぶことで、端子４の電位も温度、電源電圧によらず一定
の電位となる。
端子４１の電位は負の電源端子２から約２■高い電位に
なる。抵抗２０９の両端には０．５Ｖ程度の電位差があ
れば安定に動作するので、電源電圧は２．５Ｖ程度で動
作し低電圧で電源電圧変動、温度変動に対し安定な基準
電圧発生回路が実現できる。
以上説明したように、第３図の実施例の特徴は基準電圧
を発生するためのバンドギャップ回路７０２の他にダミ
ーのバンドギャップ回路７０１を設け、基準電圧を発生
するためのバンドギャップ回路７０２にはバイポーラト
ランジスタ１１１を加えそのベース電位はダミーのバン
ドギャップ回路７０１で与えることにある。これにより
電源電圧が変動したときにもバイポーラトランジスタ１
１２に流れる電流は変化せず、端子３１．４゜６の電位
は電源電圧変動に対し安定に一定電圧を供給できる。
第４図は本発明の一実施例で低消費電力のエミッタホロ
ワ回路、レベル変換回路、一定電圧回路を示している。
以下第４図の回路の動作を詳細に説明する。
第１図の１はＧＮＤ端子、下向きの矢印で示される２は
負の電源端子、３はＥＣＬレベルの信号入力端子、４．
２３はリファレンス電圧端子、７．８．９．１０は一定
電圧端子、１１は電源電圧にほぼ等しい信号振幅の信号
出力端子、１２．３゜はエミッタホロワ端子、１３．１
４．１５．１６．１７．１８．１９．２０．２１．２２
は説明のためにつけた内部の端子の番号、１００番台は
バイポーラトランジスタ、２００番台は抵抗、３００番
台はＮＭＯＳトランジスタ、４００番台はＰＭＯＳトラ
ンジスタ、５００番台はダイオード、７０３は端子８の
電位を発生する一定電圧回路。
７０４は端子９の電位を発生する一定電圧回路、７０５
はカレントスイッチとエミッタホロワ回路の模擬回路を
示している。
抵抗２００，２０１、バイポーラトランジスタ１００．
１０１、ＮＭＯＳトランジスタ３００で構成されるカレ
ントスイッチ回路は通常の回路なので説明は省略する。
ＮＭＯＳトランジスタ３０６．３０７．３０８，３０９
はエミッタホロワのバイポーラトランジスタ１０２，１
０３の放電回路である。ＰＭＯＳトランジスタ４０６．
バイポーラトランジスタ１２０、ＮＭＯＳトランジスタ
３１０．３１１はＮ Ｍ ＯＳ トランジスタ３１０．
３１１のソースにエミッタホロワの低レベルの電位より
ＮＭＯＳトランジスタのしきい電圧低い一定電位を与え
たインバータ回路である。
同様にＰＭＯＳトランジスタ４０７．バイポーラトラン
ジスタ１２１．ＮＭＯＳトランジスタ３１２．３１３は
ＮＭＯＳトランジスタ３１２．３１３のソースに端子１
３の低レベルの電位よりＮＭＯＳトランジスタのしきい
電圧低い一定電位を与えたインバータ回路である。
まず、エミッタホロワ回路について説明する。
従来のＢ１ＣＭＯＳＬＳＩではエミッタホロワの電流源
は一定電流で負荷容量を放電していたが、本実施例では
負荷容量の放電の過渡状態のみ大電流を流し定常状態で
はエミッタホロワにほどんど定常電流を流さない。一定
電圧端子８の電位をエミッタホロワの低レベルの電位よ
りＮ Ｍ ＯＳ トランジスタのしきい電圧低い電位に
設定すると、定常状態ではＮＭＯＳトランジスタ３０６
と３０９あるいは３０７と３０８が非導通状態なので定
常電流はほとんど流れない。信号の切り替わり時には例
えば、エミッタホロワ端子３０が低レベル、１２が高レ
ベルの状態から、３０が高レベル、１２が低レベルの状
態に変化する場合には、ＮＭＯＳトランジスタ３０７，
３０８は非導通状態から導通状態へ、ＮＭＯＳトランジ
スタ３０６．３０９は導通状態から非導通状態へ変化す
る。この切り替わりの期間中、ＮＭＯＳトランジスタ３
０６．３０８．３０７．３０９がともに導通状態の期間
が生じる。ＮＭＯＳトランジスタ３０６．３０８．３０
７．３０９がともに導通状態なので、３０６．３０７．
３０８．３０９を通って大電流が流れる。この電流によ
り端子１２は高レベルから低レベルに変化する。一方、
端子３ｏにも大電流が流れるが、バイポーラトランジス
タ１０２により端子３０は低レベルから高レベルに変化
する。
このようにエミッタホロワ端子の電位が変化する過渡時
にのみエミッタホロワに大電流を流し、定常状態ではほ
とんど電流を流さないことで、エミッタホロワの低消費
電力化が達成される。
次にレベル変換回路について説明する。従来の第２２図
の回路ではレベル変換回路に定常電流が流れていたが、
第４図の回路ではレベル変換回路に定常電流が流れず、
レベル変換回路の低消費電力化が達成される。レベル変
換回路は以下に説明するインバータ回路で構成される。
ＰＭＯＳトランジスタ４０６、バイポーラトランジスタ
１２０、ＮＭＯＳトランジスタ３１０．３１１で構成さ
れるインバータ回路はＮＭＯＳトランジスタ３１０゜３
１１のソースにエミッタホロワの低レベルの電位よりＮ
ＭＯＳトランジスタのしきい電圧低い一定電位を与える
ことで、エミッタホロワ端子１２が低レベルのとき定常
電流が流れない回路となる。
端子１２が高レベルのときもＰＭＯＳトランジスタ４０
６が非導通状態なので定常電流は流れない。
また、出力端子１３の低レベルはエミッタホロワ端子１
２の低レベルの電位よりＮＭＯＳトランジスタのしきい
電圧分低くなるので信号振幅は１２より１３のほうが大
きくなる。同様にＰＭＯＳトランジスタ４０７、バイポ
ーラトランジスタ１２１、ＮＭＯＳトランジスタ３１２
，３１３で構成されるインバータ回路も端子１３が低レ
ベルでも高レベルでも定常電流が流れず、信号振幅は端
子１３より端子１１がしきい電圧大きくなる回路が実現
される。このように、ＮＭＯＳトランジスタのソースに
入力信号の低レベルよりしきい電圧低い一定電圧を与え
たインバータ回路を何段か用いることで、定常電流を流
さずにエミッタホロワ信号を電源電圧まで増幅すること
が可能である。
つまり、定常電流の流れないレベル変換回路が実現でき
る。第４図の実施例ではインバータ回路が２段の場合を
示したが、段数は２段に限らないこと、インバータ回路
に限らず一般の論理回路を用いて例えば、２人力ＮＡＮ
Ｄ回路を用いて論理を構成して構わないことはいうまで
もない。
回路ブロック７０３は端子８の電位を供給する電源回路
で、端子１９の電位と端子１６の電位の比較回路と電Ａ
ｇＮＭＯ５ｌ−ランジスタ３２０゜３２３から成り立っ
ている。容量８００は端子８の電位の変動を抑えるため
の容量である。バイポーラトランジスタ１２５、ダイオ
ード、５０２．ＮＭＯＳトランジスタ３２４とバイポー
ラトランジスタ１２６．ダイオード５０３、ＮＭＯ３ト
ランジスタ３２８は端子１６．１９の電位を端子１７゜
端子１８にレベルシフトするためのレベルシフト回路で
ある。ＰＭＯＳトランジスタ４０８．４０９．４１０
、 ＮＭ ＯＳ トランジスタ３２５゜３２６は差動増
幅器を構成し端子１８と端子１７の電位を比較する。Ｐ
ＭＯ３トランジスタ４１１、Ｎ Ｍ ＯＳ トランジス
タ３２７は差動増幅器の電流＠４０８のゲート電位の設
定回路である。端子１７のほうが端子１８より高レベル
になった場合は端子２０が高レベルになる。端子２０が
高レベルになると、ＮＭＯＳトランジスタ３２３に流れ
る電流が大きくなり、端子１６の電位が低くなる。
逆に端子１７の電位が端子１８の電位より低くなると端
子２０の電位が低くなる。端子２０の電位が低くなると
Ｎ Ｍ ＯＳ トランジスタ３２３に流れる電流が小さ
くなり端子１６の電流は上昇する。
つまり、抵抗２１８、バイポーラトランジスタ１２５、
ダイオード５０２、差動増幅器、ＮＭＯＳトランジスタ
３２３の負帰還ループが形成され、結局端子１６の電位
は端子１９の電位に等しくなる。ＮＭＯＳトランジスタ
３２１．３２２はＮＭＯＳトランジスタ３０６．３０８
あるいは３０７゜３０９のダミー回路で、ゲート端子１
４．１５には７０５によりエミッタホロワの高レベル、
低レベルの電位を印加する。抵抗２１９，２１８の抵抗
値を等しく設定すると、端子１６、端子１９の電位が等
しいのでＮＭＯＳトランジスタ３２１゜３２２に流れる
電流とＮＭｏ５トランジスタ３２９に流れる電流は等し
くなる。ＮＭＯＳトランジスタ３０６，３０７と３２１
，３２２のサイズを等しく設計すると３０６．３０７に
流れる電流と３２１，３２２に流れる電流も等しくなる
ので、３０６．３０７に流す定常電流を７０３により設
計することが可能となる。
また、エミッタホロワ端子１２．３０の信号が切り替わ
り、負荷容量が放電されると負荷の放電電流が端子８に
流れ込んで端子８の電位は上昇する。端子８の電位が上
昇すると、ＮＭＯ５トランジスタ３２２に流れる電流が
減少し端子１６の電位が上昇する。端子１６の電位が上
昇すると端子１６の電位が端子１９の電位に等しくなる
まで、ＮＭＯＳトランジスタ３２３に大きな電流が流れ
、端子８の電位は定常状態の電位に引き下げられる。
第４図の回路７０５はＮＭｏ５トランジスタ３２１．３
２２のゲートにエミッタホロワの高レベル、低レベルの
電位を供給するための回路で、カレントスイッチ、エミ
ッタホロワのダミー回路である。抵抗２１７はカレント
スイッチの負荷抵抗２００，２０１に相当する抵抗、バ
イポーラトランジスタ１２２は１０１に相当するバイポ
ーラトランジスタ、ＮＭＯＳトランジスタ３１９は電流
源３００に相当するＮＭＯ３トランジスタ、ＮＭＯＳト
ランジスタ３１４．３１５．３１６．３１７は３０６．
３０７．３０８．３０９に相当するＮＭＯＳトランジス
タである。端子１５にはエミッタホロワの低レベルの電
位が、また、端子１５にはダイオード接続されたバイポ
ーラトランジスタ１２４により高レベルの電位が得られ
る。
ＮＭＯ５トランジスタ３１８は電流源のＮＭＯＳトラン
ジスタである。
第４図の回路７０４は端子９の電位を発生する電源回路
で、端子１２の低レベルと高レベルの中間レベルを発生
する部分、抵抗２２０．バイポーラトランジスタ１２７
．１２８、ＮＭＯＳトランジスタ３３０．３３１とイン
バータ回路、ＰＭＯＳトランジスタ４１２、ＮＭＯＳト
ランジスタ３３２、差動増幅器、ＰＭＯＳトランジスタ
４１３．４１５．４１６、ＮＭＯＳトランジスタ３３３
．３３４からなる。容量８０１は端子９の電位の変動を
抑えるための容量である。ＰＭＯＳトランジスタ４１４
、ＮＭＯＳトランジスタ３３５はＰＭＯＳトランジスタ
４１３のゲート電位の設定回路である。端子２３は端子
１３の低レベルと高レベルの中間レベルを与える。差動
増幅器により端子２２と端子２３の電位が比較される。
端子２２の電位が端子２３の電位より高くなるとＮＭＯ
５Ｉ−ランジスタ３３３のゲート電位が高くなり端子２
２の電位は下がる。端子２２の電位が端子２３の電位よ
り低くなるとＮＭＯＳトランジスタ３３３のゲート電位
が低くなり、端子２２の電位は上昇する。結局端子２２
の電位と端子２３の電位は等しくなる。入力信号が切り
替わったときには出力の負荷容量の放電電流が端子９に
流れこんで、端子９の電位が上昇する。端子９の電位が
上昇すると端子２２の電位が上昇し、ＮＭＯＳトランジ
スタ３３３のゲート電位が上昇するので、３３３に流れ
る電流が増し端子９の電位は定常状態にもどる。また、
端子２１の電位は端子１２の電位の中間レベルの電位で
、端子２３、端子２２の電位は端子１３の電位の中間レ
ベルの電位なので、端子１２の電位の中間レベルの電位
がちょうどインバータ回路４１２．３３２の論理しきい
値になるよう端子９の電位が定まる。これにより温度変
動やプロセスバラツキによりＰＭＯ５Ｉ−ランジスタ、
ＮＭＯ５Ｉ−ランジスタのコンダクタンスが変化しても
、端子１３が切り替わるときの端子１３の立ち上り時間
、立ち下がり時間のバランスは変化せず安定動作が可能
である。端子］Ｏの電位も７０４と同様の回路で発生で
きることはいうまでもない。
以上説明したように本実施例の回路では、エミッタホロ
ワの放電回路を能動素子で構成し、負荷容量の放電時の
み大電流を流すことで、エミッタホロワの定常電流を低
減したこと、そのための一定電圧回路を差動増幅器とカ
レントスイッチ、エミッタホロワのダミー回路で構成し
、この一定電圧回路で信号の切り替わり時に一定電圧端
子に流れこむ放電電流を放電したこと、レベル変換回路
の低消費電力化のためにＮＭＯＳトランジスタのソース
電極に入力の低レベルの電位よりしきい電圧低い一定電
位を与えたインバータ回路でＮＭＯＳトランジスタのし
きい電圧ずつ信号振幅を増幅し定常電流の流れないレベ
ル変換回路を実現したこと、そのための一定電圧回路を
入力信号の中間レベルを発生するダミー回路、ＣＭＯＳ
インバータ回路、差動増幅器で構成し、この一定電圧回
路で信号の切り替わり時に一定電圧端子に流れ込む放電
電流を放電したことに特徴がある。
第５図は第４図の回路の端子１０の電位を発生する回路
の他の実施例を示している。
第５図の１はＧＮＤ端子、２は負の電源端子、′７．２
４は一定電圧端子、９は第４図の端子９に接続する端子
、１０は第４図の端子１０の電位を供給する出力端子、
２５．２６．２７．２８．２９は説明のためにつけた内
部の端子の番号、１００番台はバイポーラトランジスタ
、２００番台は抵抗、３００番台はＮＭＯ５Ｉ−ランジ
スタ、４００番台はＰＭＯＳトランジスタ、５００番台
はダイオード、８００番台は容量を示している。
第５図の回路のＮＭＯＳトランジスタ３３６と抵抗２２
０は第４図の端子９が低レベルのときにＮＭｏ５トラン
ジスタ３１２，３１３に流れる電流をモニタするための
素子、容量８０２は出力端子１０の電位の変動を抑える
ための容量、容量８０３は位相補償のための容量、バイ
ポーラトランジスタ１２９、ダイオード５０４．ＮＭＯ
Ｓトランジスタ３３７とバイポーラトランジスタ１３０
、ダイオード５０５、ＮＭｏ５トランジスタ３４０はそ
れぞれ端子２５、端子２６のレベルを端子２７、端子２
８にレベルシフトするためのレベルシフト回路、ｐｓ１
０ｓトランジスタ４１５゜４１６．４１７、ＮＭＯＳト
ランジスタ３３８．３３９は端子２５と端子２８の電位
を比較するための差動増幅器である。ＮＭＯＳトランジ
スタ３４２は一定電流を流すための電流源である。
端子２７の電位が端子２８の電位より高くなると端子２
９の電位が高くなり、ＮＭＯＳトランジスタ３４３に流
れる電流が大きくなる。３４３の電流が大きくなるので
、端子２５．２７の電位は低くなる。逆に端子２７の電
位が端子２８の電位より低くなると端子２９の電位が低
くなる。端子２９の電位が低くなるとＮＭＯＳトランジ
スタ３４３に流れる電流が小さくなり、端子２５．２７
の電位が高くなる。結局端子２５と２６の電位は等しく
なる。端子２５．２６の電位が等しいので、抵抗２２１
と抵抗２２０の値を等しくするとＮＭＯＳトランジスタ
３３６と３４１に流れる電流は等しくなる。ＮＭＯＳト
ランジスタ３３６と第４図のＮＭＯＳトランジスタ３１
３のサイズを同しに設計すると、第４図の３１３に流れ
る定常電流と第５図のＮＭＯＳトランジスタ３４１に流
れる電流は等しくなる。つまり、第４図のレベル変換回
路の定常電流を第５図の回路で設計することが可能であ
る。以上の説明では、抵抗２２１゜２２０の抵抗値は等
しく、ＮＭＯＳトランジスタ３３６．３１３の大きさは
等しいとして説明したが、２２１，２２０の比、３３６
，３１３の比を使って電流を設計することが可能である
ことはいうまでもない。
また、信号の切り替わり時の負荷の放電電流は端子１０
に流れ込み端子１０の電位を上昇させるが、端子１０の
電位が上昇すると、端子２５の電位が上昇し端子２９の
電位が高くなりＮＭＯＳトランジスタ３４３に流れる電
流が大きくなるので端子１０の電位は下がり、定常状態
にもどる。
以上説明したように、第５図の実施例の特徴は。
第４図の端子１０の電位を端子１３が低レベルのときに
流れる電流が一定となるよう、端子１ｏの電位を供給す
る一定電圧回路を、差動増幅器、しベル変換回路に流れ
る電流をモニタする回路と電流源で構成したことにある
。第５図の回路は第４図の端子１０の電位を供給する一
定電圧回路の一例であるが、同様の回路で端子９の電位
を供給できることはいうまでもない。
第６図は第４図の端子８の電位を供給する一定電圧回路
の他の一実施例を示している。
端子８．１４．１５は第４図の端子８．１４゜１５に相
当する端子、１はＧＮＤ端子、２は負の電源端子、３５
は説明のためにつけた内部の端子の番号、１００番台は
バイポーラトランジスタ、２００番台は抵抗、３００番
台はＮＭＯＳトランジスタ、７５０は差動増幅器、８０
０番台は容量、９００番台は電流源を示している。
第４図の実施例ではレベルシフト回路とＰＭＯＳトラン
ジスタの差動対で構成される差動増幅器を組み合わせて
、電圧比較回路としたが、第６図のようにレベルシフト
回路なしで、直接差動増幅回路で電圧を比較し、差動増
幅回路の出力をＮＭＯＳトランジスタ３２３に入力して
もよい。
二の場合、差動増幅器７５０は抵抗２１８．２１９の電
圧降下分の入力信号で動作するものであればかまわない
ことはいうまでもない。第４図の回路７０３では一定電
流源のＮＭＯＳトランジスタ３２０を付加していたが、
回路を簡単にするために第６図に回路では３２０は用い
ていない。
電流源９００は第４図のＮＭＯＳトランジスタ３２９と
同し働きの電流源である。また、容量８０７は位相補償
のための容量である。
第６図の実施例の回路の特徴は、第４図の回路７０３を
簡単にするために一定電流をながす電流源を用いないこ
と、レベルシフト回路をなくしたことである。
第７図は第４図の端子８の電位を発生するための一定電
圧回路の他の一実施例で、第６図の回路をさらに簡単化
した例を示している。
第７図の２は負の電源端子、８．３２は第４図の端子８
．３２に相当する端子、８０６は容量、７５１は差動増
幅器を示している。
第７図の回路は第４図のダミー回路７０５の端子３２の
電位を、電圧ホロワとして動作する差動増幅器７５１で
端子８に出力している。端子３２は端子８に相当するダ
ミー回路の端子である。
第７図の実施例の特徴は第６図の回路の電源回路をさら
に簡単化するため電圧ホロワでダミー回路７０５の端子
３２の電位を端子８に供給したことである。
第８図は本発明の他の一実施例でエミッタホロワの放電
回路が第４図の回路と異なる場合の例を示している。
バイポーラトランジスタ１０２．１０３は第４図の１０
２，１０３に相当するバイポーラトランジスタ、ＮＭＯ
Ｓトランジスタ３０６，３０７はエミッタホロワの放電
回路を構成するＮＭＯＳトランジスタ、抵抗２１８．２
１９は第６図の抵抗２１８．２１９に相当する抵抗、差
動増幅器７５０は第６図の７５０に相当する差動増幅器
、９００は第６図の９００に相当する電流源、ＮＭＯＳ
トランジスタ３２３は第６図の３２３に相当するＮＭＯ
３トランジスタ、ＮＭＯＳトランジスタ３２１は３０６
あるいは３０７に流れる定常電流をモニタするための素
子、８０７．８０６は第６図の８０７，８０６に相当す
る容量、端子３３は一定電圧端子、１はＧＮＤ端子、２
は負の電源端子、３４は第６図の端子１４．１５に相当
する一定電圧端子、１２．３０はエミッタホロワ端子で
ある。
第８図の回路も第４図の回路と同様に、端子３３の電位
を適切に設定することでエミッタホロワの定常電流をほ
とんど流さない回路とすることができる。端子３３の電
位をエミッタホロワの低レベルに設定すると、例えば、
端子３０が高レベル、端子１２が低レベルの場合、ＮＭ
ＯＳトランジスタ３０７は導通状態、３０６は非導通状
態となる。、３０６は非導通状態なので電流は流れず。
また３０７は導通状態だが端子１２と端子３３が同し電
位なので電流は流れない。
第８図の回路では上述したように、エミッタホロワの放
電回路が第４図の回路と異なるが、第４図の電源回路７
０３、第６図、第７図の回路と同し考え方で端子３３の
電位を発生する一定電圧回路が実現できる。第８図の回
路は第６図の回路の考え方を適用したものである。端子
３４にはエミッタホロワの高レベルあるいは低レベルの
電位を第４図のダミー回路７０５と同様の回路で発生し
て与える。第４図、第６図の回路の説明で述へたように
抵抗２１８と２１９の電圧降下を差動増幅器７５０で等
しく設定することで、ＮＭＯＳトランジスタ３２１に流
れる電流、電流源９００の電流、Ｎ Ｍ ＯＳ ｈラン
ジスタ３０６．３０７に流れる定常電流を等しく、ある
いはある比で設計することが可能である。基本的な動作
は第４図の回路７０３、第６図の回路と同じなので詳細
な説明は省略する。第８図の回路のエミッタホロワの放
電回路およびエミッタホロワのための一定電圧源回路は
一例であり、他のエミッタホロワの放電回路の場合にも
同様に第４図の回路７０５，７０３、第６図の回路、第
７図の回路の考え方で、電源回路が実現できることはい
うまでもない。
第９図はエミッタホロワの放電回路の他の一実施例でバ
イポーラトランジスタを用いて負荷容量の放電時に放電
電流を増大させる回路を示している。
第９図の１はＧＮＤ端子、２は負の電源端子。
３は信号入力端子、４はリファレンス電圧端子。
７は一定電圧端子、１２．３０はエミッタホロワ出力端
子、１００番台はバイポーラトランジスタ、２００番台
は抵抗、３００番台はＮＭＯ８Ｉ−ランジスタ、４００
番台はＰＭＯＳトランジスタ。
７０６はバイポーラトランジスタ１３３のベース電位の
バイアス設定回路、８００番台は容量を示している。
第４図、第８図の回路ではＮＭＯ５トランジスタを用い
てエミッタホロワの定常電流を低減した回路をレベル変
換回路と組み合わせる場合を示したが、エミッタホロワ
の定常電流を削減する手法は第４図、第８図の回路の例
に限らない。第９図の回路ではバイポーラトランジスタ
１３３のエミッタ電位がバイポーラトランジスタ１３１
゜１３２のベース電位を与え、これにより１３１．１３
２に流れる定常電流が定まる。抵抗２２３．２２４はこ
のバイアス設定のための抵抗である。
また信号の切り替わり時には、容量８０４゜８０５によ
りバイポーラトランジスタ１３１．１、３２にベース電
荷が供給され１３１あるいは〕３２の電流が増大する。
例えば、端子１２が低レベル、３０が高レベルの状態か
ら１２が高レベル、３０が低レベルに変化する場合には
、容量８０４を通して電流がバイポーラトランジスタ１
３１のベース、抵抗２２３に流れる。１３１のベースの
電位が上昇するので１３１に流れる電流が増し、端子３
０につながる負荷容量が大電流で放電される。
回路７０６について説明する。ＮＭＯＳトランジスタ３
４４はゲートに一定電位が与えられているので、一定の
電流を流す電流源として働く。ＰＭＯＳトランジスタ４
１９と４１８はカレントミラー接続されているので、３
４４の電流が４１８に流九る。バイポーラトランジスタ
１３４はバイポーラトランジスタ１３３のダミーのバイ
ポーラトランジスタ、１３５は１３１．１３２のダミの
バイポーラトランジスタ、２２２は抵抗２２３．２２４
のダミーの抵抗である。つまり、〕３３．１３１．２２
３あるいは１３３，１３２，２２４と同し接続を再現し
、そこにＰＭＯ３トランジスタ４１８の一定電流を流し
ている。このとき定まるバイポーラトランジスタ１３４
のベース電位をバイポーラトランジスタ１３３に与えて
いるので、１３１．１３２のベース電位は１３５のベー
ス電位と等しく、］３５．１３１．１３２には同じ電流
が流れる。このようにダミー回路を用いて１３１．１３
２のベース電位を設定することで１３１．１３２に流れ
る電流を精度よく等しく設計できる。端子７の電位は第
１図の回路を用いれば、常に一定電流が４１８に流れる
ことになるので電源電圧変動、温度変動に影響されない
回路となり安定な動作が実現できる。
第９図の実施例の特徴は以上説明したように、バイポー
ラトランジスタを用いて、エミッタホロワの定常電流を
削減したこと、バイアス回路にダミー回路を用いたこと
である。
第１０図は低電圧動作可能なＥＣＬ回路とそのための電
源回路の他の一実施例を示している。
第１０図の１はＧＮＤ端子、２は負の電源端子、３はＥ
ＣＬレベルの信号入力端子、４はリファレンス電圧端子
、４５は第１図の端子７に相当する一定電圧端子、１２
．３０．１３．９．５は第１図の端子１２．３０．１３
．９．５に相当する端子、３６は第１図の端子８２に相
当するリファレンス電圧端子、４２は一定電圧端子、４
３．４４は説明のためにつけた内部の端子の番号、１０
０番台はバイポーラトランジスタ、２００番台は抵抗、
３００番台はＮＭＯＳトランジスタ、４００番台はＰＭ
ＯＳトランジスタ、７５２．７５３は差動増幅器、９０
０番台は電流源を示している。
第１０図の回路は第１図の回路と類似の回路である。第
１図の回路との違いはＰＭＯ３トランジスタ４２０．４
２１にある。第１図の回路ではＰＭＯＳトランジスタ４
０６のしきい電圧がプロセスバラツキ等で大きくなった
場合でも端子１２の高レベルの電位は変化しない。この
場合、端子１２の電位が高レベルから低レベルに変化す
るときにＰＭＯ３トランジスタ４０６が導通状態になる
のは、端子１２の電位が４０６のしきい電圧より下がっ
てからなので、端子１３の電位が変化するのが遅れる。
第１０図の回路ではこのようなＰＭＯ５トランジスタの
しきい電圧変動による応答時間の増大を防ぐために、Ｐ
ＭＯＳトランジスタ４２０を設け、Ｐ Ｍ ＯＳ トラ
ンジスタのしきい電圧が大きくなった場合には、４２０
の抵抗値が大きくなるよう制御して端子１２の高レベル
の電位を４０６のしきい電圧に合わせる。これによりＰ
ＭＯＳトランジスタのしきい電圧変動による応答時間の
増大を防げる。４２０の抵抗値は端子４２の電位を変化
させることで制御する。端子４２の電位は端子４３の電
位と端子４４の電位を差動増幅器７５３で比較すること
で設定する。端子４３の電位はエミッタホロワの高レベ
ルの電位のダミー電位で、ＰＭＯＳトランジスタ４２１
゜抵抗２２５、バイポーラトランジスタ】−３６＋１０
４、ＮＭＯＳトランジスタ３０１で発生する。
Ｐ〜１０Ｓトランジスタ４２１は４２０．抵抗２２５は
２００あるいは２０１、バイポーラトランジスタ１０４
は１０１、あるいは１００、ＮＭＯＳトランジスタ３０
１は３００に相当する素子である。Ｐ Ｍ ＯＳ トラ
ンジスタ４２２と電流源９０３は４４の電位を発生する
回路で、９０３の電流を十分小さく設定すれば、ＰＭＯ
５Ｉ−ランジスタのしきい電圧が端子４４に得られる。
差動増幅器７５３で４４の電位と４３の電位を比較し、
４３の電位が高い場合には４２の電位が高くなる。
４２の電位が高くなるとＰＭＯＳトランジスタの抵抗値
が大きくなるので、端子４３の電位は低くなる。逆に端
子４３の電位が端子４４の電位より低くなると、端子４
２の電位が低くなる。端子４２の電位が低くなるとＰＭ
ＯＳトランジスタ４２１の抵抗値が小さくなるので、端
子４３の電位は高くなる。結局端子４３の電位と端子４
４の電位は等しくなる。４３の電位はエミッタホロワの
高レベルの電位なのでエミッタホロワの高レベルの電位
はちょうどＰＭＯＳトランジスタのし、きい電圧にひと
しくなり、しきい電圧が変動しても４０６が応答を始め
るまでの時間は増大しない。
ただし後で述へるように信号振幅は減少するので、その
分遅延時間は若干増大する。
電流源のＮＭＯ５トランジスタ３００のケート電位４５
の設定法は第１図の回路と同しなので詳細な説明は省略
する。第１図の回路と同様にエミッタホロワの低レベル
の電位を与える端子３６の電位とダミー回路の出力電位
を差動増幅器７５２で比較し３０１に帰還をかけること
でゲート電圧４５を発生している。第１図の回路との違
いはＰＭＯ５ｌ−ランジスタのしきい電圧が大きくなっ
た場合にエミッタホロワの高レベルは低くなるのに、低
レベルの電位は変わらないので信号振幅がその分減少す
ることである。
第１０図の回路の特徴は、ＰＭＯ５ｈランジスタのしき
い電圧変動による応答時間の増大を避けるために、ゲー
ト電圧で抵抗値を制御するＰＭＯ５ｌ−ランジスタ４２
０を設け、そのゲート電位を基準電圧とダミー回路の出
力を差動増幅器で比較しダミー回路の出力が基１！！電
圧に一致するよう制御しエミッタホロワの高レベルの電
位をＰＭＯＳトランジスタのしきい電圧に一致させてい
ることにある。
第１０図の回路はＰＭＯＳトランジスタ４２０だけを加
えた場合の例であるが、抵抗２００゜２０１をＰＭＯＳ
トランジスタで置き換えそのゲート電位を制御すること
も可能である。負荷抵抗を変化させることで、ＰＭＯＳ
トランジスタのしきい電圧が大きくなりエミッタホロワ
の信号振幅が小さくなった場合には、負荷抵抗の抵抗値
をｔＪ〜さくし電流源３００の電流が小さくならないよ
う制御することができる。信号振幅が小さくなった場合
には負荷抵抗の抵抗値が小さくなるので、エミッタホロ
ワ端子１２．３０の遅延時間が短縮され、端子１２．３
ｏの信号振幅が減少し１２．３０の信号を増幅するイン
バータ回路の遅延時間が増加する効果を相殺できる。
第１１図は第４図の端子９の電位を供給する一定電圧回
路の他の実施例を示している。
第１１図の１はＧＮＤ端子、２は負の電源端子、２１．
２２．９．２３は第４図の端子２１．２２．９．２３に
相当する端子、４６は説明のためにつけた内部の端子の
番号、３００番台はＮＭＯＳトランジスタ、４００番台
はＰＭＯ５トランジスタ。
７５４は差動増幅器を示している。
第４図の回路では、出力端子９を差動増幅器の負荷のＮ
ＭＯＳトランジスタのドレイン電極としたが、第１１図
の回路のように別にＮＭＯＳトランジスタ３４５を設け
て、そのゲート電位を差動増幅器７５４で制御すること
ももちろん可能である。端子２２の電位と端子２３の電
位を差動増幅器で比較し端子２２の電位と端子２３の電
位が等しくなるよう制御することは第４図の回路７０４
と同じなので詳細な説明は省略する。
第１１図の回路の特徴は７５４だけでは増幅率が不足す
る場合、ＮＭＯＳトランジスタ３４５を設け、そのゲー
ト幅を大きく設計することで、全体として増幅率を大き
く設計でき、端子２２と端子２３の電位を高精度で一致
させることかできることである。
第１２図は、本発明の一実施例で、低電圧動作可能なり
ｉＣＭＯ５ＬＳＩのラッチ回路を示している。３はＥＣ
Ｌレヘレベ信号入力端子、５０はＥＣＬレベルのクロッ
ク信号端子、４はリファレンス電圧端子、３７はＭＯＳ
レベルの出力端子、１はＧＮＤ端子、２は負の電源端子
、７は一定電圧端子、５１．５２はワイヤードオワ端子
、１００番台はバイポーラトランジスタ、２００番台は
抵抗、３００番台はＮＭＯ５Ｉ−ランジスタ、４００番
台はＰＭＯ３トランジスタ、７５４゜７５５はインバー
タ回路、９００番台は電流源を示している。
ＰＭＯ５Ｉ−ランジスタ４２５．４２６、ＮＭＯＳトラ
ンジスタ３４８，３４９，３５０、バイポーラトランジ
スタ１４１で構成される部分は、ワイヤードオワ信号５
１．５２をＭＯＳレベルの信号３７に増幅するレベル変
換回路である。
また、以下に説明するように、レベル変換回路として働
くと同時にトライステートのバッファ回路としても動作
する。
動作を第１２図を用いて説明する。第１２図の回路は端
子５０にクロック信号を入力し、端子５０が低レベルの
とき入力端子３に対応した信号が端子３７に出力され、
端子５０が高レベルのときデータを保持する構成となっ
ている。
まず、端子５０が低レベルのときの動作について説明す
る。端子５０が低レベルのなのでＮＭＯ５Ｉ−ランジス
タ３６０の電流は抵抗２５１を流れる。抵抗２５１の両
端に電位差が生じ、ワイヤードオワ信号端子５１．５２
の電位は端子３が高レベルのときは、端子５２が高レベ
ル、端子５１が低レベル、端子３が低レベルのときは端
子５１が高レベル、端子５２が低レベルとなる。端子３
が高レベルのときは、端子５２が高レベル。
端子５１が低レベルなので、ＰＭＯＳトランジスタ４２
５が非導通、ＰＭＯＳトランジスタ４２６が導通する。
ＰＭＯ３ｌ−ランジスタ４２６が導通するのでバイポー
ラトランジスタ１４１は導通し出力端子３７は高レベル
になる。インバータ回路７５５．７５４はラッチ回路を
構成している。
７５５．７５４はデータが保持できる程度の大きさであ
ればよいので、ゲートサイズは小さく設計する。端子３
が低レベルのときは上の説明とは逆に端子３７の電位が
低レベルになることはいうまでもない。つまり、クロッ
ク信号端子５０が低レベルの場合、出力端子３７には入
力端子３の信号に対応した信号が出力される。
次に、クロック信号端子５０が高レベルのときの動作に
ついて説明する。バイポーラトランジスタ１５０が導通
するので、端子３が高レベルか低レベルかにかかわらず
、端子５１．５２は高レベルになる。端子５１．５２が
高レベルなのでＰＭＯ３トランジスタ４２５．４２６は
非導通状態になる。ＰＭＯＳトランジスタ４２５が非導
通状態なので、ＮＭＯＳトランジスタ３４８゜３４９．
３５０も非導通となり、入力端子３の信号は出力端子３
７に影響しなくなる。つまり、ＰＭＯＳトランジスタ４
２５．４２６、ＮＭＯＳトランジスタ３４８．３４９．
３５０、バイポーラトランジスタ１４１で構成されるレ
ベル変換回路の出力は高インピーダンスの状態になる。
一方、インバータ回路７５４．７５５はフリップフロッ
プを構成しているので、クロック信号端子５ｏの電位が
高レベルになる以前の出力端子３７の電位を保持する。
第１２図の回路は従来のシリーズゲート回路を用いずに
、ラッチ回路を構成しており、その要素回路は第１図の
ＮＭＯＳトランジスタを電流源に用いたカレントスイッ
チ回路とＣＭＯ３回路である。つまり、動作電圧の限界
は第１図の回路と同じであり、従来回路より低電圧で動
作することは、第１図の回路の説明で述べた通りである
。
本実施例の回路の特徴は、低電圧動作を可能にするため
に、シリーズゲートを用いずに、入力信号端子３を入力
するカレントスイッチとクロック信号５０を入力するカ
レントスイッチを並列に設け、２つのカレントスイッチ
の出力をワイヤードオワした信号をレベル変換回路に入
力し、ワイヤードオワ端子をともに高レベルとしてレベ
ル変換回路の出力が高インピーダンスの状態を実現し、
レベル変換回路の出力にラッチ回路を加えた点にある。
第１３図は本発明の他の一実施例で、低電圧動作可能な
りｉＣＭＯ５ＬＳＩのラッチ回路をしめしている。第１
４図は動作の説明図である。３はＥＣＬレベルの信号入
力端子、５３はＭ ＯＳレベルのクロック信号端子、４
はリファレンス電圧端子、３７はＭ ＯＳレベルの出力
端子、１はＧＮＤ端子、２は負の電源端子、７は一定電
圧端子、５１．５２はエミッタホロワ端子、１００番台
はバイポーラトランジスタ、２００番台は抵抗、３００
番台はＮＭＯＳトランジスタ、４００番台はＰＭＯＳト
ランジスタ、７５４，７５５はインバータ回路を示して
いる。
動作を第１３図、第１４図を用いて説明する。
第１３図の回路は、端子５３にクロック信号を入力し、
端子５３が高レベルのとき入力端子３に対応した信号が
端子３７に出力され、端子５３が低レベルのときデータ
を保持する構成となっている。
第１３図の回路では第１２図の回路と異なり、クロック
信号はＥＣＬレベルの信号ではなく、ＭＯＳレベル（電
源電圧にほぼ等しい信号振幅）の信号である。
まず、端子５３が高レベルのときの動作について説明す
る。端子５３が高レベルのなのでＮＭＯＳトランジスタ
３００．３６１．３４６．３４７に電流が流れる。ＮＭ
Ｏ５トランジスタ３００はゲートに一定電圧を加えて流
れる電流を一定にするための素子である。ＮＭＯＳトラ
ンジスタ３００．３６１．３４６．３４７に電流が流れ
るのでエミッタホロワ端子５１．５２の電位は入力信号
端子３の電位に対応した電位になる。例えば、端子３が
高レベルなら、端子５１は低レベル、端子５２は高レベ
ルとなる。端子５２が高レベル、端子５１が低レベルな
ので、ＰＭＯＳトランジスタ４２５が非導通、ＰＭＯ５
Ｉ−ランジスタ４２６が導通する。ＰＭＯ５トランジス
タ４２６が導通するのでバイポーラトランジスタ１４１
は導通し出力端子３７は高レベルになる。インバータ回
路７５５．７５４はラッチ回路を構成していることは第
１２図の回路と同じである。端子３が低レベルのときは
上の説明とは逆に端子３７の電位が低レベルになること
はいうまでもない。つまり、クロック信号端子５３が高
レベルの場合、出力端子３７には入力端子３の信号に対
応した信号が出力される。
次に、クロック信号端子５３が低レベルのときの動作に
ついて説明する。端子５３が低レベルなのでＮＭＯ５ト
ランジスタ３６１．３００．３４６．３４７に電流は流
れない。Ｎ Ｍ ＯＳ トランジスタ３６１．３００．
３４６．３４７に電流が流れないので、エミッタホロワ
端子５１．５２の電位は入力端子３の電位に関係なく高
レベルになる。端子５１．５２が高レベルなのでＰＭＯ
Ｓトランジスタ４２５，４２６は非導通状態になる。
ＰＭＯ３トランジスタ４２５が非導通状態なので、ＮＭ
ＯＳトランジスタ３４８．３４９．３５０も非導通とな
り入力端子３の信号は出力端子３７に影響しなくなる。
一方、インバータ回路７５４．７５５はフリップフロッ
プを構成しているので、クロック信号端子５３の電位が
低レベルになる以前の出力端子３７の電位を保持する。
第１３図の回路は、従来のシリーズゲート回路を用いて
いないこと、ラッチ回路を構成する要素回路は第１図の
ＮＭＯＳトランジスタを電流源に用いたカレントスイッ
チ回路とＣＭＯＳ回路であることは第１２図の回路と同
じであり、動作電圧の限界は第１図、第１２図の回路と
同じである。
従来回路より低電圧で動作することは第１図の回路の説
明で述べた通りである。
第１４図は第１３図の回路の入力信号３．クロック信号
５３、出力信号３７の動作タイミングを示している。
ｔｏはタロツク信号端子５３が低レベルから高レベルに
変化するタイミング、ｔｌは入力信号３が切り替わるタ
イミング、ｔ２は出力信号が切り替わるタイミング、ｔ
３はクロック信号端子５３が高レベルから低レベルに変
化するタイミングを表している。簡単に説明する。入力
信号３が切り替わったときに出力端子３７の電位が高速
に応答するためには、エミッタホロワ端子５１．５２の
応答が早いことが必要である。つまり、入力信号３が変
化するときにはＮＭＯ５トランジスタ３６１− ３００
．３４６，３４７に電流を流しておく必要がある。その
ために、入力信号３が切り替わるタイミングｔ１よりも
以前の時刻１０にクロック信号端子５３は高レベルにセ
ットアツプしておく。入力信号３が切り替わり、出力信
号が切り替わる前に端子５３の電位を低レベルとすると
。
７５５．７５４のラッチ回路には誤情報が記憶されるお
それがあるので、出力信号が切り替わった後、時刻ｔ３
にクロック信号端子Ｓ３を高レベルから低レベルにする
。第１３図の回路は第１４図のように制御することで、
端子５３が低レベルの期間は定常電流が流れない。これ
により、低電圧動作可能のラッチ回路であるというだけ
ではなく同時に低消費電力化も達成される。
第１３図の実施例の回路の特徴は、クロック信号５３の
レベルをＭＯＳレベルとし、カレントスイッチ、エミッ
タホロワの電流をスイッチングして、エミッタホロワ端
子をともに高レベルとし２てレベル変換回路の出力が高
インピータンスの状態を実現し、レベル変換回路の出力
にラッチ回路を加えた点にある。
第１５図は、本発明の他の一実施例で、低電圧動作可能
なりｉＣＭＯ３ＬＳＩのランチ回路を示している。３は
ＥＣＬレベルの信号入力端子。
５３はＭＯＳレベルのクロック信号端子、４はリファレ
ンス電圧端子、３７はＭＯＳレベルの出力端子、１はＧ
ＮＤ端子、２は負の＠源端子、７は一定電圧端子、５１
．５２はエミッタホロワ端子、５４は５３と逆相のＭＯ
Ｓレベルのクロック信号端子、１００番台はバイポーラ
トランジスタ、２００番台は抵抗、３００番台はＮＭＯ
Ｓトランジスタ、４００番台はＰＭＯ３Ｉ−ランジスタ
。
７５４はインバータ回路を示している。
基本的な動作は第１３図の回路と同しなので詳細な説明
は省略し、第１３図の回路との違いを説明する。第１５
図の回路と第１３図の回路の違いは、エミッタホロワの
電流源を直列に接続したＮＭＯＳトランジスタとしたこ
と、データ保持の状態でエミッタホロワ端子の高レベル
をＧＮＤ電位まで引き上げるＰＭＯＳトランジスタ４５
ｏ。
４５１を加えたこと、第１３図の回路のインバータ回路
７５５をクロックインバータ回路としたことである。エ
ミッタホロワの電流源はＮＭＯ３トランジスタ３４６，
３６２と３４７，３６３である。ゲートに一定電圧７を
加えたＮＭｏ５トランジスタ３６２．３６３は電源電圧
が変動してもエミッタホロワ電流が変動しないよう一定
電流を流すための素子である。ＰＭＯ５トランジスタ４
５０．４５１は端子５３が低レベルになってデータ保持
の状態になったとき端子５１．５２の電位をＧＮＤ電位
まで引き上げる。、ＰＭＯＳトランジスタ４５２．４５
３．ＮＭＯＳトランジスタ３６４．３６５はクロックイ
ンバータ回路を構成する素子である。
データ保持の状態、端子５３が低レベル、Ｓ３と逆相の
端子５４が高レベルのときは、ＰＭＯＳトランジスタ４
５２．ＮＭＯＳトランジスタ３６５が導通状態でインバ
ータ回路７５４とラッチ回路を構成し端子３７の電位を
保持する。逆に端子５３が高レベル、端子５４が低レベ
ルのときはＰＭＯ５トランジスタ４５２、ＮＭＯＳトラ
ンジスタ３６５が非導通状態となりラッチ回路としては
働かず、クロックインバータ回路は出力端子３７の電位
には影響しない。
第１５図のＰＭＯ５トランジスタ４５０゜４５１は第１
２図、第１３図の回路に加えても同じ効果があることは
いうまでもない６また、第１２図、第１３図のインバー
タ回路７５５を第１５図のようにクロックインバータ回
路としてもかまわない。
第１６図は本発明の他の一実施例で、低電圧動作可能な
り ｉ ＣＭ ＯＳ Ｌ Ｓ Ｉのラッチ回路の一部を
示している。３はＥＣＬレベルの信号入力端子、５３は
ＭＯＳレベルのクロック信号端子、４はリファレンス電
圧端子、ｌはＧＮＤ端子、２は負の電源端子、７は一定
電圧端子、５１．５２はエミッタホロワ端子、１００番
台はバイポーラトランジスタ、２００番台は抵抗、３０
０番台はＮＭＯ５！−ランジスタ、４００番台はＰ Ｍ
ＯＳトランジスタを示している。
基本的な動作は第１２図、第１３図、第１５図の回路と
同しなので詳細な図示と説明は省略し、第１２図、第１
３図、第１５図の回路との違いを説明する。第１５図の
回路と第１６図の回路の違いは、データ保持の状態でエ
ミッタホロワ端子の高レベルをＧ Ｎ Ｄ電位まで引き
上げる方法にある。
第１２図、第１３図、第１５図の回路は、２つのエミッ
タホロワ端子あるいはワイヤードオワ端子をともに高レ
ベルとしてデータ保持の状態を実現するのに、バイポー
ラトランジスタのワイヤードオワ論理を用いて、あるい
はカレントスイッチの電流をスイッチングしてエミッタ
ホロワのバイポーラトランジスタのベース電位をＧ Ｎ
Ｄ ８位として実現した。第１６図の回路ではエミッ
タホロワ端子５１．５２の電位をともに高レベルとする
のに、バイポーラトランジスタ１０２，１０３のベース
にＰＭＯＳトランジスタ４５４，４５５を接続する。第
１３図の回路のようにカレントスイッチの電流をスイッ
チングしてもよいが、第１６図では３００に一定電流を
流す例を示す。ＰＭＯＳトランジスタ４５４．４５５を
導通させることで。
バイポーラトランジスタ１０２．１０３のベース電位を
ＧＮＤ電位とし、第１２図、第１３図、第１５図の回路
と同様の動作が可能である。
第１６図の例ではバイポーラトランジスタ１０２．１０
３のベース電極にＰＭＯＳトランジスタ４５４．４５５
を接続したが、同様の考え方で、バイポーラトランジス
タ１０２．１０３のエミッタ電極に接続し、カレントス
イッチ、エミッタホロワの電流をスイッチングしないこ
とも可能であることはいうまでもない。
第１７図は本発明の他の一実施例で、低電圧動作可能な
りｉＣＭＯ５ＬＳＩのラッチ回路の一部を示している。
３はＥＣＬレベルの信号入力端子。
５０はＥＣＬレベルのクロック信号端子、４はすファレ
ンス電圧端子、１はＧＮＤ端子、２は負の電源端子、７
は一定電圧端子、１２．３０．５５゜９０はエミッタホ
ロワ端子、５７はＭＯＳレベルの出力端子、１００番台
はバイポーラトランジスタ、２００番台は抵抗、３００
番台はＮ Ｍ ＯＳトランジスタ、４００番台はＰＭＯ
Ｓトランジスタ、７５６．７５７．７５８は第４図の回
路のＰＭＯＳトランジスタ４０６、ＮＭＯＳトランジス
タ３１０，３１１バイポーラトランジスタ１２０で構成
されるインバータ回路と同じインバータ回路、７５４，
７５５はラッチ回路を構成するインバータ回路を示して
いる。
図を簡単にするために、エミッタホロワの放電回路は図
示していない。動作を第１７図を用いて説明する。第１
７図の回路は端子５０にクロック信号を入力し、端子５
０が高レベルのとき入力端子３に対応した信号が端子５
７に出力され、端子５０が低レベルのときデータを保持
する構成となっている。
まず、端子５０が高レベルのときの動作について説明す
る。端子５ｏが高レベルのなのてＮＭＯＳトランジスタ
３６０の電流は抵抗２５０を流れる。抵抗２５０の両端
に電位差が生じ、エミッタホロワ端子９０の電位は低レ
ベル、５５の電位は高レベルとなる。端子９０の電位が
低レベル、５５の電位が高レベルとなるので、インバー
タ回路７５７の出力は低レベル、７５８の出力は高レベ
ルとなる。インバータ回路７５７の出力は低レベル、７
５８の出力は高レベルとなるのでＰＭＯ５トランジスタ
４５６、ＮＭＯＳトランジスタ３６８．３６９は導通状
態になる。
一方、端子３が高レベルのときは、端子１２が高レベル
、端子３が低レベルのときは端子１２が低レベルとなる
。端子３が高レベルのときは、端子１２が高レベルなの
で、インバータ回路７５６の出力は低レベルとなる。イ
ンバータ回路７５６の出力は低レベルなのでＰＭＯＳト
ランジスタ４５７が導通し、Ｎ Ｍ ＯＳ トランジス
タ３６６゜３６７は非導通となる。ＰＭＯ５トランジス
タ４５６．４５７が導通するのでバイポーラトランジス
タ１５５は導通し出力端子５７は高レベルになる。イン
バータ回路７５５．７５４はランチ回路を構成している
ことは第１２図の回路と同しである。端子３が低レベル
のときは上の説明とは逆に端子５７の電位が低レベルに
なることはいうまでもない。つまり、クロック信号端子
５０が高レベルの場合、出力端子５７には入力端子３の
信号に対応した信号が出力される。
次に、クロック信号端子５０が低レベルのときの動作に
ついて説明する６バイボーラトランジスタ１５１が導通
するので、エミッタホロワ端子９０は高レベル、５５は
低レベルとなる。端子９０が高レベル、５５が低レベル
なのでインバータ回路７５８の出力は低レベル、７５７
の出力は高レベルとなる。インバータ回路７５８の出力
は低レベル、７５７の出力は高レベルとなるのでＰＭＯ
Ｓトランジスタ４５６．ＮＭＯＳトランジスタ３６８，
３６９は非導通状態になる。
ＰＭＯＳトランジスタ４５６、Ｎ Ｍ ＯＳ トランジ
スタ３６８．３６９が非導通状態なので、端子３が高レ
ベルか低レベルかにかかわらず、インバータ回路７５６
の出力は端子５７の電位に影響しなくなる。つまり、Ｐ
ＭＯ５トランジスタ４５６．４５７、ＮＭＯ３Ｉ−ラン
ジスタ３６６．３６７．３６８．３６９、バイポーラト
ランジスタ１５５で構成される回路の出力は高インピー
ダンスの状態になる。一方、インバータ回路７５４，７
５５はフリップフロップを構成しているので、タロツク
信号端子５０の電位が低レベルになる以前の出力端子５
７の電位を保持する。
第１７図の回路も従来のシリーズゲート回路を用いずに
ラッチ回路を構成しており、その要素回路は第１図のＮ
ＭＯ５Ｉ−ランジスタを電流源に用いたカレントスイッ
チ回路とＣＭＯ５回路である。
つまり、動作電圧の限界は第１図の回路と同じであり、
従来回路より低電圧で動作することは第１図の回路の説
明で述へた通りである。
本実施例の回路の特徴は、低電圧動作を可能にするため
に、シリーズゲートを用いずに、入力信号端子３を入力
するカレントスイッチとクロソク信号５ｏを入力するカ
レントスイッチを並列に設け、２つのカレントスイッチ
の出力をＢｉＣＭＯ５回路で論理をとることで出力が高
インピーダンスの状態を実現し、ラッチ回路を実現した
点にある。
第１８図は本発明の他の一実施例で、低電圧動作可能な
りｉＣＭＯＳラッチ回路を、センスアンプに用いた例を
示している。６１．６２はデータ線、６３はワード線、
５８はＭＯＳレベルのクロック信号端子、６０は列選択
線、６４．６５はコモンデータ線、１はＧＮＤ端子、２
は負の電源端子、７は一定電圧端子、６６．６７はエミ
ッタホロワ端子、５９はＭＯＳレベルの出力端子。
１００番台はバイポーラトランジスタ、２００番台は抵
抗、３００番台はＮＭＯＳトランジスタ、４００番台は
ＰＭＯＳトランジスタ、７５５゜７５４はラッチ回路を
構成するインバータ回路、７９０はメモリセルを示して
いる。 第１８図の回路は第１３図のラッチ回路をセン
スアンプに用いた例で基本的な動作は第１３図の回路と
同じなので詳細な説明は省略する。第１３図の回路では
入力信号はＥＣＬ信号だったが、第１８図の回路ではコ
モンデータ線６４．６５の差動信号になっていることが
異なる点である。端子５８のクロック信号のタイミング
も第１３図の回路と同じである。また、５８の信号はＡ
ＴＤ信号を利用して容易に発生できること、選択信号と
論理をとればセンスアンプが複数個ある場合でも第１８
図の回路が適用できることはいうまでもない。
本実施例の回路の特徴は、クロック信号５８のレベルを
ＭＯＳレベルとし、カレントスイッチ、エミッタホロワ
の電流をスイッチングして、エミッタホロワ端子をとも
に高レベルとしてレベル変換回路の出力が高インピーダ
ンスの状態を実現しラッチ機能を実現したこと、端子５
８が低レベルの期間は定常電流を流さないことにより、
低電圧動作可能のラッチ回路であるというだけではなく
同時に低消費電力化も達成した点にある。[Function] NMO5 with feedback so that the current is constant at the gate
By configuring the current source circuit with transistors, saturation of bipolar transistors can be avoided and the voltage can be reduced. By not using a series gate, the latch circuit can be
Can lower voltage. A reference voltage circuit using a dummy circuit can lower the voltage of the reference voltage circuit. By configuring the discharge circuit of the emitter follower with active elements, the steady current of the emitter follower circuit can be changed, and by configuring the level conversion circuit with an inverter that applies a constant potential to the source of the 8MO5 transistor, the steady current of the level conversion circuit can be changed.
By switching the current source of the ECL circuit, the current of the ECL circuit can be reduced. [Embodiment] FIG. 1 shows an ECL circuit and a constant voltage circuit capable of low voltage operation according to an embodiment of the present invention. The operation of the circuit shown in FIG. 1 will be explained in detail. In Figure 1, 1 is the GND terminal, 2, indicated by a downward arrow, is the negative power supply terminal, 3 is the signal input terminal, 4°6 is the reference voltage terminal, 5.7 is the constant voltage terminal, and 12.30 is the emitter follower terminal. , 39.80.81.82 are internal terminal numbers added for explanation, 100s are bipolar transistors, 200s are resistors, 300s are NMO8
Transistor, 400 series is PMOS transistor, 5
The 00s represent diodes, 600 represents a Schottsky barrier diode, 700 represents a comparison circuit, and 708 represents an ECL circuit simulation circuit. The Schottky barrier diode 600 is an element for protection when the potential of the input terminal 3 rises above the GND level. The NMOS transistor 300 is a 6PMOS transistor 4 that functions as a current source that flows a constant current.
00.401.402, NMOS transistor 303,
304 constitutes a comparison circuit 700. Bipolar transistor 105, diode 500, NMOS transistor 302, bipolar transistor 106, diode 501, and NMOS transistor 305 are connected to terminal 80.
A level shift circuit for level shifting the potential at terminal 6 and increasing the potential at terminals 81 and 82; resistors 202, 2;
03, 708 consisting of bipolar transistor 104 and NMOS transistor 301 is resistor 200, 201
, bipolar transistor 100.101. A current switch simulation circuit composed of an NMOS transistor 300, PMO5 transistors 403, 404, 405, and a resistor 204 act as a current source for the differential amplifier circuit 700.
This is a gate potential setting circuit for the MOS transistor 400. Here, it is assumed that the potential of the reference voltage terminal 6 is -0,4
V, the potential of terminal 5 is -0.8V, the resistance values of resistors 202 and 203 are equal, and the resistance value of resistor 200°201 is 202
, 203 will be explained. The operation of the potential setting circuits 700 and 708 of the terminal 7 will be described. PMOS transistor 400.401.402
, NMOS transistors 303 and 304 compare the potentials of the terminals 81 and 82. If the potential of the terminal 81 becomes higher than the potential of the terminal 82, the ON resistance of the PMOS transistor 402 becomes smaller than the ON resistance of the PMOS transistor 401, and the current source P
The current flowing through the MOS transistor 400 flows through the pMO5 transistor 402. Therefore, the potential of terminal 7 increases. When the potential of the terminal 7 increases, the ON resistance of the NMOS transistor 301 decreases, and the current flowing through the NMOS transistor 301 increases. When the current flowing through 301 increases, the potential of terminal 80 decreases, and the potential of terminal 81 also decreases. In other words, the above path forms a negative feedback loop. Conversely, when the potential of terminal 81 becomes lower than the potential of terminal 82, the potential of terminal 7 decreases, and the potentials of terminal 8o and terminal 81 tend to increase. If the gain of the differential amplifier is large enough, the terminal 81
．． The potentials at 82 become equal and reach a stable state. terminal 8
Since the potentials of 1.82 are equal, the potentials of terminal 80 and terminal 6 are also equal. Now the potential of terminal 6 is -0.4V, so terminal 8
The potential of the terminal 7 is determined so that the potential of 0 also becomes -0.4V. If the 8MO5 transistors 300 and 301 are designed to have the same size, the resistance values of the resistors 202 and 203 are equal, and the resistance value of the resistor 200.201 is twice that of the resistors 202 and 203, so the signal at the emitter follower terminal 12.30 The amplitude will be 0.8V. Since a negative feedback loop is formed using a differential amplifier and the potential of terminal 7 is set so that the potentials of terminal 80 and terminal 6 are equal, the potential of terminal 12.30 can be set stably regardless of the power supply voltage and temperature. . Although the circuit shown in FIG. 1 is an example in which the differential pair of the differential amplifier is composed of PMOS transistors, it goes without saying that NMOS transistors or bipolar transistors may also be used. In addition, since an NMOS transistor is used as a current source, unlike a bipolar transistor, the operating speed does not decrease even when the potential at terminal 39 is lower than the potential at terminal 7, and is lower than the conventional circuit shown in FIG. Can supply constant current up to the power supply voltage. FIG. 2 shows the relationship between the signal amplitude of the emitter follower terminal and the power supply voltage of the circuit of FIG. 1 and the circuit of FIG. 19. In the circuit shown in Fig. 19, the signal amplitude at terminal 12 decreases rapidly when the power supply voltage drops below 2.8V, but in the circuit shown in Fig. 1, the signal amplitude does not decrease even when the power supply voltage is 2.4V, and it operates stably. do. As explained above, the feature of the fifth embodiment is that an NMOS transistor is used as the current source of the current switch, and a comparison circuit compares the reference voltage and the output of the simulation circuit, and the NMOS transistor is used so that the reference voltage and the output voltage of the simulation circuit are equal. The purpose is to control the gate potential of the transistor. FIG. 3 shows an embodiment of the present invention, which is a circuit that operates at a low voltage and has little dependence on the power supply voltage, which generates the potential of the reference voltage terminal 4.6 of the circuit shown in FIG. The operation of the circuit shown in FIG. 3 will be explained in detail below. 1 in Figure 3 is the GND terminal, 2 indicated by the downward arrow is the negative power supply terminal, 4.6 is the reference voltage output terminal,
31, 40, and 41 are internal terminals, 100s are bipolar transistors, 200s are resistors, 701 is a dummy bandgap circuit, and 702 is a bandgap circuit for generating potentials at terminals 4 and 6. First, the dummy bandgap circuit 701 will be explained. When the power supply voltage fluctuates, the current flowing through bipolar transistor 110 fluctuates, and the emitter potential of bipolar transistor 109 fluctuates. For example, when the power supply voltage increases, the current flowing through the bipolar transistor 110 increases, suppressing the rise in the potential of the terminal 4o and the emitter potential of the bipolar transistor 109, but compensates for the increase in the base and emitter voltages of the bipolar transistor 110. Can not. Therefore, another punt gap circuit 702 is provided to compensate for fluctuations in the power supply voltage. The terminal 41 corresponds to the terminal 40 of the bandgap circuit 701, the terminal 31 has a reference potential 1.2 V higher than the negative power supply terminal 2, and the bipolar transistor 112 corresponds to the bipolar transistor 1 of the bandgap circuit 701.
It is a bipolar transistor equivalent to 10. When the power supply voltage increases, the current flowing through the bipolar transistor 110 increases. The same current is passed through the pievora transistor 111. As a result, even if the bipolar transistor 112 is not provided and the power supply voltage increases, the potential at the terminal 41 will rise only to the same extent as the potential at the terminal 40. In other words, even if the power supply voltage increases, the current flowing through the bipolar transistor 112 hardly increases. In the end, the VBE of the bipolar transistor 112 does not change, and the potential at the terminal 31 no longer depends on the power supply voltage. In the example of FIG. 3, one dummy circuit is provided, but it is also possible to further increase the number of dummy circuits using the same concept. If the power supply voltage dependence cannot be sufficiently improved with one dummy circuit, the number of dummy circuits may be increased. Terminal 41 receives 1.2v from the negative power supply terminal 2 of terminal 31.
A potential VBE higher than the high reference potential can be obtained. In other words, the emitter potential of the bipolar transistor 119 is at the terminal 31.
becomes the same as the potential of The base of the terminal 31 is connected to both ends of the resistor 216. ! ! Since the voltage is applied, the flowing current becomes constant, and the potential of the terminal 6 becomes a potential lower by a certain voltage than the GND potential. The current flowing through the bipolar transistor 117 is 2, the current flowing through the bipolar transistor 115 is 1, the voltage between the base and emitter of the bipolar transistor 116 is V B E (116), and the resistance values of the resistors 213 and 214 are R2 and R3. Expressed as, the potential difference between terminal 4 and GND terminal 1 is (R2/R3)(kT/q)In(n11/I2)+V
It is represented by BE (116). Here, k is the Boltzmann constant, T is the temperature, q is the amount of electron charge, and n is the ratio of the emitter areas of the bipolar transistor 117 and the bipolar transistor 115. By selecting the resistance values of the resistors 213 and 214 so as to cancel the temperature dependence of V B E (116), the potential of the terminal 4 also becomes constant regardless of the temperature or power supply voltage. The potential of the terminal 41 is approximately 2 cm higher than that of the negative power supply terminal 2. Since it will operate stably if there is a potential difference of about 0.5V between both ends of the resistor 209, it will operate at a power supply voltage of about 2.5V, realizing a low-voltage reference voltage generation circuit that is stable against power supply voltage fluctuations and temperature fluctuations. can. As explained above, the feature of the embodiment of FIG. 3 is that in addition to the bandgap circuit 702 for generating the reference voltage, a dummy bandgap circuit 701 is provided, and the bandgap circuit 702 for generating the reference voltage is provided with a dummy bandgap circuit 701. A bipolar transistor 111 is added, and its base potential is provided by a dummy bandgap circuit 701. As a result, even when the power supply voltage fluctuates, the bipolar transistor 1
The current flowing through the terminal 12 does not change, and the potential at the terminal 31.4.6 can stably supply a constant voltage against fluctuations in the power supply voltage. FIG. 4 shows an emitter follower circuit, a level conversion circuit, and a constant voltage circuit with low power consumption in one embodiment of the present invention. The operation of the circuit shown in FIG. 4 will be explained in detail below. 1 in FIG. 1 is a GND terminal, 2 indicated by a downward arrow is a negative power supply terminal, 3 is an ECL level signal input terminal, 4.
23 is a reference voltage terminal, 7.8.9.10 is a constant voltage terminal, 11 is a signal output terminal with a signal amplitude approximately equal to the power supply voltage, 12.3° is an emitter follower terminal, 13.1
4.15.16.17.18.19.20.21.22
are internal terminal numbers added for explanation; 100s are bipolar transistors, 200s are resistors, 300s are NMOS transistors, 400s are PMOS transistors, 500s are diodes, and 703 is a constant that generates the potential of terminal 8. voltage circuit. 704 is a constant voltage circuit that generates the potential of terminal 9; 705
shows a simulated current switch and emitter follower circuit. Resistors 200, 201, bipolar transistor 100.
101, the current switch circuit constituted by the NMOS transistor 300 is a normal circuit, so its explanation will be omitted. NMOS transistor 306.307.308,309
is an emitter follower bipolar transistor 102,1
03 discharge circuit. PMOS transistor 406.
Bipolar transistor 120 and NMOS transistor 310.311 are NMOS transistor 310.311.
This is an inverter circuit in which a constant potential lower than the threshold voltage of the NMOS transistor than the low-level potential of the emitter follower is applied to the source of 311. Similarly, PMOS transistor 407. Bipolar transistor 121. NMOS transistors 312 and 313 connect terminal 1 to the sources of NMOS transistors 312 and 313.
This is an inverter circuit that provides a constant potential that is lower than the low level potential of No. 3, the threshold voltage of the NMOS transistor. First, the emitter follower circuit will be explained. In the conventional B1CMOS LSI, the current source of the emitter follower discharges the load capacitance with a constant current, but in this embodiment, a large current is passed only in the transient state of discharging the load capacitance, and in the steady state, almost no steady current is caused to flow in the emitter follower. When the potential of the constant voltage terminal 8 is set to a potential lower than the low-level potential of the emitter follower by the threshold voltage of the NMOS transistor, the NMOS transistor 306 in the steady state.
and 309 or 307 and 308 are in a non-conducting state, so almost no steady current flows. When the signals are switched, for example, when the emitter follower terminal 30 is at a low level and the emitter follower terminal 12 is at a high level, the state where the emitter follower terminal 30 is at a high level and 12 is at a low level is changed, the NMOS transistor 307,
308 changes from a non-conducting state to a conducting state, and NMOS transistors 306 and 309 change from a conducting state to a non-conducting state. During this switching period, the NMOS transistor 3
There is a period when 06.308.307.309 are all conductive. NMOS transistor 306.308.30
7.309 are both conductive, so 306.307.
A large current flows through 308 and 309. This current causes terminal 12 to change from a high level to a low level. on the other hand,
Although a large current also flows through the terminal 3o, the bipolar transistor 102 causes the terminal 30 to change from a low level to a high level. In this way, low power consumption of the emitter follower is achieved by allowing a large current to flow through the emitter follower only during a transient period when the potential of the emitter follower terminal changes, and by causing almost no current to flow in a steady state. Next, the level conversion circuit will be explained. In the conventional circuit shown in Figure 22, a steady current flows through the level conversion circuit, but
In the circuit shown in Figure 4, no steady current flows through the level conversion circuit,
Lower power consumption of the level conversion circuit is achieved. The level conversion circuit is composed of an inverter circuit described below. The inverter circuit is composed of a PMOS transistor 406, a bipolar transistor 120, and an NMOS transistor 310.311.
N from the low level potential of the emitter follower to the source of 11.
By applying a constant potential with a low threshold voltage to the MOS transistor, a circuit is created in which no steady current flows when the emitter follower terminal 12 is at a low level. Even when the terminal 12 is at a high level, the PMOS transistor 40
6 is in a non-conducting state, no steady current flows. Also, the low level of the output terminal 13 is the emitter follower terminal 1.
Since the signal amplitude is lower than the low level potential of No. 2 by the threshold voltage of the NMOS transistor, the signal amplitude of No. 13 is larger than that of No. 12. Similarly, PMOS transistor 407, bipolar transistor 121, NMOS transistor 312
, 313, no steady current flows whether the terminal 13 is at a low level or a high level, and the signal amplitude is a circuit in which the threshold voltage of the terminal 11 is larger than that of the terminal 13. In this way, by using several stages of inverter circuits that apply a constant voltage lower than the low level of the input signal to the source of the NMOS transistor, it is possible to amplify the emitter follower signal to the power supply voltage without flowing a steady current. It is possible. In other words, it is possible to realize a level conversion circuit in which no steady current flows. Although the embodiment shown in FIG. 4 shows the case where the inverter circuit has two stages, it is important to note that the number of stages is not limited to two stages, and that it is possible to use not only the inverter circuit but also a general logic circuit to create a two-man NAN.
It goes without saying that logic may be constructed using D circuits. A circuit block 703 is a power supply circuit that supplies the potential of the terminal 8, and a comparison circuit of the potential of the terminal 19 and the potential of the terminal 16, and a power supply circuit that supplies the potential of the terminal 8.
It consists of gNMO5l-transistor 320°323. A capacitor 800 is a capacitor for suppressing fluctuations in the potential of the terminal 8. Bipolar transistor 125, diode, 502. NMOS transistor 324 and bipolar transistor 126. The diode 503 and the NMO3 transistor 328 are a level shift circuit for level shifting the potential of the terminals 16 and 19 to the terminals 17 and 18. PMOS transistor 408.409.410
, NMOS transistors 325 and 326 constitute a differential amplifier and compare the potentials of terminal 18 and terminal 17. P
The MO3 transistor 411 and the NMOS transistor 327 are a circuit for setting the gate potential of the current @408 of the differential amplifier. When the terminal 17 becomes a higher level than the terminal 18, the terminal 20 becomes a high level. When the terminal 20 becomes high level, the current flowing through the NMOS transistor 323 becomes large, and the potential of the terminal 16 becomes low. Conversely, when the potential of terminal 17 becomes lower than the potential of terminal 18, the potential of terminal 20 becomes lower. When the potential of the terminal 20 becomes lower, the current flowing through the NMOS transistor 323 becomes smaller and the current of the terminal 16 increases. That is, the resistor 218, the bipolar transistor 125,
A negative feedback loop of the diode 502, the differential amplifier, and the NMOS transistor 323 is formed, and the potential at the terminal 16 eventually becomes equal to the potential at the terminal 19. NMOS transistors 321 and 322 are NMOS transistors 306 and 308
Or, with a 307°309 dummy circuit, gate terminal 1
On 4.15, high level of emitter follower by 705,
Apply a low level potential. When the resistance values of the resistors 219 and 218 are set to be equal, the potentials of the terminals 16 and 19 are equal, so that the current flowing through the NMOS transistors 321 and 322 becomes equal to the current flowing through the NMo5 transistor 329. NMOS transistors 306, 307 and 321
, 322 are designed to have the same size, the current flowing through 306, 307 and the current flowing through 321, 322 will be equal, so it becomes possible to design the steady current flowing through 306, 307 by 703. Further, when the signal at the emitter follower terminal 12.30 is switched and the load capacitance is discharged, the discharge current of the load flows into the terminal 8, and the potential of the terminal 8 increases. When the potential at terminal 8 increases, the current flowing through NMO5 transistor 322 decreases and the potential at terminal 16 increases. When the potential of the terminal 16 increases, a large current flows through the NMOS transistor 323 until the potential of the terminal 16 becomes equal to the potential of the terminal 19, and the potential of the terminal 8 is lowered to the steady state potential. The circuit 705 in FIG. 4 is an NMo5 transistor 321.3
This is a circuit for supplying the high level and low level potential of the emitter follower to the gate of 22, and is a current switch and a dummy circuit of the emitter follower. The resistor 217 is a resistor corresponding to the load resistors 200 and 201 of the current switch, the bipolar transistor 122 is a bipolar transistor corresponding to 101, the NMOS transistor 319 is an NMO3 transistor corresponding to the current source 300, and the NMOS transistors 314, 315, 316, and 317 are 306.
This is an NMOS transistor corresponding to 307.308.309. A low-level potential of the emitter follower is obtained at the terminal 15, and a high-level potential is obtained from the diode-connected bipolar transistor 124 at the terminal 15. NMO5 transistor 318 is a current source NMOS transistor. A circuit 704 in FIG. 4 is a power supply circuit that generates the potential of the terminal 9, and includes a portion that generates an intermediate level between the low level and the high level of the terminal 12, and the resistor 220. bipolar transistor 127
．． 128, NMOS transistor 330.331 and inverter circuit, PMOS transistor 412, NMOS transistor 332, differential amplifier, PMOS transistor 413.415.416, NMOS transistor 333
．． Consists of 334. A capacitor 801 is a capacitor for suppressing fluctuations in the potential of the terminal 9. PMOS transistor 414
, the NMOS transistor 335 is a circuit for setting the gate potential of the PMOS transistor 413. Terminal 23 provides an intermediate level between the low and high levels of terminal 13. A differential amplifier compares the potentials of terminals 22 and 23. When the potential of terminal 22 becomes higher than the potential of terminal 23, NMO
5I-The gate potential of transistor 333 becomes high and terminal 2
The potential of 2 decreases. When the potential of the terminal 22 becomes lower than the potential of the terminal 23, the gate potential of the NMOS transistor 333 becomes lower, and the potential of the terminal 22 increases. Eventually terminal 22
The potential of the terminal 23 becomes equal to the potential of the terminal 23. When the input signal is switched, a discharge current of the output load capacitance flows into the terminal 9, and the potential of the terminal 9 rises. When the potential of terminal 9 rises, the potential of terminal 22 rises, and the gate potential of NMOS transistor 333 rises, so the current flowing through 333 increases and the potential of terminal 9 returns to a steady state. Also,
The potential of the terminal 21 is an intermediate level of the potential of the terminal 12, and the potential of the terminals 23 and 22 is an intermediate level of the potential of the terminal 13. Therefore, the potential of the terminal 12 is exactly the intermediate level of the potential of the inverter circuit 412. The potential of terminal 9 is determined so as to have a logic threshold of 332. As a result, due to temperature fluctuations and process variations, PMO5I-transistor
Even if the conductance of the NMO5I transistor changes, the balance between the rise time and fall time of the terminal 13 when the terminal 13 is switched does not change, and stable operation is possible. It goes without saying that the potential at terminal]O can also be generated by a circuit similar to 704. As explained above, in the circuit of this example, the discharge circuit of the emitter follower is configured with active elements, and by flowing a large current only when the load capacitance is discharged, the steady current of the emitter follower is reduced. consists of a differential amplifier, a current switch, and an emitter follower dummy circuit, and this constant voltage circuit discharges the discharge current that flows into the constant voltage terminal when the signal is switched.In order to reduce the power consumption of the level conversion circuit, an NMOS We have realized a level conversion circuit in which no steady current flows by amplifying the signal amplitude by the threshold voltage of the NMOS transistor using an inverter circuit that applies a constant potential that is threshold voltage lower than the input low-level potential to the source electrode of the transistor. A dummy circuit that generates an intermediate level of an input signal using a constant voltage circuit, CMOS
It consists of an inverter circuit and a differential amplifier, and is characterized by the constant voltage circuit discharging the discharge current that flows into the constant voltage terminal when the signal changes. FIG. 5 shows another embodiment of the circuit for generating the potential at terminal 10 of the circuit of FIG. 1 in Figure 5 is the GND terminal, 2 is the negative power supply terminal, '7.2
4 is a constant voltage terminal, 9 is a terminal connected to terminal 9 in FIG. 4, 10 is an output terminal that supplies the potential of terminal 10 in FIG. 4,
25, 26, 27, 28, 29 are internal terminal numbers added for explanation, 100s are bipolar transistors, 200s are resistors, 300s are NMO5I-transistors, 400s are PMOS transistors, 500s are diodes, The 800 series indicates the capacity. NMOS transistor 336 and resistor 22 in the circuit of FIG.
0 is an element for monitoring the current flowing through the NMo5 transistors 312 and 313 when terminal 9 in FIG. capacitance, bipolar transistor 129, diode 504 . N.M.O.
S transistor 337 and bipolar transistor 130
, diode 505, and NMo5 transistor 340 change the levels of terminals 25 and 26 to terminals 27 and 2, respectively.
Level shift circuit for level shifting to 8, ps1
The 0s transistors 415, 416 and 417 and the NMOS transistors 338 and 339 are differential amplifiers for comparing the potentials of the terminals 25 and 28. NMOS transistor 342 is a current source for flowing a constant current. When the potential of terminal 27 becomes higher than the potential of terminal 28, terminal 2
The potential of NMOS transistor 343 increases, and the current flowing through NMOS transistor 343 increases. Since the current at 343 increases, the potential at terminal 25.27 decreases. Conversely, when the potential of terminal 27 becomes lower than the potential of terminal 28, the potential of terminal 29 becomes lower. When the potential of the terminal 29 becomes lower, the current flowing through the NMOS transistor 343 becomes smaller, and the current flowing through the NMOS transistor 343 becomes smaller.
The potential of increases. Eventually, the potentials at terminals 25 and 26 become equal. Since the potentials of terminals 25 and 26 are equal, the resistor 221
When the values of the resistor 220 and the resistor 220 are made equal, the currents flowing through the NMOS transistors 336 and 341 become equal. NMOS transistor 336 and NMOS transistor 31 in FIG.
If the sizes of transistors 3 and 3 are designed to be the same, the steady current flowing through transistor 313 in FIG. 4 and the current flowing through NMOS transistor 341 in FIG. 5 will be equal. In other words, it is possible to design the steady current of the level conversion circuit of FIG. 4 with the circuit of FIG. 5. In the above explanation, the resistance values of the resistors 221 and 220 are equal, and the sizes of the NMOS transistors 336 and 313 are equal, but the ratio of 221 and 220, 336
, 313 can be used to design the current. Also, the discharge current of the load at the time of signal switching is at terminal 10.
When the potential of the terminal 10 increases, the potential of the terminal 25 increases, the potential of the terminal 29 increases, and the current flowing to the NMOS transistor 343 increases, so the potential of the terminal 10 decreases. Return to steady state. As explained above, the features of the embodiment shown in FIG. 5 are as follows. The constant voltage circuit that supplies the potential of terminal 1o is connected to a differential amplifier, and the current flowing to the bell conversion circuit is monitored so that the current flowing through the potential of terminal 10 in FIG. 4 is constant when terminal 13 is at a low level. The reason is that it consists of a circuit and a current source. The circuit of FIG. 5 is an example of a constant voltage circuit that supplies the potential of terminal 10 of FIG. 4, but it goes without saying that a similar circuit can supply the potential of terminal 9. FIG. 6 shows another embodiment of a constant voltage circuit that supplies the potential of terminal 8 of FIG. Terminals 8, 14, and 15 correspond to terminals 8, 14, and 15 in Fig. 4, 1 is the GND terminal, 2 is the negative power supply terminal, and 35
are internal terminal numbers added for explanation; 100s are bipolar transistors, 200s are resistors, 300s are NMOS transistors, 750 is a differential amplifier, 80s are
The 0 series indicates the capacity, and the 900 series indicates the current source. In the embodiment shown in FIG. 4, a level shift circuit and a differential amplifier composed of a differential pair of PMOS transistors are combined to form a voltage comparison circuit, but as shown in FIG. The voltages may be compared using an amplifier circuit, and the output of the differential amplifier circuit may be input to the NMOS transistor 323. In the second case, it goes without saying that the differential amplifier 750 may operate with an input signal equivalent to the voltage drop across the resistors 218 and 219. In the circuit 703 of FIG. 4, an NMOS transistor 320 as a constant current source is added.
320 is not used in the circuit of FIG. 6 to simplify the circuit. Current source 900 is a current source that functions in the same way as NMOS transistor 329 in FIG. Further, a capacitor 807 is a capacitor for phase compensation. The circuit of the embodiment shown in FIG. 6 is characterized in that, in order to simplify the circuit 703 shown in FIG. 4, a current source that supplies a constant current is not used, and a level shift circuit is eliminated. FIG. 7 shows another embodiment of the constant voltage circuit for generating the potential at the terminal 8 shown in FIG. 4, which is a further simplified version of the circuit shown in FIG. 2 in Figure 7 is the negative power supply terminal, 8.32 is terminal 8 in Figure 4.
．． A terminal corresponding to 32, 806 a capacitor, and 751 a differential amplifier are shown. In the circuit shown in FIG. 7, the potential at the terminal 32 of the dummy circuit 705 shown in FIG. 4 is outputted to the terminal 8 by a differential amplifier 751 that operates as a voltage follower. The terminal 32 is a dummy circuit terminal corresponding to the terminal 8. The feature of the embodiment of FIG. 7 is that the potential of terminal 32 of dummy circuit 705 is supplied to terminal 8 by a voltage follower in order to further simplify the power supply circuit of the circuit of FIG. FIG. 8 shows another embodiment of the present invention in which the discharge circuit of the emitter follower is different from the circuit shown in FIG. 4. The bipolar transistors 102 and 103 are 10 in FIG.
Bipolar transistor equivalent to 2,103, NMO
S transistors 306 and 307 are NMOS transistors forming an emitter follower discharge circuit, and a resistor 218.2
19 is a resistor corresponding to the resistors 218 and 219 in Fig. 6, differential amplifier 750 is a differential amplifier corresponding to 750 in Fig. 6, 900 is a current source corresponding to 900 in Fig. 6, NMOS
Transistor 323 is an NMO transistor corresponding to 323 in FIG.
3 transistors, NMOS transistor 321 is 306
Alternatively, an element for monitoring the steady current flowing through 307, 807.806 is a capacitance corresponding to 807, 806 in Fig. 6, terminal 33 is a constant voltage terminal, 1 is a GND terminal, 2
is a negative power supply terminal, 34 is a constant voltage terminal corresponding to terminal 14.15 in FIG. 6, and 12.30 is an emitter follower terminal. Similarly to the circuit shown in FIG. 4, the circuit shown in FIG. 8 can be made into a circuit in which almost no steady current flows through the emitter follower by appropriately setting the potential of the terminal 33. If the potential of the terminal 33 is set to the low level of the emitter follower, for example,
When terminal 30 is at high level and terminal 12 is at low level, NM
The OS transistor 307 becomes conductive, and the OS transistor 306 becomes non-conductive. , 306 are in a non-conducting state, so no current flows. Further, although the terminal 307 is in a conductive state, no current flows because the terminal 12 and the terminal 33 are at the same potential. As mentioned above, in the circuit of FIG. 8, the discharge circuit of the emitter follower is different from the circuit of FIG. 4, but the power supply circuit 7 of FIG.
A constant voltage circuit that generates the potential at the terminal 33 can be realized using the same concept as the circuits shown in FIGS. 03, 6, and 7. The circuit of FIG. 8 is an application of the concept of the circuit of FIG. 6. A high level or low level potential of the emitter follower is generated and applied to the terminal 34 by a circuit similar to the dummy circuit 705 in FIG. As described in the explanation of the circuits in FIGS. 4 and 6, by setting the voltage drops of the resistors 218 and 219 to be equal in the differential amplifier 750, the current flowing through the NMOS transistor 321, the current flowing through the current source 900, and N It is possible to design the constant currents flowing through the M OS h transistors 306 and 307 to be equal or in a certain ratio. The basic operation is the same as the circuit 703 in FIG. 4 and the circuit in FIG. 6, so a detailed explanation will be omitted. The emitter follower discharge circuit and the constant voltage source circuit for the emitter follower in the circuit in FIG. 8 are just examples, and the circuits 705 and 703 in FIG. 4 and the circuit in FIG. It goes without saying that a power supply circuit can be realized using the concept of the circuit shown in FIG. FIG. 9 shows another embodiment of the emitter follower discharge circuit, which uses bipolar transistors to increase the discharge current when the load capacitance is discharged. In Fig. 9, 1 is the GND terminal, and 2 is the negative power supply terminal. 3 is a signal input terminal, 4 is a reference voltage terminal. 7 is a constant voltage terminal, 12.30 is an emitter follower output terminal, 100s are bipolar transistors, 200s are resistors, 300s are NMO8I-transistors, 400s
The serial number is a PMOS transistor. Reference numeral 706 indicates a bias setting circuit for the base potential of the bipolar transistor 133, and the number 800 indicates a capacitance. The circuits in Figures 4 and 8 show the case where a circuit that uses NMO5 transistors to reduce the steady current of the emitter follower is combined with a level conversion circuit. The circuit is not limited to the example shown in the figure. In the circuit of FIG. 9, the emitter potential of the bipolar transistor 133 is the same as that of the bipolar transistor 131.
Give a base potential of 132°, which gives 131.13
The steady current flowing through 2 is determined. Resistors 223 and 224 are for this bias setting. Further, when the signal is switched, base charges are supplied to the bipolar transistors 131.1 and 32 by the capacitors 804 and 805, and the current in the bipolar transistors 131.1 and 32 increases. For example, when terminal 12 changes from low level and terminal 30 to high level to terminal 12 to high level and terminal 30 to low level, the current flows through the capacitor 804 to the bipolar transistor 1.
31, flows to the resistor 223. As the potential at the base of 131 rises, the current flowing through 131 increases and terminal 3
The load capacitance connected to zero is discharged with a large current. The circuit 706 will be explained. NMOS transistor 3
Since a constant potential is applied to the gate of 44, it functions as a current source that flows a constant current. PMOS transistor 4
19 and 418 are current mirror connected, so 3
The current of 44 flows to 418. Bipolar transistor 134 is a dummy bipolar transistor of bipolar transistor 133, 135 is a dummy bipolar transistor of 131.132, and 222 is a resistor 223.224.
is a dummy resistance. That is, ]33.131.22
3 or 133, 132, and 224, and a constant current of the PMO3 transistor 418 is passed therethrough. The bipolar transistor 134 determined at this time
Since the base potential of 131.132 is equal to the base potential of 135, the same current flows through ]35.131.132. In this way, using a dummy circuit, 131.13
By setting the base potential of 2, the currents flowing in 131 and 132 can be designed to be equal with high accuracy. If the circuit shown in FIG. 1 is used for the potential of the terminal 7, a constant current will always flow through the circuit 418, so that the circuit is unaffected by fluctuations in the power supply voltage and temperature, and stable operation can be realized. As explained above, the features of the embodiment shown in FIG. 9 are that a bipolar transistor is used to reduce the steady current of the emitter follower, and that a dummy circuit is used as a bias circuit. FIG. 10 shows another embodiment of an ECL circuit capable of low voltage operation and a power supply circuit therefor. In Figure 10, 1 is the GND terminal, 2 is the negative power supply terminal, and 3 is the E
CL level signal input terminal, 4 is a reference voltage terminal, 45 is a constant voltage terminal corresponding to terminal 7 in FIG. 1, 12
．． 30.13.9.5 is terminal 12.30.13 in Figure 1
．． 9.5, 36 is a reference voltage terminal, 42 is a constant voltage terminal, 42 is a constant voltage terminal, and 42 is a constant voltage terminal.
3.44 is the internal terminal number added for explanation, 10
The 0 series is a bipolar transistor, the 200 series is a resistor,
300 series is NMOS transistor, 400 series is PM
OS transistor, 752.753 is differential amplifier, 90
Numbers in the 0 range indicate current sources. The circuit of FIG. 10 is similar to the circuit of FIG. The difference from the circuit in Figure 1 is that the PMO3 transistor 420.4
It's on 21. In the circuit shown in Figure 1, the PMOS transistor 4
Even if the threshold voltage of 06 increases due to process variations or the like, the high level potential of terminal 12 does not change. In this case, when the potential of terminal 12 changes from high level to low level, PMO3 transistor 406 becomes conductive only after the potential of terminal 12 falls below the threshold voltage of 406, so the potential of terminal 13 changes. slow to change. In the circuit shown in Fig. 10, in order to prevent an increase in response time due to such threshold voltage fluctuations of the PMO5 transistor,
If a MOS transistor 420 is provided and the threshold voltage of the PMOS transistor becomes large, the 420
The high level potential of the terminal 12 is adjusted to the threshold voltage 406 by controlling the resistance value of the terminal 12 to be large. This allows P
Increase in response time due to threshold voltage fluctuations of MOS transistors can be prevented. The resistance value of 420 is controlled by changing the potential of terminal 42. The potential of the terminal 42 is set by comparing the potential of the terminal 43 and the potential of the terminal 44 with a differential amplifier 753. The potential of the terminal 43 is a dummy potential of the high level potential of the emitter follower, and the potential of the PMOS transistor 421
゜Resistance 225, bipolar transistor】-36+10
4. Occurs in the NMOS transistor 301. The P~10S transistor 421 is 420. Resistor 225 is 200 or 201, bipolar transistor 104
is 101 or 100, NMOS transistor 30
1 is an element corresponding to 300. The PMOS transistor 422 and the current source 903 are a circuit that generates the potential of 44, and if the current of 903 is set small enough, the PMOS
5I - The threshold voltage of the transistor is available at terminal 44. A differential amplifier 753 compares the potentials of 44 and 43,
When the potential of 43 is high, the potential of 42 becomes high. As the potential at terminal 42 increases, the resistance value of the PMOS transistor increases, so the potential at terminal 43 decreases. Conversely, when the potential of terminal 43 becomes lower than the potential of terminal 44, terminal 4
The potential of 2 becomes lower. When the potential of terminal 42 becomes low, PM
Since the resistance value of the OS transistor 421 becomes smaller, the potential of the terminal 43 becomes higher. Eventually, the potential of terminal 43 and terminal 4
The potentials of 4 become equal. Since the potential of 43 is the high level potential of the emitter follower, the high level potential of the emitter follower is exactly equal to the threshold voltage of the PMOS transistor, and even if the threshold voltage changes, the time until 406 starts responding does not increase. However, as will be described later, since the signal amplitude decreases, the delay time increases slightly. Gate potential 45 of the NMO5 transistor 300 of the current source
Since the setting method is the same as the circuit shown in FIG. 1, detailed explanation will be omitted. Similar to the circuit shown in FIG. 1, the gate voltage 45 is generated by comparing the potential of the terminal 36 that provides the low-level potential of the emitter follower with the output potential of the dummy circuit by the differential amplifier 752 and applying feedback to the circuit 301. The difference from the circuit in Figure 1 is that when the threshold voltage of the PMO5l-transistor increases, the high level of the emitter follower decreases, but the low level potential does not change, so the signal amplitude decreases accordingly. . The feature of the circuit shown in FIG. 10 is that the resistance value of the PMO5l-transistor 42 is controlled by the gate voltage in order to avoid an increase in response time due to threshold voltage fluctuation of the PMO5h transistor.
0 is provided, and the gate potential is compared with the reference voltage and the output of the dummy circuit using a differential amplifier, and the output of the dummy circuit is the base 1! ! The high level potential of the emitter follower is controlled to match the voltage and the high level potential of the emitter follower matches the threshold voltage of the PMOS transistor. The circuit in Figure 10 is an example in which only the PMOS transistor 420 is added, but the resistor 200°201 is replaced by a PMOS transistor 420.
It is also possible to replace it with a transistor and control its gate potential. By changing the load resistance, PMOS
When the threshold voltage of the transistor increases and the signal amplitude of the emitter follower decreases, the resistance value of the load resistor can be reduced to tJ and controlled so that the current of the current source 300 does not become small. When the signal amplitude becomes small, the resistance value of the load resistor becomes small, so the delay time of the emitter follower terminal 12.30 is shortened, and the delay time of the emitter follower terminal 12.30 is reduced.
The effect of decreasing the signal amplitude of 0 and increasing the delay time of the inverter circuit that amplifies the signal of 12.30 can be offset. FIG. 11 shows another embodiment of the constant voltage circuit that supplies the potential of terminal 9 of FIG. In FIG. 11, 1 is a GND terminal, 2 is a negative power supply terminal, 21.
22, 9, 23 are terminals corresponding to terminals 21, 22, 9, 23 in Fig. 4, 46 is an internal terminal number added for explanation, 300s are NMOS transistors, 400s are PMO5 transistors. 754 indicates a differential amplifier. In the circuit of FIG. 4, the output terminal 9 is connected to the load N of the differential amplifier.
Although the drain electrode of the MOS transistor is used, it is of course possible to separately provide an NMOS transistor 345 and control its gate potential with the differential amplifier 754 as in the circuit shown in FIG. The circuit 704 in FIG. 4 compares the potentials of the terminals 22 and 23 using a differential amplifier and controls the potentials of the terminals 22 and 23 to be equal.
Since it is the same as , detailed explanation will be omitted. The feature of the circuit shown in FIG. 11 is that when the amplification factor is insufficient with 754 alone, by providing an NMOS transistor 345 and designing its gate width to be large, the amplification factor as a whole can be designed to be large. It is possible to match them with high precision. FIG. 12 shows an iCMO5LSI latch circuit which is an embodiment of the present invention and is capable of low voltage operation. 3 is EC
L level signal input terminal, 50 is ECL level clock signal terminal, 4 is reference voltage terminal, 37 is MOS
Level output terminal, 1 is GND terminal, 2 is negative power supply terminal, 7 is constant voltage terminal, 51.52 is wired voltage terminal, 100s are bipolar transistors, 200s are resistors, 300s are NMO5I-transistors, 400s The numbers indicate PMO3 transistors, the numbers 754 and 755 indicate inverter circuits, and the numbers 900 indicate current sources. The part consisting of PMO5I transistors 425, 426, NMOS transistors 348, 349, 350, and bipolar transistor 141 is connected to the wired OFF signal 5.
This is a level conversion circuit that amplifies the signal 1.52 to a signal 37 at a MOS level. Further, as explained below, it works as a level conversion circuit and also as a tri-state buffer circuit. The operation will be explained using FIG. 12. In the circuit of FIG. 12, a clock signal is input to the terminal 50, and when the terminal 50 is at a low level, a signal corresponding to the input terminal 3 is outputted to the terminal 37.
The configuration is such that data is held when the terminal 50 is at a high level. First, the operation when the terminal 50 is at a low level will be described. Since terminal 50 is at a low level, the current in NMO5I-transistor 360 flows through resistor 251. A potential difference occurs between both ends of the resistor 251, and the wired power signal terminals 51 and 52
When the terminal 3 is at a high level, the terminal 52 is at a high level and the terminal 51 is at a low level; when the terminal 3 is at a low level, the terminal 51 is at a high level and the terminal 52 is at a low level. terminal 3
When is at a high level, terminal 52 is at a high level. Since the terminal 51 is at a low level, the PMOS transistor 42
5 is non-conductive, and PMOS transistor 426 is conductive. Since the PMO3l-transistor 426 becomes conductive, the bipolar transistor 141 becomes conductive and the output terminal 37 becomes high level. Inverter circuits 755 and 754 constitute a latch circuit. Since 755.754 only needs to be large enough to hold data, the gate size is designed to be small. terminal 3
Needless to say, when is at a low level, the potential at the terminal 37 is at a low level, contrary to the above explanation. That is, when the clock signal terminal 50 is at a low level, a signal corresponding to the signal at the input terminal 3 is outputted to the output terminal 37. Next, the operation when the clock signal terminal 50 is at a high level will be explained. Since bipolar transistor 150 is conductive, terminals 51, 52 will be high regardless of whether terminal 3 is high or low. Since terminals 51 and 52 are at a high level, PMO3 transistors 425 and 426 become non-conductive. Since the PMOS transistor 425 is non-conductive, the NMOS transistors 348, 349, .
350 also becomes non-conductive, and the signal at input terminal 3 is transferred to output terminal 3.
7 will no longer be affected. In other words, PMOS transistor 4
25.426, NMOS transistor 348.349.
350, the output of the level conversion circuit constituted by the bipolar transistor 141 is in a high impedance state. On the other hand, since the inverter circuits 754 and 755 constitute flip-flops, they hold the potential of the output terminal 37 before the potential of the clock signal terminal 5o becomes high level. The circuit of FIG. 12 constitutes a latch circuit without using a conventional series gate circuit, and its element circuits are a current switch circuit using the NMOS transistor of FIG. 1 as a current source and a CMO3 circuit. In other words, the operating voltage limit is the same as that of the circuit shown in FIG. 1, and as described in the explanation of the circuit shown in FIG. 1, the circuit operates at a lower voltage than the conventional circuit. The feature of the circuit of this embodiment is that, in order to enable low voltage operation, a current switch for inputting the input signal terminal 3 and a current switch for inputting the clock signal 50 are provided in parallel without using a series gate. A signal obtained by wired outputs of two current switches is input to the level conversion circuit, and both wired OVER terminals are set to high level, so that the output of the level conversion circuit achieves a high impedance state.
The point is that a latch circuit is added to the output of the level conversion circuit. FIG. 13 shows another embodiment of the present invention, which is an iCMO5LSI latch circuit capable of low voltage operation. 1st
FIG. 4 is an explanatory diagram of the operation. 3 is an ECL level signal input terminal, 53 is an MOS level clock signal terminal, 4
is a reference voltage terminal, 37 is an MOS level output terminal, 1 is a GND terminal, 2 is a negative power supply terminal, 7 is a constant voltage terminal, 51.52 is an emitter follower terminal, 100s are bipolar transistors, 200s are resistors, 300
The numbers indicate NMOS transistors, the 400s indicate PMOS transistors, and 754 and 755 indicate inverter circuits. The operation will be explained using FIGS. 13 and 14. The circuit of FIG. 13 inputs a clock signal to the terminal 53,
When the terminal 53 is at a high level, a signal corresponding to the input terminal 3 is outputted to the terminal 37, and when the terminal 53 is at a low level, data is held. In the circuit of FIG. 13, unlike the circuit of FIG. 12, the clock signal is not an ECL level signal but a MOS level signal (signal amplitude approximately equal to the power supply voltage). First, the operation when the terminal 53 is at a high level will be explained. Since terminal 53 is at a high level, current flows through NMOS transistors 300.361.346.347. N.M.
The O5 transistor 300 is an element that applies a constant voltage to its gate to keep the flowing current constant. Since current flows through the NMOS transistors 300.361.346.347, the potential of the emitter follower terminals 51.52 becomes a potential corresponding to the potential of the input signal terminal 3. For example, if terminal 3 is at high level, terminal 51 is at low level and terminal 52 is at high level. Since the terminal 52 is at a high level and the terminal 51 is at a low level, the PMOS transistor 425 is non-conductive, and the PMOS transistor 425 is non-conductive.
I-transistor 426 becomes conductive. Since the PMO5 transistor 426 is conductive, the bipolar transistor 141
conducts and the output terminal 37 becomes high level. The inverter circuits 755 and 754 constitute a latch circuit, which is the same as the circuit shown in FIG. It goes without saying that when the terminal 3 is at a low level, the potential at the terminal 37 is at a low level, contrary to the above explanation. That is, when the clock signal terminal 53 is at a high level, a signal corresponding to the signal at the input terminal 3 is outputted to the output terminal 37. Next, the operation when the clock signal terminal 53 is at a low level will be explained. Since the terminal 53 is at a low level, no current flows through the NMO5 transistors 361.300.346.347. N M OS transistor 361.300.
Since no current flows through 346 and 347, the potential at the emitter follower terminals 51 and 52 is at a high level regardless of the potential at the input terminal 3. Since terminals 51 and 52 are at high level, PMO
S transistors 425 and 426 become non-conductive. Since the PMO3 transistor 425 is in a non-conducting state, NM
The OS transistors 348, 349, and 350 also become non-conductive, and the signal at the input terminal 3 no longer affects the output terminal 37. On the other hand, since the inverter circuits 754 and 755 constitute flip-flops, they hold the potential of the output terminal 37 before the potential of the clock signal terminal 53 becomes low level. The circuit in Figure 13 does not use a conventional series gate circuit, and the element circuits that make up the latch circuit are a current switch circuit using the NMOS transistor as a current source and a CMOS circuit in Figure 1. The circuit is the same as the circuit shown in the figure, and the operating voltage limit is the same as the circuit shown in FIGS. 1 and 12. As stated in the explanation of the circuit of FIG. 1, this circuit operates at a lower voltage than the conventional circuit. FIG. 14 shows the input signal 3. of the circuit of FIG. The operation timings of the clock signal 53 and the output signal 37 are shown. to is the timing when the tarok signal terminal 53 changes from low level to high level, tl is the timing when the input signal 3 is switched, t2 is the timing when the output signal is switched, t
3 represents the timing at which the clock signal terminal 53 changes from high level to low level. Explain briefly. In order for the potential of the output terminal 37 to respond quickly when the input signal 3 is switched, it is necessary that the emitter follower terminals 51 and 52 respond quickly. In other words, when the input signal 3 changes, the NMO5 transistors 361-300
．． It is necessary to pass current through 346 and 347. For this purpose, the clock signal terminal 53 is set to a high level at time 10, which is before the timing t1 when the input signal 3 switches. When the input signal 3 is switched and the potential of the terminal 53 is set to a low level before the output signal is switched. Since there is a possibility that incorrect information may be stored in the latch circuit of 755.754, after the output signal is switched,
Then, the clock signal terminal S3 is changed from high level to low level. By controlling the circuit in Figure 13 as shown in Figure 14,
No steady current flows while the terminal 53 is at a low level. As a result, not only is the latch circuit capable of low voltage operation, but also low power consumption is achieved. The circuit of the embodiment shown in FIG. 13 is characterized by setting the level of the clock signal 53 to the MOS level, switching the current of the current switch and the emitter follower, and setting both the emitter follower terminals to a high level 2, so that the output of the level conversion circuit is high impedance. This is achieved by adding a latch circuit to the output of the level conversion circuit. FIG. 15 shows another embodiment of the present invention, which is an iCMO3LSI launch circuit capable of low voltage operation. 3 is the ECL level signal input terminal. 53 is a MOS level clock signal terminal, 4 is a reference voltage terminal, 37 is a MOS level output terminal, 1 is a G
ND terminal, 2 is negative @ source terminal, 7 is constant voltage terminal, 51
．． 52 is an emitter follower terminal, 54 is an MO with the opposite phase to 53.
S level clock signal terminal, 100s are bipolar transistors, 200s are resistors, 300s are NMO
S transistor, 400 series is PMO3I-transistor. 754 indicates an inverter circuit. Since the basic operation is the same as that of the circuit shown in FIG. 13, a detailed explanation will be omitted, and the differences from the circuit shown in FIG. 13 will be explained. 15th
The difference between the circuit shown in the figure and the circuit shown in Fig. 13 is that the current source of the emitter follower is an NMOS transistor connected in series, and a PMOS transistor 45 is used to raise the high level of the emitter follower terminal to the GND potential in the state of data retention.
o. 451, and the inverter circuit 755 in the circuit of FIG. 13 is changed to a clock inverter circuit. The emitter follower current source is an NMO3 transistor 346,
362, 347, and 363. The NMo5 transistors 362 and 363, to which a constant voltage 7 is applied to the gate, are elements for flowing a constant current so that the emitter follower current does not fluctuate even if the power supply voltage fluctuates. PMO5 transistor 4
50.451 raises the potential of the terminal 51.52 to the GND potential when the terminal 53 becomes low level and data is held. , PMOS transistor 452.45
3. NMOS transistors 364 and 365 are elements constituting a clock inverter circuit. In the state of data retention, when the terminal 53 is at a low level and the terminal 54, which has the opposite phase to S3, is at a high level, the PMOS transistor 4
52. When NMOS transistor 365 is conductive, it forms a latch circuit with inverter circuit 754 and holds the potential of terminal 37. Conversely, when the terminal 53 is at a high level and the terminal 54 is at a low level, the PMO5 transistor 452 and the NMOS transistor 365 are non-conductive and do not function as a latch circuit, and the clock inverter circuit does not affect the potential of the output terminal 37. The PMO5 transistor 450°451 in Fig. 15 is the first
It goes without saying that the same effect can be obtained by adding the inverter circuit 755 in FIGS. 2 and 13 to the circuits shown in FIGS. 2 and 136.Furthermore, the inverter circuit 755 in FIGS. . FIG. 16 is another embodiment of the present invention, and shows a part of a latch circuit of an iCMOS LSI capable of low voltage operation. 3 is an ECL level signal input terminal, 53 is a MOS level clock signal terminal, 4 is a reference voltage terminal, l is a GND terminal, 2 is a negative power supply terminal, 7 is a constant voltage terminal, 51.52 is an emitter follower terminal, 100 The number is bipolar transistor, the 200 series is resistor, 30
Number 0 is NMO5! -Ran resistor, 400 series is PM
An OS transistor is shown. Since the basic operation is the same as the circuits shown in FIGS. 12, 13, and 15, detailed illustrations and explanations will be omitted.
The differences from the circuits in FIGS. 3 and 15 will be explained. The difference between the circuit of FIG. 15 and the circuit of FIG. 16 lies in the method of raising the high level of the emitter follower terminal to the GND potential while data is being held. The circuits shown in FIGS. 12, 13, and 15 use the wired-off logic of bipolar transistors or the current By switching the current of the switch, the base potential of the emitter follower bipolar transistor is changed to G N
D Achieved 8th place. In the circuit shown in FIG. 16, PMOS transistors 454 and 455 are connected to the bases of bipolar transistors 102 and 103 so that the potentials of emitter follower terminals 51 and 52 are both at a high level. Although the current of the current switch may be switched as in the circuit of FIG. 13, FIG. 16 shows an example in which a constant current is passed through 300. By making PMOS transistors 454 and 455 conductive. By setting the base potential of the bipolar transistors 102 and 103 to the GND potential, operations similar to those of the circuits shown in FIGS. 12, 13, and 15 are possible. In the example of FIG. 16, the bipolar transistor 102.10
PMOS transistor 454.455 on the base electrode of 3
However, it goes without saying that it is also possible to connect the emitter electrodes of the bipolar transistors 102 and 103 and not switch the current of the current switch and emitter follower using the same concept. FIG. 17 is another embodiment of the present invention, showing a part of a latch circuit of an iCMO5LSI capable of low voltage operation. 3 is the ECL level signal input terminal. 50 is an ECL level clock signal terminal, 4 is a reference voltage terminal, 1 is a GND terminal, 2 is a negative power supply terminal, 7
is a constant voltage terminal, 12.30.55゜90 is an emitter follower terminal, 57 is a MOS level output terminal, 100s are bipolar transistors, 200s are resistors, 300s are
The serial numbers are N M OS transistors, and the 400 serial numbers are PMO transistors.
S transistor, 756, 757, 758 is the same inverter circuit as the inverter circuit composed of the PMOS transistor 406, NMOS transistors 310, 311 and bipolar transistor 120 in the circuit of FIG. 4, 754,
Reference numeral 755 indicates an inverter circuit constituting the latch circuit. To simplify the diagram, the discharge circuit of the emitter follower is not shown. The operation will be explained using FIG. 17. 1st
The circuit in Figure 7 inputs a clock signal to terminal 50, and
When 0 is high level, the signal corresponding to input terminal 3 is output to terminal 5.
7, and the data is held when the terminal 50 is at a low level. First, the operation when the terminal 50 is at a high level will be explained. Since the terminal 5o is at a high level, the current of the NMOS transistor 360 flows through the resistor 250. A potential difference is generated across the resistor 250, the potential of the emitter follower terminal 90 is at a low level, and the potential at the emitter follower terminal 55 is at a high level. Since the potential at the terminal 90 is at a low level and the potential at the terminal 55 is at a high level, the output of the inverter circuit 757 is at a low level and the output of the inverter circuit 758 is at a high level. The output of the inverter circuit 757 is low level, 7
Since the output of transistor 58 becomes high level, PMO5 transistor 456 and NMOS transistors 368 and 369 become conductive. On the other hand, when terminal 3 is at high level, terminal 12 is at high level, and when terminal 3 is at low level, terminal 12 is at low level. When terminal 3 is at high level, terminal 12 is at high level, so the output of inverter circuit 756 is at low level. Since the output of the inverter circuit 756 is at a low level, the PMOS transistor 457 becomes conductive and the N MOS transistors 366 and 367 become non-conductive. Since the PMO5 transistors 456 and 457 are conductive, the bipolar transistor 155 is conductive and the output terminal 57 is at a high level. The inverter circuits 755 and 754 constitute a launch circuit, which is the same as the circuit shown in FIG. It goes without saying that when the terminal 3 is at a low level, the potential at the terminal 57 is at a low level, contrary to the above explanation. That is, when the clock signal terminal 50 is at a high level, a signal corresponding to the signal at the input terminal 3 is outputted to the output terminal 57. Next, the operation when the clock signal terminal 50 is at a low level will be explained.The six bipolar transistors 151 are conductive, so the emitter follower terminal 90 is at a high level and the emitter follower terminal 55 is at a low level. Since terminal 90 is at high level and terminal 55 is at low level, the output of inverter circuit 758 is at low level, and 757
output will be at a high level. Since the output of inverter circuit 758 is low level and the output of inverter circuit 757 is high level, PMO
S transistor 456. NMOS transistor 368,
369 becomes non-conductive. Since the PMOS transistor 456 and the NMOS transistors 368 and 369 are non-conducting, the inverter circuit 756
The output no longer affects the potential of terminal 57. In other words, P
The output of the circuit consisting of MO5 transistor 456.457, NMO3I-transistor 366.367.368.369, and bipolar transistor 155 is in a high impedance state. On the other hand, inverter circuits 754, 7
Since 55 constitutes a flip-flop, the output terminal 5 before the potential of the tarokk signal terminal 50 becomes low level.
Hold the potential of 7. The circuit in Fig. 17 also constitutes a latch circuit without using the conventional series gate circuit, and its element circuit is N in Fig. 1.
These are a current switch circuit using an MO5I transistor as a current source and a CMO5 circuit. In other words, the operating voltage limit is the same as the circuit in Figure 1,
As mentioned in the explanation of the circuit shown in FIG. 1, this circuit operates at a lower voltage than the conventional circuit. The feature of the circuit of this embodiment is that, in order to enable low voltage operation, a current switch for inputting the input signal terminal 3 and a current switch for inputting the cross signal 5o are provided in parallel without using a series gate. By applying logic to the outputs of the two current switches using a BiCMO5 circuit, the output achieves a high impedance state, realizing a latch circuit. FIG. 18 shows another embodiment of the present invention, in which an iCMOS latch circuit capable of low voltage operation is used as a sense amplifier. 61.62 is a data line, 63 is a word line,
58 is a MOS level clock signal terminal, 60 is a column selection line, 64.65 is a common data line, 1 is a GND terminal, 2
is a negative power supply terminal, 7 is a constant voltage terminal, 66.67 is an emitter follower terminal, and 59 is a MOS level output terminal. The 100's are bipolar transistors, the 200's are resistors, the 300's are NMOS transistors, the 400's are PMOS transistors, 755°754 is an inverter circuit constituting a latch circuit, and 790 is a memory cell. The circuit of FIG. 18 is an example in which the latch circuit of FIG. 13 is used as a sense amplifier, and the basic operation is the same as that of the circuit of FIG. 13, so a detailed explanation will be omitted. In the circuit of FIG. 13, the input signal was an ECL signal, but in the circuit of FIG. 18, the difference is that it is a differential signal of common data lines 64 and 65. The timing of the clock signal at terminal 58 is also the same as in the circuit of FIG. Also, the signal of 58 is A
It can be easily generated using the TD signal, and if you take logic with the selection signal, even if there are multiple sense amplifiers, the 18th
It goes without saying that the circuit shown in the figure can be applied. The feature of the circuit of this embodiment is that the level of the clock signal 58 is set to a MOS level, the current switch and the emitter follower are switched, and the emitter follower terminals are both set to a high level, so that the output of the level conversion circuit realizes a high impedance state. Realizing the latch function, terminal 5
By not flowing a steady current while 8 is at a low level,
The latch circuit is not only capable of low voltage operation, but also has low power consumption.
以上、実施例で説明したように１本発明によれば、ＥＣ
ＬインタフェースのＢ１ＣＭＯＳメモリの入力バノファ
回路、ランチ回路、基１′＃電圧回路を低電圧化でき、
また、入力バッファ回路、ラッチ回路、センス回路を低
消費電力化できるので３Ｖ電源で動作する低消費電力の
ＥＣＬＬＳ Ｉが実現できる。As described above in the embodiments, according to the present invention, the EC
The input vanoff circuit, launch circuit, and base 1'# voltage circuit of the B1 CMOS memory of the L interface can be lowered in voltage.
In addition, since the input buffer circuit, latch circuit, and sense circuit can have low power consumption, it is possible to realize a low power consumption ECLLS I that operates on a 3V power supply.
第１図、第３図、第４図、第５図、第６図、第７図、第
８図、第９図、第１０図、第１１図、第１２図、第１３
図、第１５図、第１６図、第１７図、第１８図は本発明
の一実施例、第２図は本発明の回路と従来回路の電源電
圧と信号振幅の関係を示す図、第１４図は制御のタイミ
ングを示す図、第１９図、第２０図、第２１図、第２２
図は従来回路の図である。
符号の説明
１はＧＮＤ端子
２は負の電源端子
３．６８は信号入力端子
４．６．２３．３６．６９はリファレンス電圧端５、７
、８、９、１０．２４、３８．４２．４５は一定電圧端
子
１２．３０．５５．９０．６６．６７．７０，７１はエ
ミッタホロワ端子
５１．５２はワイヤードオワ端子
５０．５３．５４．５８はクロック信号端子３１は基準
電圧端子
１３．１４．１５．１６．１７．１８．１９．２０．２
１．２２．２５．２６．２７．２８．２９．３２．３３
．３４．３５．３９．４０．４１．４３．４４．４６．
８１．８２は内部端子１１．３７．５７．５９は信号出
力端子６１．６２はデータ線
６３はワード線
６０は列選択線
６４．６５はコモンデータ線
１００番台はバイポーラトランジスタ
２００番台は抵抗
３００番台はＮＭＯ８トランジスタ
４００番台はＰＭＯＳトランジスタ
５００番台はダイオード
６００はショットキーダイオード
７００番台は論理回路、あるいは差動増幅器。
路ブロック
８００番台は容量
９００番台は電流源
回
第２区
イ珈巖ル（Ｙ）
第１５図
７σＩ
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′！１２７目Figure 1, Figure 3, Figure 4, Figure 5, Figure 6, Figure 7, Figure 8, Figure 9, Figure 10, Figure 11, Figure 12, Figure 13.
15, 16, 17, and 18 are examples of the present invention, FIG. 2 is a diagram showing the relationship between power supply voltage and signal amplitude of the circuit of the present invention and the conventional circuit, and FIG. The figures are diagrams showing control timing, Fig. 19, Fig. 20, Fig. 21, Fig. 22.
The figure is a diagram of a conventional circuit. Explanation of symbols 1: GND terminal 2: Negative power supply terminal 3. 68: Signal input terminal 4. 6.23.36.69: Reference voltage terminals 5, 7
, 8, 9, 10.24, 38.42.45 are constant voltage terminals 12.30.55.90.66.67.70, 71 are emitter follower terminals 51.52 are wired follower terminals 50.53.54.58 The clock signal terminal 31 is the reference voltage terminal 13.14.15.16.17.18.19.20.2
1.22.25.26.27.28.29.32.33
．． 34.35.39.40.41.43.44.46.
81.82 is an internal terminal 11.37.57.59 is a signal output terminal 61.62 is a data line 63 is a word line 60 is a column selection line 64.65 is a common data line 100 series is a bipolar transistor 200 series is a resistor 300 series 400 series NMO8 transistors are PMOS transistors 500 series diodes are Schottky diodes 600 series are logic circuits or differential amplifiers. The block number 800 is the capacity number 900, the current source is the 2nd section of the current source (Y). Figure tit Cumulative Hiro 1 O Ward 3 I21 2f Gu 2 Tag No. 77 No. 7'I Figure/1'' $2ρ eyes'! 127th
Claims (1)
て電流源回路をＭＯＳトランジスタで構成し、該ＭＯＳ
トランジスタのゲート電位の設定回路をＥＣＬ回路の模
擬回路および比較回路で構成し、模擬回路の出力電圧と
参照電圧を比較回路で比較し、模擬回路の出力電圧と参
照電圧が等しくなるよう電流源のＭＯＳトランジスタの
ゲート電位を設定することを特徴とする半導体集積回路
。 ２、上記参照電圧はバンドギャップ回路を用いて発生し
、比較回路はＰＭＯＳトランジスタの差動対を含む差動
増幅回路で構成することを特徴とする特許請求の範囲第
一項記載の半導体集積回路。 ３、基準電圧回路を２つ以上のバンドギャップ基準電圧
回路で構成し、基準電圧を発生するためのバンドギャッ
プ基準電圧回路を残りのバンドギャップ基準電圧回路の
信号で制御することを特徴とする半導体集積回路。 ４、エミッタホロワの放電回路を直列に接続したＭＯＳ
トランジスタで構成し、該ＭＯＳトランジスタのソース
電極に一定電圧を供給し、一定電圧はエミッタホロワの
模擬回路、参照電圧回路、比較回路で構成される電源回
路で供給し、エミッタホロワの模擬回路の出力電圧と参
照電圧が等しくなるよう比較回路で一定電圧を設定した
ことを特徴とする半導体集積回路。 ５、バイポーラトランジスタで構成される回路の出力信
号を、２段以上縦続接続したＣＭＯＳ回路あるいはＢｉ
ＣＭＯＳ回路で増幅し、ＣＭＯＳ回路あるいはＢｉＣＭ
ＯＳ回路のＮＭＯＳトランジスタのソース電極には各回
路の入力信号の低レベルの電位よりＮＭＯＳトランジス
タのしきい電圧だけ低い一定電圧を供給し、上記一定電
圧はＣＭＯＳインバータ回路、参照電圧回路、比較回路
で構成される電源回路で供給し、ＣＭＯＳインバータ回
路の出力電圧と参照電圧が等しくなるよう比較回路で一
定電圧を設定したことを特徴とする半導体集積回路。 ６、ラッチ回路を、データの読み込み時には相補な信号
を出力しデータの保持時にはともに高レベルの電位を出
力する２つのエミッタホロワ回路とＭＯＳトランジスタ
で構成することを特徴とする半導体集積回路。 ７、第１のエミッタホロワ信号は第１のＰＭＯＳトラン
ジスタのゲート電極に入力し、第２のエミッタホロワ信
号は第２のＰＭＯＳトランジスタのゲート電極に入力し
、第１のＰＭＯＳトランジスタのドレイン電極の信号を
ゲートに入力したＮＭＯＳトランジスタと第２のＰＭＯ
Ｓトランジスタを用いて出力端子を駆動し、出力端子に
はフリップフロップ回路を接続したことを特徴とする特
許請求の範囲第六項記載の半導体集積回路。 ８、ベース電極をクロック信号で制御したバイポーラト
ランジスタとベース電極を入力信号で制御したバイポー
ラトランジスタをワイヤードオワ接続することで、デー
タの保持時に２つのエミッタホロワ回路の出力をともに
高レベルの電位とすることを特徴とする特許請求の範囲
第六項記載の半導体集積回路。 ９、ゲート電極をクロック信号で制御したＰＭＯＳトラ
ンジスタで、データの保持時に２つのエミッタホロワ回
路の出力をともに高レベルの電位とすることを特徴とす
る特許請求の範囲第六項記載の半導体集積回路。[Claims] 1. In a bipolar differential amplifier circuit or an ECL circuit, a current source circuit is configured with a MOS transistor, and the MOS
The transistor gate potential setting circuit is composed of an ECL circuit simulation circuit and a comparison circuit, the comparison circuit compares the output voltage of the simulation circuit and the reference voltage, and the current source is adjusted so that the output voltage of the simulation circuit and the reference voltage are equal. A semiconductor integrated circuit characterized by setting a gate potential of a MOS transistor. 2. The semiconductor integrated circuit according to claim 1, wherein the reference voltage is generated using a bandgap circuit, and the comparison circuit is constituted by a differential amplifier circuit including a differential pair of PMOS transistors. . 3. A semiconductor characterized in that the reference voltage circuit is composed of two or more bandgap reference voltage circuits, and the bandgap reference voltage circuit for generating the reference voltage is controlled by signals from the remaining bandgap reference voltage circuits. integrated circuit. 4. MOS with emitter follower discharge circuit connected in series
A constant voltage is supplied to the source electrode of the MOS transistor, and the constant voltage is supplied by a power supply circuit consisting of an emitter follower simulating circuit, a reference voltage circuit, and a comparison circuit, and the output voltage of the emitter follower simulating circuit and the output voltage of the emitter follower simulating circuit are supplied. A semiconductor integrated circuit characterized in that a comparison circuit sets a constant voltage so that reference voltages are equal. 5. CMOS circuit or Bi
Amplify with CMOS circuit, CMOS circuit or BiCM
A constant voltage lower than the low level potential of the input signal of each circuit by the threshold voltage of the NMOS transistor is supplied to the source electrode of the NMOS transistor of the OS circuit, and the above constant voltage is applied to the CMOS inverter circuit, reference voltage circuit, and comparator circuit. 1. A semiconductor integrated circuit, characterized in that a constant voltage is set by a comparison circuit so that the output voltage of a CMOS inverter circuit and a reference voltage are equal to each other. 6. A semiconductor integrated circuit characterized in that the latch circuit is composed of two emitter follower circuits and a MOS transistor that output complementary signals when reading data and both output high-level potentials when holding data. 7. The first emitter follower signal is input to the gate electrode of the first PMOS transistor, the second emitter follower signal is input to the gate electrode of the second PMOS transistor, and the signal at the drain electrode of the first PMOS transistor is input to the gate electrode of the first PMOS transistor. NMOS transistor input to the second PMO
7. The semiconductor integrated circuit according to claim 6, wherein the output terminal is driven using an S transistor, and a flip-flop circuit is connected to the output terminal. 8. By connecting a bipolar transistor whose base electrode is controlled by a clock signal and a bipolar transistor whose base electrode is controlled by an input signal in a wired-off manner, the outputs of the two emitter follower circuits are both at a high level potential when data is held. A semiconductor integrated circuit according to claim 6, characterized in that: 9. The semiconductor integrated circuit according to claim 6, wherein the semiconductor integrated circuit is a PMOS transistor whose gate electrode is controlled by a clock signal, and the outputs of two emitter follower circuits are both set to a high level potential when data is held.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141483A JPH0437218A (en) | 1990-06-01 | 1990-06-01 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141483A JPH0437218A (en) | 1990-06-01 | 1990-06-01 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437218A true JPH0437218A (en) | 1992-02-07 |
Family
ID=15292955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141483A Pending JPH0437218A (en) | 1990-06-01 | 1990-06-01 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437218A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812743B2 (en) | 2002-09-12 | 2004-11-02 | Hynix Semiconductor Inc. | Input buffer of differential amplification type in semiconductor device |
-
1990
- 1990-06-01 JP JP2141483A patent/JPH0437218A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812743B2 (en) | 2002-09-12 | 2004-11-02 | Hynix Semiconductor Inc. | Input buffer of differential amplification type in semiconductor device |
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