JPH0437168A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
［概要］
ＳＯＩ基板を用いて形成された半導体装置及びその製造
方法に関し、
薄ＭＳＯＩ基板を用いｎ型ポリシリコンゲートを有する
エンハンスメント型の半導体装置及びその製造方法を提
供することを目的とし、絶縁層上に形成された半導体層
と、前記半導体層に形成されたソース領域およびドレイ
ン領域と、前記ソース領域と前記ドレイン領域との間に
形成されたチャネル領域と、前記チャネル領域上部にゲ
ート絶縁膜を介して形成されたゲート電極と、を有する
ｎ型ＭＯＳトランジスタを備えた半導体装置において、
前記ゲート電極は、前記半導体表面よりも高いフェルミ
レベルを有する構造であり、前記ゲート絶縁膜は、負の
固定電化を有し、前記ｎ型ＭＯＳトランジスタは、エン
ハンスメント型であるように構成する。[Detailed Description of the Invention] [Summary] Regarding a semiconductor device formed using an SOI substrate and a manufacturing method thereof, an enhancement type semiconductor device having an n-type polysilicon gate using a thin MSOI substrate and a manufacturing method thereof are provided. A semiconductor layer formed on an insulating layer, a source region and a drain region formed in the semiconductor layer, a channel region formed between the source region and the drain region, and the channel region. In a semiconductor device including an n-type MOS transistor having a gate electrode formed above a region with a gate insulating film interposed therebetween,
The gate electrode has a structure having a Fermi level higher than the semiconductor surface, the gate insulating film has a negative fixed charge, and the n-type MOS transistor is configured to be an enhancement type.
［産業上の利用分野〕
本発明はＳｏｌ基板を用いて形成された半導体装置及び
その製造方法に関する。[Industrial Application Field] The present invention relates to a semiconductor device formed using a Sol substrate and a method for manufacturing the same.
［従来の技術］
近年、素子の微細化、高速化に伴い、５ｏｌ（Ｓｉｌｔ
ｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ又はＳｅｍ１ｃ
ｏｎｄｕｃｔｏｒ ｏｎ １ｎｓｕｌａｔｏｒ）基
板、特に１００ＯＡ以下の薄膜ＳＯＩ基板に形成された
ＭＯＳデバイスに対する関心が高まってきている。[Prior art] In recent years, with the miniaturization and speeding up of elements, 5ol (Silt
con on 1nsulator or Sem1c
There is increasing interest in MOS devices formed on thin-film SOI substrates, particularly thin-film SOI substrates of 100 OA or less.
従来の薄膜５ＯＩＩＩＩ造を第４図に示す。A conventional thin film 5OIII structure is shown in FIG.
支持基板１００上に薄１１ｊｓｏ Ｉ基板１が形成され
ている６薄Ｉｆ！Ｓｏ Ｉ基板１は、絶縁層１０１と絶
縁層１０１上のＳｉ単結晶層１０２で構成されている。A thin 11jso I substrate 1 is formed on a support substrate 100. The SoI substrate 1 is composed of an insulating layer 101 and a Si single crystal layer 102 on the insulating layer 101.
Ｓｉ単結晶層１０２には、ソース領域１０とドレイン領
域１１の間にチャネル領域２０が形成され、チャネル領
域２０上にゲート酸化ＷＡ１４を介してゲート電極９が
形成されている。A channel region 20 is formed in the Si single crystal layer 102 between the source region 10 and the drain region 11, and a gate electrode 9 is formed on the channel region 20 with a gate oxide WA 14 interposed therebetween.
従来のＳＯＩ基板は、トレンチ・アイソレーション（／
１！分離）と組み合わせて使用することにより、ラッチ
アップを完全に防止できる等の利点に止まっていたが、
ＳＯＩ基板を薄膜化することにより、素子の微細化が可
能になるという利点も生じた。Conventional SOI substrates require trench isolation (/
1! However, by using it in combination with separation), the only advantage was that latch-up could be completely prevented.
By making the SOI substrate thinner, there is also the advantage that it becomes possible to miniaturize the elements.
ＳＯＩ基板を薄膜とすることにより、容易にＳｊ単結晶
層の厚さを浅く形成することが可能であり、さらにドレ
イン領域下の空乏層が拡がらず、ゲート電界の制御能力
〈コントローラビリティ）が向上するので、ショートチ
ャネル効果を減少させることもできる。By making the SOI substrate into a thin film, it is possible to easily form the Sj single crystal layer with a shallow thickness, and furthermore, the depletion layer under the drain region does not expand, and the controllability of the gate electric field is improved. This can also reduce short channel effects.
第５図に従来の通常１’ｇ！厚のＳＯＩ基板と薄膜ＳＯ
Ｉ基板のエネルギバンド図を示す。同図における破線は
、フラットバンド状態を示している。Figure 5 shows the conventional normal 1'g! Thick SOI substrate and thin film SO
The energy band diagram of the I board is shown. The broken line in the figure indicates a flat band state.
従来の通常膜厚ＳＯＩ基板のエネルギバンドは、蓄積状
態において、ゲート酸化膜との界面付近が下方に曲がっ
ている（同図＜ａ）実線）。In the energy band of a conventional normal-thickness SOI substrate, in the accumulation state, the vicinity of the interface with the gate oxide film is curved downward (solid line in the figure <a)).
バンドが下方に曲がっていることにより、チャネルと垂
直方向（深さ方向）に電場が生じ、チャネルに沿って電
子が移動しようとしても、ゲート酸化膜側に電子が吸い
寄せられ、チャネルに沿って進む電子のモビリティ（移
動度）を低下させる。The downward bending of the band creates an electric field in the direction perpendicular to the channel (in the depth direction), and even if electrons try to move along the channel, they are attracted to the gate oxide film and move along the channel. Decreases electron mobility.
すなわちキャリアのモビリティが上がらず、電流利得率
βが小さくなってしまう。In other words, the carrier mobility does not increase and the current gain factor β becomes small.
それに対して、薄膜ＳＯＩ基板の場合はゲート酸化膜と
の界面付近のバンドの曲がりが少ない（同図（ｂ）実線
）、従って、チャネルに垂直な電界は減少し、チャネル
に水平な電界が主になるので、電子のモビリティは高く
なる。すなわち、トランジスタに流れるキャリアのモビ
リティが上昇する。その結果、電流利得率βが向上する
。また、ドレインの電流・電圧特性であるＩｄ／Ｖｄカ
ーブの線形領域の勾配が大きくなり、ドレインの電流・
電圧特性が向上するという効果を生じる。On the other hand, in the case of a thin-film SOI substrate, the band bending near the interface with the gate oxide film is small (solid line in Figure 2 (b)), so the electric field perpendicular to the channel decreases, and the electric field horizontal to the channel is dominant. Therefore, the mobility of electrons becomes high. In other words, the mobility of carriers flowing through the transistor increases. As a result, the current gain factor β is improved. In addition, the slope of the linear region of the Id/Vd curve, which is the drain current/voltage characteristic, increases, and the drain current/voltage characteristic increases.
This has the effect of improving voltage characteristics.
第６図は、ゲートの閾値電圧ｖｔｈのＳｏｌ基板の厚さ
に対する特性を示す図である。FIG. 6 is a diagram showing the characteristics of the gate threshold voltage vth with respect to the thickness of the Sol substrate.
図中Ａ線は基板濃度がｌＸｌ０”ｃｍ−’ Ｂ線は基
板濃度がＩ Ｘｌ ０”ｃｍ−、Ｃ線は基板濃度がＩ
Ｘ １０１４ｃｍ−’の場合の特性を示している。In the figure, line A indicates the substrate concentration, lXl0"cm-', line B indicates the substrate concentration, IXl0"cm-, line C indicates the substrate concentration,
The characteristics in the case of X 1014 cm-' are shown.
太線部は、チャネル領域が完全空乏化領域であることを
示す。The thick line indicates that the channel region is a fully depleted region.
Ａ線の場合、ＳＯＩ基板が３０００Ａ以上の厚さになる
とｖｔｈは一定となる。ＳＯＩ基板厚が３０００Å以下
の薄さになってくると、ＳＯＩ基板の膜厚に依存して直
線的にｖｔｈが低下してくる。Ａ線よりも基板濃度が低
いＢ線あるいはＣ線においても、同様にＳＯＩ基板の膜
厚に比例してｖｔｈが低下してくる。In the case of A-line, vth becomes constant when the thickness of the SOI substrate becomes 3000A or more. When the thickness of the SOI substrate becomes thinner than 3000 Å, vth decreases linearly depending on the film thickness of the SOI substrate. Also in the B line or the C line, which has a lower substrate concentration than the A line, vth similarly decreases in proportion to the film thickness of the SOI substrate.
ＳＯＩ基板の膜厚が薄くなるほど、基板濃度の相違にか
かわらずｖｔｈが一定値に収束する傾向にある。As the film thickness of the SOI substrate becomes thinner, vth tends to converge to a constant value regardless of the difference in substrate concentration.
ゲート電極にｎ型ポリシリコンを用いたＰ型シリコン基
板の場合、ゲートと基板のフェルミレベルの差分だけゲ
ート電圧を増加させると基板側が空乏状態となる。ゲー
ト電圧をさらに増加するとバンドは上方に曲げられ、Ｐ
型シリコン基板の表面は反転する。Ｓｏｌ基板の膜厚が
薄いと、この反転層の部分のみが基板の領域になる。In the case of a P-type silicon substrate using n-type polysilicon for the gate electrode, when the gate voltage is increased by the difference in Fermi level between the gate and the substrate, the substrate side becomes depleted. Further increasing the gate voltage bends the band upwards and P
The surface of the mold silicon substrate is inverted. If the film thickness of the Sol substrate is thin, only this inversion layer portion becomes the substrate region.
従って、完全空乏化の状態で使用するＭＯＳ）−ランジ
スタの閾値電圧ｖｔｈは、薄ＭＳＯ■基板の基板濃度に
依存せず、ゲート電極材と薄膜ＳＯ■基板との仕事関数
差、およびゲート酸化膜材に依存して決定される一定の
値に収束する傾向がある。Therefore, the threshold voltage vth of a MOS transistor used in a fully depleted state does not depend on the substrate concentration of the thin MSO substrate, but depends on the work function difference between the gate electrode material and the thin SO substrate, and the gate oxide film. It tends to converge to a certain value determined depending on the material.
また、通常基板のトランジスタの場合、バンチスルーの
問題があるが、薄膜ＳＯＩ基板の場合は酸化膜で基板と
素子が分離されているので空乏層が広がることがない、
従って、薄膜ＳＯＩ基板を用いると基板濃度を薄くする
ことができる。In addition, in the case of a transistor with a normal substrate, there is a problem of bunch-through, but in the case of a thin-film SOI substrate, the substrate and the element are separated by an oxide film, so the depletion layer does not spread.
Therefore, when a thin film SOI substrate is used, the substrate concentration can be reduced.
薄膜Ｓｏｌ基板を完全空乏化させた状態で使用し、薄膜
ＳＯＩ基板の不純物濃度を減少又は全く不純物を添加せ
ずに使用すると、不純物散乱によるキャリアのモビリテ
ィ劣化を抑えることができる。従って、素子の高速化が
図れる。When the thin film Sol substrate is used in a fully depleted state and the impurity concentration of the thin film SOI substrate is reduced or no impurity is added, deterioration of carrier mobility due to impurity scattering can be suppressed. Therefore, the speed of the element can be increased.
結局、薄ＷＩｓｏｒ基板を用いると、素子の微細化が可
能になり、基板濃度のバラツキによらず閾値電圧ｖｔｈ
の安定化を図ることがてき、さらに、ＳＯＩ基板の有す
る絶縁層によりＳｉ単結晶層下の空乏層容量を無視でき
るという利点が生じる。After all, by using a thin WIsor substrate, it becomes possible to miniaturize the device, and the threshold voltage vth
Furthermore, there is an advantage that the depletion layer capacitance under the Si single crystal layer can be ignored due to the insulating layer of the SOI substrate.
従来のＭＯ８Ｉｌｌ！造プロセスにおけるゲート材料と
して、リンなどを不純物に含むｎ型ポリシリコンがある
。不純物にリンを用いるのは、熱処理に対してもポリシ
リコン中のリンか安定で、基板中に拡散したり突き抜け
ることがないからである。Conventional MO8Ill! N-type polysilicon containing impurities such as phosphorus is used as a gate material in the manufacturing process. The reason why phosphorus is used as an impurity is that phosphorus in polysilicon is stable even when subjected to heat treatment, and will not diffuse or penetrate into the substrate.
また、パッシベーション効果を有するため、たとえばゲ
ートパターニング時のレジストから、アルカリ金属等が
ゲート電極、酸化膜さらに基板界面まで侵入することを
防止することかできるなどの効果が大きいからである。Furthermore, since it has a passivation effect, it is highly effective in preventing alkali metals and the like from entering the gate electrode, the oxide film, and even the substrate interface from the resist during gate patterning.
［発明が解決しようとする課題］
ところが、ｎチャネルのトランジスタを形成する際、薄
ＩＩ！Ｓｏ Ｉ基板において完全空乏化または部分空乏
化が進んだ状態で使用しようとすると、ゲートがｎ型ポ
リシリコンではデイプリージョン型のトランジスタにな
ってしまう。[Problems to be Solved by the Invention] However, when forming an n-channel transistor, thin II! If an attempt is made to use the SoI substrate in a fully depleted or partially depleted state, the transistor will become a depletion type transistor if the gate is made of n-type polysilicon.
ゲート電極にｎ型ポリシリコンを用いたＰ型シリコン基
板の場合にはこのような問題は生じない。Such a problem does not occur in the case of a P-type silicon substrate using n-type polysilicon for the gate electrode.
そこで、仕事関数差を考慮すればｎ型ポリシリコンゲー
トを用いることも考えられるが、熱処理工程においてｎ
型ポリシリコン中のＢ（ボロン）等の不純物が基板まで
突き抜けてしまい、基板濃度を増加させるおそれがある
。Therefore, considering the work function difference, it is possible to use an n-type polysilicon gate, but in the heat treatment process
There is a risk that impurities such as B (boron) in the mold polysilicon may penetrate to the substrate and increase the substrate concentration.
前述のように、基板濃度が増加するとキャリアのモビリ
ティが下がる。従って、ｎ型ポリシリコンをゲート電極
の形成に用いると、薄膜ＳＯＩ基板を低濃度化できず、
素子の高速化が図れなくなるという問題がある。As mentioned above, carrier mobility decreases as substrate concentration increases. Therefore, if n-type polysilicon is used to form the gate electrode, it is not possible to reduce the concentration of the thin film SOI substrate.
There is a problem that the speed of the element cannot be increased.
また、ｎ型ポリシリコンを用いた場合はパッシベーショ
ン効果を持たないため、レジストからの金属汚染等によ
る、閾値電圧の変動やゲート酸化膜の耐圧劣化等の問題
を起こしやすくなる。Furthermore, when n-type polysilicon is used, since it does not have a passivation effect, problems such as threshold voltage fluctuation and gate oxide film breakdown voltage deterioration are likely to occur due to metal contamination from the resist.
従って、薄膜Ｓｏｌ基板を用いるうえでｎ型ポリシリコ
ンの使用は避ける必要がある。また他の材料について安
定したプロセスを確立することは難しい。Therefore, when using a thin film Sol substrate, it is necessary to avoid using n-type polysilicon. It is also difficult to establish stable processes for other materials.
以上の理由から、ｎ型ポリシリコンゲートを用いた薄膜
ＳＯＩデバイスを使用する必要性は高まっている。For the above reasons, there is an increasing need to use thin film SOI devices using n-type polysilicon gates.
本発明の目的は、薄膜ＳＯＩ基板を用いｎ型ポリシリコ
ンゲートを有するエンハンスメント型の半導体装置及び
その製造方法を提供することにある。An object of the present invention is to provide an enhancement type semiconductor device using a thin film SOI substrate and having an n-type polysilicon gate, and a method for manufacturing the same.
［課題を解決するための手Ｇ］
上記目的は、絶縁層上に形成された半導体層と、前記半
導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成された
チャネル領域と、前記チャネル領域上部にゲート絶縁膜
を介して形成されたゲート電極と、を有するｎ型ＭＯＳ
トランジスタを備えた半導体装置において、前記ゲート
電極は、前記半導体表面よりも高いフェルミレベルを有
する構造であり、前記ゲート絶縁膜は、負の固定電化を
有し、前記ｎ型ＭＯＩ−ランジスタは、エンハンスメン
ト型であることを特徴とする半導体装置によって達成さ
れる。[Method G for solving the problem] The above object is to provide a semiconductor layer formed on an insulating layer, a source region and a drain region formed in the semiconductor layer,
An n-type MOS having a channel region formed between the source region and the drain region, and a gate electrode formed above the channel region with a gate insulating film interposed therebetween.
In a semiconductor device including a transistor, the gate electrode has a structure having a Fermi level higher than the semiconductor surface, the gate insulating film has a negative fixed charge, and the n-type MOI transistor has an enhancement This is achieved by a semiconductor device characterized in that it is a mold.
また、上記目的は、絶縁層上にＳｉ単結晶層を形成する
第１の工程と、前記Ｓｉ単結晶層にソース領域とドレイ
ン領域を形成する第２の工程と、前記ソース領域と前記
ドレイン領域との間にチャネル領域を形成する第３の工
程と、前記チャネル領域上部に負の固定電荷を有するゲ
ート絶縁膜を形成する第４の工程と、前記ゲート絶縁層
上にｎ型ポリシリコン、もしくはｎ型ポリシリコンと高
融点金属とを順に重ねた構造、もしくはｎ型ポリシリコ
ンと高融点金属シリサイドとを順に重ねた構造によりな
るゲート電極を形成する第５の工程とを有することを特
徴とする半導体装置の製造方法によって達成される。The above object also includes a first step of forming a Si single crystal layer on an insulating layer, a second step of forming a source region and a drain region in the Si single crystal layer, and a second step of forming a source region and a drain region on the Si single crystal layer. a fourth step of forming a gate insulating film having a negative fixed charge above the channel region; and a fourth step of forming a gate insulating film having negative fixed charges on the gate insulating layer. A fifth step of forming a gate electrode having a structure in which n-type polysilicon and high melting point metal are stacked in order, or a structure in which n-type polysilicon and high melting point metal silicide are stacked in order. This is achieved by a method for manufacturing a semiconductor device.
［作用］
本発明によれば、薄膜ＳＯＩ基板を用いｎ型ポリシリコ
ンゲートを有するエンハンスメント型の薄ＷＡ３０ Ｉ
デバイスを実現することができる。[Function] According to the present invention, an enhancement type thin WA30 I that uses a thin film SOI substrate and has an n-type polysilicon gate.
device can be realized.
［実施例］
本発明の第１の実施例による半導体装置を第１図を用い
て説明する。[Example] A semiconductor device according to a first example of the present invention will be described with reference to FIG.
本実施例は、ｎ型ポリシリコンゲートを用いて、薄１１
ｉｓＯＩ基板のｎ型ＭＯＳトランジスタをエンハンスメ
ント型にするために、ゲート絶縁膜中に負の固定電荷を
形成したことを特徴としている。This example uses an n-type polysilicon gate to create a thin 11
The device is characterized in that negative fixed charges are formed in the gate insulating film in order to make the n-type MOS transistor on the isOI substrate an enhancement type.
支持基板１００上に例えば厚さ０．１μｍの薄膜ＳＯＩ
基板１が形成されている。薄膜ＳＯＩ基板１は絶縁層１
０１と絶縁層１０１上のＳｉ単結晶層１０２で構成され
ている。For example, a thin SOI film with a thickness of 0.1 μm is formed on the support substrate 100.
A substrate 1 is formed. The thin film SOI substrate 1 has an insulating layer 1
01 and a Si single crystal layer 102 on an insulating layer 101.
Ｓｉ単結晶層１０２の図中左側は、ＮＭＯ３領域Ｎであ
る。ソース領域１０とドレイン領域１１上にそれぞれソ
ース電極１２とドレイン電極１３が形成されている。ソ
ース領域１０とドレイン領域１１の間にチャネル領域２
０が形成され、チャネル領域２０上に固定電荷７を有す
るゲート酸化膜１４が形成されている。ゲート酸化膜１
４上にゲート電極９が形成されている。The left side of the Si single crystal layer 102 in the figure is the NMO3 region N. A source electrode 12 and a drain electrode 13 are formed on the source region 10 and drain region 11, respectively. Channel region 2 between source region 10 and drain region 11
0 is formed, and a gate oxide film 14 having fixed charges 7 is formed on the channel region 20. Gate oxide film 1
A gate electrode 9 is formed on 4.
ＳＬ単結晶層１０２の図中右側は、ＰＭＯ３領域Ｐ領域
−，ソース領域１０とドレイン領域１１上にそれぞれソ
ース電極１２とドレイン電［ｉ１３が形成されている。On the right side of the SL single crystal layer 102 in the figure, a source electrode 12 and a drain electrode [i13] are formed on the PMO3 region P region -, the source region 10, and the drain region 11, respectively.
ソース領域１０とドレイン領域１１の間にチャネル領域
２０が形成され、チャネル領域２０上に固定電荷７を有
しないゲート酸化膜１５が形成されている。ゲート酸化
膜１５上にはゲート電＠９が形成されている。A channel region 20 is formed between the source region 10 and the drain region 11, and a gate oxide film 15 having no fixed charges 7 is formed on the channel region 20. A gate electrode @9 is formed on the gate oxide film 15.
Ｓｉ単結晶層１０２のＮＭＯ３領域Ｎ領域−Ｏ８領域Ｐ
領域子分離膜２で分離されている。NMO3 region N region-O8 region P of Si single crystal layer 102
They are separated by a region separation membrane 2.
本発明の第１の実施例による半導体装置の製造方法を第
２図を用いて説明する。A method for manufacturing a semiconductor device according to a first embodiment of the present invention will be described with reference to FIG.
支持基板１００上に、ＳＩＭＯＸにより０４イオンを打
ち込み、アニールしてＳｉＯ２層を０゜３μｍ以下、例
えば０．１μｍ程度形成した、基板濃度の薄いＳＯＩ基
板１を出発材料とする。薄膜ＳＯＩ基板１上に、例えば
ＬＯＧＯＳアイソレーションによる素子分Ｍ！Ａ２を形
成した後、厚さ２００Ａでゲート酸化を行いゲート酸化
膜３を形成する（第２図（ａ））。The starting material is an SOI substrate 1 with a thin substrate concentration, in which 04 ions are implanted by SIMOX onto the supporting substrate 100 and an SiO2 layer is formed to a thickness of 0.3 μm or less, for example, about 0.1 μm. On the thin film SOI substrate 1, for example, elements M! are formed by LOGOS isolation. After forming A2, gate oxidation is performed to a thickness of 200 Å to form a gate oxide film 3 (FIG. 2(a)).
次に、レジスト４をバターニングし、ｎチャネルＭＯ３
を形成するため、ｎチャネルＭＯ３形成領域Ｎのみを露
出させる。その後、Ａ１を１１０００ｐｐ含むＡｌ水溶
液６中に浸す（第２図（ｂ））。Next, the resist 4 is patterned and the n-channel MO3
In order to form this, only the n-channel MO3 forming region N is exposed. Thereafter, it is immersed in an Al aqueous solution 6 containing 11000 pp of A1 (FIG. 2(b)).
次に、低ダメージダウンフローアッシングによりこのレ
ジスト４を剥離し、温度１０００℃のＮ２雰囲気中で２
０分間の熱処理を行う。Next, this resist 4 is peeled off by low-damage downflow ashing, and then 2
Heat treatment is performed for 0 minutes.
以上の処理により、ＮＭＯ３領域Ｎ領域−ト酸化１１３
中にＡｌによる負の固定電荷７を形成させることができ
る（第２図（Ｃ））。Through the above processing, the NMO3 region N region -to oxidation 113
A negative fixed charge 7 due to Al can be formed therein (FIG. 2(C)).
この後、厚さ３０００Ａでｎ型ポリシリコンを成長させ
た後パターニングを行い、ゲート酸化膜１４および１５
上にゲート電極９を形成する４次に不純物をイオン注入
することにより、ＮＭＯＳ領域Ｎ領域＋層のソース領域
１０とドレイン領域１１を形成し、ＰＭＯ３領域Ｐ領域
−″層のソース領域１０とドレイン領域１１を形成する
。After this, n-type polysilicon is grown to a thickness of 3000 Å and patterned to form gate oxide films 14 and 15.
By ion-implanting impurities in the fourth step to form the gate electrode 9 thereon, the source region 10 and drain region 11 of the NMOS region N region + layer are formed, and the source region 10 and drain region 11 of the PMO3 region P region -'' layer are formed. A region 11 is formed.
その後は通常の工程により、ソース領域１０およびドレ
イン領域１１上にコンタクト窓を形成し、ソース電極１
２およびドレイン電極１３を形成し、工程を終了する（
第２図（ｄ））。Thereafter, contact windows are formed on the source region 10 and drain region 11 by normal steps, and the source electrode 1
2 and drain electrode 13 are formed, and the process is completed (
Figure 2(d)).
以上でｎチャネルＭＯ３側のゲート酸化１！［１４中に
負の固定電荷を発生させた薄膜Ｓｏｌ構造の素子が形成
される。This concludes gate oxidation 1 on the n-channel MO3 side! [14] An element having a thin film Sol structure in which negative fixed charges are generated is formed.
本実施例による半導体装置の製造方法を用いれば、負の
固定電荷が作る電界により、ｎチャネルトランジスタの
デイプリージョン化を防止することができ、しかも従来
どおり、ｎ型ポリシリコンゲートを使用することができ
る。By using the method for manufacturing a semiconductor device according to this embodiment, depletion of an n-channel transistor can be prevented due to the electric field created by negative fixed charges, and an n-type polysilicon gate can be used as before. I can do it.
ゲート酸化膜中の電界は固定電荷であり、熱処理にも安
定であるため、閾値電圧ｖｔｈの変動を招くこともない
、プロセス的にも、従来のｖｔｈコントロールのための
イオン注入工程を置き換えただけになるので、製造工程
が増加することもない、また、ゲート絶縁膜は、本実施
例におけるゲート酸化＠ Ｓ ｉ Ｏ□のみならず、Ｓ
ｉ、Ｎ４．５ｉＯＮ、Ｔａ２０５等の絶縁膜、またはこ
れらとＳｉＯ２の積層膜でもよい。The electric field in the gate oxide film is a fixed charge and is stable even during heat treatment, so it does not cause fluctuations in threshold voltage vth.In terms of process, it simply replaces the conventional ion implantation process for vth control. Therefore, the number of manufacturing steps is not increased. Furthermore, the gate insulating film is not only gate oxidized @S i O□ in this example, but also S
An insulating film such as iON, N4.5iON, Ta205, or a laminated film of these and SiO2 may be used.
本発明の第２の実施例による半導体装置の製造方法を第
３図を用いて説明する。A method for manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
本実施例は、第１の実施例の製造工程において基板をＡ
ｌｌ？６液に浸す際に、ＰＭＯ３領域Ｐ領域−ト酸化膜
３上に、固定電荷を発生させないため形成したレジスト
４に変えて、ポリシリコン等を用いたことに特徴がある
。In this example, the substrate is A in the manufacturing process of the first example.
Ill? A feature of the present invention is that polysilicon or the like is used in place of the resist 4 formed on the PMO3 region P region oxide film 3 to prevent generation of fixed charges when immersed in the 6 liquid.
１Ｍ５ＯＩ基板１上に、素子分離膜２を形成した後、ゲ
ート酸化を行いゲート酸化１ｌ１３を形成する工程は第
１の実施例と同様である。The process of forming the element isolation film 2 on the 1M5OI substrate 1 and then performing gate oxidation to form the gate oxide 1l13 is the same as in the first embodiment.
次に、ゲート酸化ＷＡ３上に例えばポリシリコン８を成
長させる（第３図（ａ））。Next, for example, polysilicon 8 is grown on the gate oxide WA3 (FIG. 3(a)).
次に、ポリシリコン８上に第１の実施例と同様にレジス
ト４をパターニングし、レジスト４をマスクとしてポリ
シリコン８をエツチングする（図示せず）。Next, a resist 4 is patterned on the polysilicon 8 in the same manner as in the first embodiment, and the polysilicon 8 is etched using the resist 4 as a mask (not shown).
エツチング方法は低ダメージのダウンフロー型ドライエ
ッチングスは、ＨＦ、！１．ＨＮＯ，の混合液によるウ
ェットエツチング等が挙げられる。ｎチャネルＭＯ３を
形成するため、ｎチャネルＭＯ８形成領域Ｎ側のポリシ
リコン８を除去する。The etching method is HF, low-damage down flow dry etching! 1. Examples include wet etching using a mixed solution of HNO. In order to form an n-channel MO3, polysilicon 8 on the N side of the n-channel MO8 formation region is removed.
レジスト４を剥離した後、第１の実施例と同様に基板を
ＡＮ溶液に浸す（第３図（ｂ））。After removing the resist 4, the substrate is immersed in an AN solution as in the first embodiment (FIG. 3(b)).
この方法の場合、Ａ」溶液に基板を浸す際のマスクとし
てポリシリコンを使用するので、レジストを用いる場合
よりも、ゲート絶縁膜の汚染を防止できる。In this method, since polysilicon is used as a mask when immersing the substrate in solution A, contamination of the gate insulating film can be prevented more than when using a resist.
この後、ポリシリコン８を前述と同じ方法で除去し、ゲ
ート電極形成用ポリシリコンを再び成長させる。この後
の工程は第１の実施例と同様に行う。Thereafter, polysilicon 8 is removed in the same manner as described above, and polysilicon for forming a gate electrode is grown again. The subsequent steps are performed in the same manner as in the first embodiment.
本発明の第３の実施例による半導体装置の製造方法を説
明する（図示せず）。A method for manufacturing a semiconductor device according to a third embodiment of the present invention will be described (not shown).
第１および第２の実施例においては、Ａ１を酸化膜中に
注入する方法として、Ａ」溶液からの拡散を用いたが、
イオン注入法を用いることもできる。In the first and second examples, diffusion from the A' solution was used as the method for injecting A1 into the oxide film.
Ion implantation can also be used.
イオン注入量をＩ Ｘ １．０１２〜Ｉ Ｘ １０１３
ｃｍ加速エネルギを５ｋｅＶでＡ１のイオン注入をする
。このとき、投影飛程Ｒｐ＝８０人、標準偏差ΔＲｐ＝
４０人であるから、２００人の厚さのゲート酸化ＷＡ３
を突き抜けることはほとんどない。The ion implantation amount is I x 1.012 ~ I x 1013
A1 ion implantation is performed at cm acceleration energy of 5 keV. At this time, projected range Rp = 80 people, standard deviation ΔRp =
Since it is 40 people, the gate oxide WA3 is 200 people thick.
It is almost impossible to break through.
従ってＳｉ単結晶層１０２の不純物濃度が上昇すること
がない。Therefore, the impurity concentration of the Si single crystal layer 102 does not increase.
また、イオン注入を行う不純物としてトリメチルアルミ
を用いれば、通常用いられる程度の高加速のエネルギで
イオン注入を行うことができる。Furthermore, if trimethylaluminum is used as an impurity for ion implantation, ion implantation can be performed with high acceleration energy that is normally used.
イオン注入時のマスク材は第１および第２の実施例で示
したレジスト又はポリシリコン等の材料を用いることが
できる。As a mask material for ion implantation, the resist, polysilicon, or other materials shown in the first and second embodiments can be used.
本発明は上記実施例に限らず種々の変形が可能である。The present invention is not limited to the above-mentioned embodiments, and various modifications are possible.
例えば、素子間に形成した素子分離膜はＬＯＧＯ８分離
だけでなくメサ構造による素子分離でもよい。For example, the element isolation film formed between elements may be not only LOGO8 isolation but also element isolation using a mesa structure.
また、上記実施例では、ゲート電極のｎ型ポリシリコン
電極をＰ型シリコンからなる素子領域上に形成する場合
について述べたが、本発明におけるゲートｒｊｈ極は、
上記実施例に限定されることなく、自由に材料等を変更
することができる。一般にゲート電極材のフェルミレベ
ルがＳＯＩ基板のフェルミレベルよりも高い場合におい
て広汎に用いることかできるものである。例えばｎ型ポ
リシリコンと高融点金属とを順に重ねた構造、もしくは
ｒｌ型ポリシリコンと高融点金属シリサイドとを順に重
ねた構造でもよい。Furthermore, in the above embodiment, the case where the n-type polysilicon electrode of the gate electrode was formed on the element region made of P-type silicon was described, but the gate rjh pole in the present invention is
The materials and the like can be freely changed without being limited to the above embodiments. In general, it can be widely used when the Fermi level of the gate electrode material is higher than the Fermi level of the SOI substrate. For example, a structure in which n-type polysilicon and high melting point metal are stacked in order, or a structure in which RL type polysilicon and high melting point metal silicide are stacked in order may be used.
また、出発材料としての基板濃度の薄いＳＯＴ基板は、
ＳＩＭＯＸにより形成されたものだけでなく、例えばウ
ェーハ貼合せ、またはポリシリコンのゾーンメルト化し
たものでもよい。In addition, the SOT substrate with a low substrate concentration as a starting material is
In addition to the one formed by SIMOX, it may be formed by, for example, wafer bonding or zone melting of polysilicon.
［発明の効果］
以上の通り、本発明によれば、ｎチャネルトランジスタ
のデイプリージョン化を防止することができ、従来どお
りｎ型ポリシリコンゲートを使用し、製造工程も増加し
ない半導体装置を実現することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to prevent depletion of an n-channel transistor, and to realize a semiconductor device that uses an n-type polysilicon gate as before and does not require an increase in manufacturing steps. can do.
第１図は本発明の第１の実施例による半導体装置を示す
図、
第２図は本発明の第１の実施例による半導体装置の製造
方法を示す図、
第３図は本発明の第２の実施例による半導体装置の製造
方法を示す図、
第４図は従来の薄膜Ｓｏｌ基板を示す図、第５図は従来
のＳｏｌ基板のエネルギバンドを示す図、
第６図はＳＯＩ基板の厚さに対する閾値電圧の特性を示
す図
である。
図において、
１・・・薄膜Ｓｏｌ基板
２・・・素子分ＭＷＡ
３・・・ゲート酸化膜
４・・・レジスト
６・・・Ａｌ水溶液
７・・・固定電荷
８・・・ポリシリコン
９・・・ゲート電極
１０・・・ソース領域
１１・・・ドレイン領域
１２・・・ソース電極
１３・・・ドレイン電極
１４・・・ゲート酸化膜
１５・・・ゲート酸化膜
２０・・・チャネル領域
１００・・・支持基板
１０１・・・絶縁層
１０２・・・Ｓ１単結晶層1 is a diagram showing a semiconductor device according to a first embodiment of the present invention, FIG. 2 is a diagram showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention, and FIG. 3 is a diagram showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention. 4 is a diagram showing a conventional thin film Sol substrate, FIG. 5 is a diagram showing the energy band of a conventional Sol substrate, and FIG. 6 is a diagram showing the thickness of an SOI substrate. FIG. In the figure, 1... Thin film Sol substrate 2... Element MWA 3... Gate oxide film 4... Resist 6... Al aqueous solution 7... Fixed charge 8... Polysilicon 9... - Gate electrode 10... Source region 11... Drain region 12... Source electrode 13... Drain electrode 14... Gate oxide film 15... Gate oxide film 20... Channel region 100... - Support substrate 101...Insulating layer 102...S1 single crystal layer
Claims (1)
域と、 前記ソース領域と前記ドレイン領域との間に形成された
チャネル領域と、 前記チャネル領域上部にゲート絶縁膜を介して形成され
たゲート電極と、 を有するｎ型ＭＯＳトランジスタを備えた半導体装置に
おいて、 前記ゲート電極は、前記半導体表面よりも高いフェルミ
レベルを有する構造であり、 前記ゲート絶縁膜は、負の固定電化を有し、前記ｎ型Ｍ
ＯＳトランジスタは、エンハンスメント型であること を特徴とする半導体装置。 ２、絶縁層上に形成されたＳｉ単結晶層と、前記Ｓｉ単
結晶層に形成されたソース領域およびドレイン領域と、 前記ソース領域とドレイン領域との間に形成されたチャ
ネル領域と、 前記チャネル領域上部にゲート絶縁膜を介して形成され
たゲート電極と を有するｎ型ＭＯＳトランジスタを備えた半導体装置に
おいて、 前記ゲート電極は、ｎ型ポリシリコン、もしくはｎ型ポ
リシリコンと高融点金属とを順に重ねた構造、もしくは
ｎ型ポリシリコンと高融点金属シリサイドとを順に重ね
た構造によりなり、 前記ゲート絶縁膜は、負の固定電荷を有し、前記ｎ型Ｍ
ＯＳトランジスタは、エンハンスメント型であること を特徴とする半導体装置。 ３、絶縁層上にＳｉ単結晶層を形成する第１の工程と、 前記Ｓｉ単結晶層にソース領域とドレイン領域を形成す
る第２の工程と、 前記ソース領域と前記ドレイン領域との間に、チャネル
領域を形成する第３の工程と、 前記チャネル領域上部に負の固定電荷を有するゲート絶
縁膜を形成する第４の工程と、 前記ゲート絶縁膜上にｎ型ポリシリコン、もしくはｎ型
ポリシリコンと高融点金属とを順に重ねた構造、もしく
はｎ型ポリシリコンと高融点金属シリサイドとを順に重
ねた構造によりなるゲート電極を形成する第５の工程と を有することを特徴とする半導体装置の製造方法。 ４、請求項３記載の半導体装置の製造方法において、 前記第４の工程は、 前記ゲート絶縁膜をＡｌ溶液に浸して、前記ゲート絶縁
膜中にＡｌを注入することにより前記負の固定電荷を形
成すること を特徴とする半導体装置の製造方法。 ５、請求項３記載の半導体装置の製造方法において、 前記第４の工程は、 前記ゲート絶縁膜中にＡｌをイオン注入することにより
前記負の固定電荷を形成すること を特徴とする半導体装置の製造方法。[Claims] 1. A semiconductor layer formed on an insulating layer; a source region and a drain region formed in the semiconductor layer; a channel region formed between the source region and the drain region; , a gate electrode formed above the channel region via a gate insulating film, and a semiconductor device comprising an n-type MOS transistor, wherein the gate electrode has a structure having a Fermi level higher than the semiconductor surface. , the gate insulating film has a negative fixed charge, and the n-type M
A semiconductor device characterized in that an OS transistor is an enhancement type. 2. A Si single crystal layer formed on an insulating layer, a source region and a drain region formed in the Si single crystal layer, a channel region formed between the source region and the drain region, and the channel. In a semiconductor device including an n-type MOS transistor having a gate electrode formed on the upper part of the region with a gate insulating film interposed therebetween, the gate electrode is made of n-type polysilicon or n-type polysilicon and a high melting point metal in order. The gate insulating film has a negative fixed charge and has a structure in which n-type polysilicon and high melting point metal silicide are stacked one on top of the other.
A semiconductor device characterized in that an OS transistor is an enhancement type. 3. A first step of forming a Si single crystal layer on the insulating layer; a second step of forming a source region and a drain region in the Si single crystal layer; and a step of forming a source region and a drain region between the source region and the drain region. , a third step of forming a channel region; a fourth step of forming a gate insulating film having a negative fixed charge above the channel region; and a step of forming n-type polysilicon or n-type polysilicon on the gate insulating film. A fifth step of forming a gate electrode having a structure in which silicon and a high melting point metal are stacked in order, or a structure in which n-type polysilicon and a high melting point metal silicide are stacked in order. Production method. 4. The method of manufacturing a semiconductor device according to claim 3, wherein the fourth step includes immersing the gate insulating film in an Al solution and injecting Al into the gate insulating film to remove the negative fixed charge. 1. A method of manufacturing a semiconductor device, characterized by forming a semiconductor device. 5. The method of manufacturing a semiconductor device according to claim 3, wherein in the fourth step, the negative fixed charge is formed by ion-implanting Al into the gate insulating film. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14364890A JPH0437168A (en) | 1990-06-01 | 1990-06-01 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP14364890A JPH0437168A (en) | 1990-06-01 | 1990-06-01 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437168A true JPH0437168A (en) | 1992-02-07 |
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ID=15343673
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| Application Number | Title | Priority Date | Filing Date |
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| JP14364890A Pending JPH0437168A (en) | 1990-06-01 | 1990-06-01 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437168A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429483B1 (en) | 1994-06-09 | 2002-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6601308B2 (en) | 2002-01-02 | 2003-08-05 | Bahram Khoshnood | Ambient light collecting bow sight |
| JP2012199526A (en) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
1990
- 1990-06-01 JP JP14364890A patent/JPH0437168A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429483B1 (en) | 1994-06-09 | 2002-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7547915B2 (en) | 1994-06-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SiOxNy film |
| US8330165B2 (en) | 1994-06-09 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6601308B2 (en) | 2002-01-02 | 2003-08-05 | Bahram Khoshnood | Ambient light collecting bow sight |
| USRE39686E1 (en) * | 2002-01-02 | 2007-06-12 | Bahram Khoshnood | Ambient light collecting bow sight |
| JP2012199526A (en) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US8841664B2 (en) | 2011-03-04 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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