JPH0436423B2 - - Google Patents
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- JPH0436423B2 JPH0436423B2 JP60061442A JP6144285A JPH0436423B2 JP H0436423 B2 JPH0436423 B2 JP H0436423B2 JP 60061442 A JP60061442 A JP 60061442A JP 6144285 A JP6144285 A JP 6144285A JP H0436423 B2 JPH0436423 B2 JP H0436423B2
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000010365 information processing Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はパイプライン処理の情報処理装置に関
し、特にバツフアメモリのデータアレイの制御に
関する。
し、特にバツフアメモリのデータアレイの制御に
関する。
（従来の技術）
従来、この種の情報処理装置には、アドレス変
換のステージに存在するメモリアクセス要求によ
つて次段のバツフアメモリアクセスステージのデ
ータアレイ部を参照する必要があるか否かを判定
する手段を備えてはいなかつた。
換のステージに存在するメモリアクセス要求によ
つて次段のバツフアメモリアクセスステージのデ
ータアレイ部を参照する必要があるか否かを判定
する手段を備えてはいなかつた。
（発明が解決しようとする問題点）
一般にパイプライン処理装置では、メモリに対
するデータの格納を効率よく実行するために複数
の記憶アドレスと、複数の記憶データを保持する
ことが可能なストアバツフアを有する。上記スト
アバツフアにアドレスとデータとが準備される
と、ストアバツフアからメモリへのストア動作が
実行される。いつぱう、上記ストアアドレスがバ
ツフアメモリ上に登録されている場合には、バツ
フアメモリへも上記ストアデータを格納する必要
がある。
するデータの格納を効率よく実行するために複数
の記憶アドレスと、複数の記憶データを保持する
ことが可能なストアバツフアを有する。上記スト
アバツフアにアドレスとデータとが準備される
と、ストアバツフアからメモリへのストア動作が
実行される。いつぱう、上記ストアアドレスがバ
ツフアメモリ上に登録されている場合には、バツ
フアメモリへも上記ストアデータを格納する必要
がある。
従来の情報処理装置はバツフアメモリアクセス
のステージの前段ステージであるアドレス変換ス
テージに存在するメモリアクセス要求により、バ
ツフアメモリのデータアレイ部を参照する必要が
ないことを判断する手段を備えていない。
のステージの前段ステージであるアドレス変換ス
テージに存在するメモリアクセス要求により、バ
ツフアメモリのデータアレイ部を参照する必要が
ないことを判断する手段を備えていない。
従来装置例の構成例は特に図示しないが第１図
（本発明の一実施例のブロツク図）においてDA
アベイルフラグ９とANDゲート１１と結線１０
５，９０１，１１１を取り除き、アドレス変換制
御部１０からデータアレイ制御部１４に直結した
構成に相当する。
（本発明の一実施例のブロツク図）においてDA
アベイルフラグ９とANDゲート１１と結線１０
５，９０１，１１１を取り除き、アドレス変換制
御部１０からデータアレイ制御部１４に直結した
構成に相当する。
第３図は、従来技術による情報処理装置の動作
を説明するためのタイムチヤートである。
を説明するためのタイムチヤートである。
バツフアメモリのデータアレイ部ヘストアデー
タを登録するためには、バツフアメモリアクセス
のステージのメモリアクセス要求の実行を１サイ
クル待たせることが必要である。
タを登録するためには、バツフアメモリアクセス
のステージのメモリアクセス要求の実行を１サイ
クル待たせることが必要である。
上記メモリアクセス要求がデータアレイを使用
するロード要求の場合だけでなく第３図に示すよ
うにデータアレイを使用しないストア要求の場合
でもタイミングt3においてストアデータの登録に
対して１サイクルだけ割込みが必要となる。従つ
て、データアレイはタイミングt3でストアデータ
を登録するために使用され、バツフアメモリアク
セスステージのストア要求は１サイクルだけ待た
され、タイミングt4により処理が実行される。従
つて、上記ストア要求および後続するロード要求
のメモリアクセスが１サイクルだけ遅れるという
欠点があつた。
するロード要求の場合だけでなく第３図に示すよ
うにデータアレイを使用しないストア要求の場合
でもタイミングt3においてストアデータの登録に
対して１サイクルだけ割込みが必要となる。従つ
て、データアレイはタイミングt3でストアデータ
を登録するために使用され、バツフアメモリアク
セスステージのストア要求は１サイクルだけ待た
され、タイミングt4により処理が実行される。従
つて、上記ストア要求および後続するロード要求
のメモリアクセスが１サイクルだけ遅れるという
欠点があつた。
あるいは、１サイクル待たせないようにするた
めには、バツフアメモリアクセスステージにおい
て、並列動作が可能か否かを判断する複雑な回路
が必要となり、遅延時間が増大する。さらに、ス
トア要求とストアバツフアからのデータアレイの
ストアデータの登録とを同時に実行させるように
することができない欠点があつた。
めには、バツフアメモリアクセスステージにおい
て、並列動作が可能か否かを判断する複雑な回路
が必要となり、遅延時間が増大する。さらに、ス
トア要求とストアバツフアからのデータアレイの
ストアデータの登録とを同時に実行させるように
することができない欠点があつた。
本発明の目的は、データアレイを使用しないメ
モリアクセス要求であることを示すフラグをアド
レス変換のステージに有することにより上記欠点
を除去し、ストアバツフアからデータアレイへス
トアデータを登録する際に、データアレイを使用
しないメモリアクセス要求を並列に処理すること
ができるように構成した情報処理装置を提供する
ことにある。
モリアクセス要求であることを示すフラグをアド
レス変換のステージに有することにより上記欠点
を除去し、ストアバツフアからデータアレイへス
トアデータを登録する際に、データアレイを使用
しないメモリアクセス要求を並列に処理すること
ができるように構成した情報処理装置を提供する
ことにある。
（問題点を解決するための手段）
本発明による情報処理装置は論理アドレスレジ
スタと、アドレス変換バツフアと、要求レジスタ
と、アドレス変換制御部と、DAアベイルフラグ
Ｆ／Ｆと、ANDゲートと、実アドレスレジスタ
と、ストアバツフアと、データ選択回路と、デー
タアレイ制御部と、アドレス選択回路と、DAア
ドレスレジスタと、書込みデータレジスタと、デ
ータアレイとを具備して構成したものである。
スタと、アドレス変換バツフアと、要求レジスタ
と、アドレス変換制御部と、DAアベイルフラグ
Ｆ／Ｆと、ANDゲートと、実アドレスレジスタ
と、ストアバツフアと、データ選択回路と、デー
タアレイ制御部と、アドレス選択回路と、DAア
ドレスレジスタと、書込みデータレジスタと、デ
ータアレイとを具備して構成したものである。
論理アドレスレジスタは、メモリアクセスアド
レスを格納するためのものである。
レスを格納するためのものである。
アドレス変換バツフアは論理アドレスレジスタ
の内容をアドレスとして実アドレスを出力し、ス
トアデータを格納させるためのものである。
の内容をアドレスとして実アドレスを出力し、ス
トアデータを格納させるためのものである。
要求レジスタは、メモリアクセス要求を格納す
るためのものである。
るためのものである。
アドレス変換制御部は要求レジスタの内容を解
読し、アドレス変換が成功しなかつたか否かを判
定して出力するためのものである。
読し、アドレス変換が成功しなかつたか否かを判
定して出力するためのものである。
DAアベイルフラグＦ／Ｆは、DAアベイルフ
ラグが有効であるか否かを示すものである。
ラグが有効であるか否かを示すものである。
ANDゲートはアドレス変換制御部の出力と、
DAアベイルフラグＦ／Ｆの出力との論理積を求
め、DAアベイル信号を発生するためのものであ
る。
DAアベイルフラグＦ／Ｆの出力との論理積を求
め、DAアベイル信号を発生するためのものであ
る。
実アドレスレジスタは、アドレス変換バツフア
から出力された実アドレスを格納しておくための
ものである。
から出力された実アドレスを格納しておくための
ものである。
ストアバツフアは、実アドレスレジスタに格納
された実アドレスによりストアデータを格納する
ためのものである。
された実アドレスによりストアデータを格納する
ためのものである。
データ選択回路はストアバツフアの内容か、あ
るいはメモリ続出しデータを選択するためのもの
である。
るいはメモリ続出しデータを選択するためのもの
である。
データアレイ制御部は、DAアベイル信号の値
に応じて制御を行うためのものである。
に応じて制御を行うためのものである。
アドレス選択回路はデータアレイ制御部の指示
により、アドレス変換バツフアから得られたアド
レスか、あるいはストアバツフアから得られたア
ドレスを選択するためのものである。
により、アドレス変換バツフアから得られたアド
レスか、あるいはストアバツフアから得られたア
ドレスを選択するためのものである。
DAアドレスレジスタは、アドレス選択回路か
ら出力されたアドレスを格納するためのものであ
る。
ら出力されたアドレスを格納するためのものであ
る。
書込みデータレジスタは、データ選択回路の出
力を格納するためのものである。
力を格納するためのものである。
データアレイは、DAアドレスレジスタの指示
に従つて書込みデータレジスタの内容をデータア
レイ制御部からの指示に応じて書込むことができ
るものである。
に従つて書込みデータレジスタの内容をデータア
レイ制御部からの指示に応じて書込むことができ
るものである。
（実施例）
次に、本発明について図面を参照して説明す
る。
る。
第１図は、本発明による情報処理装置の一実施
例を示すブロツク図である。
例を示すブロツク図である。
第１図において、１は論理アドレスレジスタ、
２は実アドレスレジスタ、３はアドレス変換バツ
フア、４はストアバツフア、５はデータ選択回
路、６はアドレス選択回路、７はDAアドレスレ
ジスタ、８は要求レジスタ、９はDAアベイルフ
ラグＦ／Ｆ、１０はアドレス変換制御部、１１は
ANDゲート、１２は書込みデータレジスタ、１
３はデータアレイ、１４はデータアレイ制御部で
ある。
２は実アドレスレジスタ、３はアドレス変換バツ
フア、４はストアバツフア、５はデータ選択回
路、６はアドレス選択回路、７はDAアドレスレ
ジスタ、８は要求レジスタ、９はDAアベイルフ
ラグＦ／Ｆ、１０はアドレス変換制御部、１１は
ANDゲート、１２は書込みデータレジスタ、１
３はデータアレイ、１４はデータアレイ制御部で
ある。
第１図において、メモリへのロード要求やスト
ア要求などのメモリアクセス要求は要求レジスタ
８にセツトされ、メモリアクセス要求アドレスは
論理アドレスレジスタ１にセツトされ、メモリア
クセス要求が処理されてゆく。上記メモリアクセ
ス要求の内容により、DA未使用指示信号はデー
タアレイを参照しないメモリアクセス要求（例え
ば、ストア要求）であることを指示する。この場
合には、メモリアクセス要求と同時にDAアベイ
ルフラグＦ／Ｆ９に上記状態がセツトされる。
ア要求などのメモリアクセス要求は要求レジスタ
８にセツトされ、メモリアクセス要求アドレスは
論理アドレスレジスタ１にセツトされ、メモリア
クセス要求が処理されてゆく。上記メモリアクセ
ス要求の内容により、DA未使用指示信号はデー
タアレイを参照しないメモリアクセス要求（例え
ば、ストア要求）であることを指示する。この場
合には、メモリアクセス要求と同時にDAアベイ
ルフラグＦ／Ｆ９に上記状態がセツトされる。
アドレス変換のステージに入力された上記メモ
リアクセス要求は論理アドレスレジスタ１にセツ
トされているが、この内容はアドレス変換バツフ
ア３を使つて実アドレスに変換され、要求レジス
タ８に保持された要求内容がアドレス変換制御部
１０において解読され、次のタイミングでバツフ
アメモリアクセスのステージへ転送される。この
とき、アドレス変換制御部１０により生成された
DAアベイルフラグＦ／Ｆ９が有効状態であるこ
とを示す信号が信号線１０５上に送出されてい
る。従つて、DAアベイルフラグＦ／Ｆ９の出力
は信号線１０５上の信号とともにANDゲート１
１によつて論理積が求められて、信号線１１１上
のDAアベイル信号となりDA制御部１４へ送出
される。信号線１０５上の状態は通常“１”であ
り、アドレス変換バツフア３においてアドレス変
換が成功しなかつた場合などの特殊な場合に限つ
て“０”となる。
リアクセス要求は論理アドレスレジスタ１にセツ
トされているが、この内容はアドレス変換バツフ
ア３を使つて実アドレスに変換され、要求レジス
タ８に保持された要求内容がアドレス変換制御部
１０において解読され、次のタイミングでバツフ
アメモリアクセスのステージへ転送される。この
とき、アドレス変換制御部１０により生成された
DAアベイルフラグＦ／Ｆ９が有効状態であるこ
とを示す信号が信号線１０５上に送出されてい
る。従つて、DAアベイルフラグＦ／Ｆ９の出力
は信号線１０５上の信号とともにANDゲート１
１によつて論理積が求められて、信号線１１１上
のDAアベイル信号となりDA制御部１４へ送出
される。信号線１０５上の状態は通常“１”であ
り、アドレス変換バツフア３においてアドレス変
換が成功しなかつた場合などの特殊な場合に限つ
て“０”となる。
信号線１１１上のDAアベイル信号を受けて
DA制御部１４はアドレス変換のステージのメモ
リアクセス要求がバツフアメモリアクセスのステ
ージに受付けられるタイミングにおいて、DAア
ベイル信号の値により以下の制御を行う。
DA制御部１４はアドレス変換のステージのメモ
リアクセス要求がバツフアメモリアクセスのステ
ージに受付けられるタイミングにおいて、DAア
ベイル信号の値により以下の制御を行う。
(1) DAアベイル信号が“０”の場合（オフ）ア
ドレス選択回路６に対してアドレス変換バツフ
ア３から信号線３０２を介して出力される実ア
ドレスの選択を指示し、アドレス変換バツフア
３の出力である実アドレスが実アドレスレジス
タ２およびDAアドレスレジスタ７へセツトさ
れ、次のタイミングでデータアレイ１３の内容
が読出されてメモリアクセス要求が処理され
る。
ドレス選択回路６に対してアドレス変換バツフ
ア３から信号線３０２を介して出力される実ア
ドレスの選択を指示し、アドレス変換バツフア
３の出力である実アドレスが実アドレスレジス
タ２およびDAアドレスレジスタ７へセツトさ
れ、次のタイミングでデータアレイ１３の内容
が読出されてメモリアクセス要求が処理され
る。
(2) DAアベイル信号が“１”の場合（オン）ア
ドレス選択回路６に対してストアバツフア４か
ら信号線４０２を介して出力されたストアアド
レスの選択を指示し、データ選択回路５に対し
て信号線４０３上のストアデータの選択を指示
する。従つて、DAアドレスレジスタ７および
書込みデータレジスタ１２に対して、それぞれ
ストアアドレスとストアデータとがセツトさ
れ、アドレス変換バツフア３から信号線３０１
上に出力された実アドレスが実アドレスレジス
タ２へセツトされる。バツフアメモリアクセス
のステージにおいて入力されたメモリアクセス
要求は、実アドレスレジスタ２のアドレスをも
とにしてデータアレイを使用せずに要求を処理
してゆく。これと並行して、ストアバツフア４
に有効なストアデータが存在し、データアレイ
１３への登録が必要な場合には上記ストアアド
レスとストアデータとによりデータアレイ１３
に対して書込みを実行する。書込みの許可は、
信号線１４２上の書込み有効信号によつて行
う。
ドレス選択回路６に対してストアバツフア４か
ら信号線４０２を介して出力されたストアアド
レスの選択を指示し、データ選択回路５に対し
て信号線４０３上のストアデータの選択を指示
する。従つて、DAアドレスレジスタ７および
書込みデータレジスタ１２に対して、それぞれ
ストアアドレスとストアデータとがセツトさ
れ、アドレス変換バツフア３から信号線３０１
上に出力された実アドレスが実アドレスレジス
タ２へセツトされる。バツフアメモリアクセス
のステージにおいて入力されたメモリアクセス
要求は、実アドレスレジスタ２のアドレスをも
とにしてデータアレイを使用せずに要求を処理
してゆく。これと並行して、ストアバツフア４
に有効なストアデータが存在し、データアレイ
１３への登録が必要な場合には上記ストアアド
レスとストアデータとによりデータアレイ１３
に対して書込みを実行する。書込みの許可は、
信号線１４２上の書込み有効信号によつて行
う。
以上のように、バツフアメモリアクセスのステ
ージにおいてデータアレイ１３を使用しないメモ
リアクセス要求の処理中に、データアレイ１３の
空時間を利用してストアバツフアからデータアレ
イ１３へのストアデータを掃出して処理を並行し
て実行する。
ージにおいてデータアレイ１３を使用しないメモ
リアクセス要求の処理中に、データアレイ１３の
空時間を利用してストアバツフアからデータアレ
イ１３へのストアデータを掃出して処理を並行し
て実行する。
「上記並列処理を行なうようにするために、
DAアベイル信号を調べて次サイクルでデータア
レイが使用可能なメモリアクセス要求であるか否
かを予知し、使用可能なメモリアクセス要求がア
ドレス変換ステージに供給されるまでストアバツ
フアからデータアレイ１３へのストアデータの掃
出しを待ち合わせる。
DAアベイル信号を調べて次サイクルでデータア
レイが使用可能なメモリアクセス要求であるか否
かを予知し、使用可能なメモリアクセス要求がア
ドレス変換ステージに供給されるまでストアバツ
フアからデータアレイ１３へのストアデータの掃
出しを待ち合わせる。
次に、第２図を参照して第１図に示す情報処理
装置の動作について説明する。第２図では、メモ
リアクセス要求がロード、ストア、ロードの順序
に供給され、タイミングt2でデータアレイ１３へ
掃出すべきストアデータがストアバツフア４に存
在する場合の動作を示すタイミング図である。タ
イミングt1でアドレス変換のステージにロード要
求が供給されると、タイミングt2でバツフアメモ
リアクセスのステージへ進み、データアレイ１３
の内容が読出され、ロード要求が処理されると同
時にタイミングt2でストア要求が供給され、タイ
ミングt3でバツフアメモリアクセスのステージへ
進み、ストア要求が処理される。このとき、タイ
ミングt2でDAアベイル信号が“１”となり、す
でに説明したようにストアバツフア４からデータ
アレイ１３への掃出しが準備され、タイミングt3
でストアデータのデータアレイ１３への登録が実
行される。２番目のロード要求は、タイミングt3
で供給され、タイミングt4でデータアレイ１３か
ら読出されて処理される。
装置の動作について説明する。第２図では、メモ
リアクセス要求がロード、ストア、ロードの順序
に供給され、タイミングt2でデータアレイ１３へ
掃出すべきストアデータがストアバツフア４に存
在する場合の動作を示すタイミング図である。タ
イミングt1でアドレス変換のステージにロード要
求が供給されると、タイミングt2でバツフアメモ
リアクセスのステージへ進み、データアレイ１３
の内容が読出され、ロード要求が処理されると同
時にタイミングt2でストア要求が供給され、タイ
ミングt3でバツフアメモリアクセスのステージへ
進み、ストア要求が処理される。このとき、タイ
ミングt2でDAアベイル信号が“１”となり、す
でに説明したようにストアバツフア４からデータ
アレイ１３への掃出しが準備され、タイミングt3
でストアデータのデータアレイ１３への登録が実
行される。２番目のロード要求は、タイミングt3
で供給され、タイミングt4でデータアレイ１３か
ら読出されて処理される。
（発明の効果）
以上説明したように本発明は、データアレイを
使用しないメモリアクセス要求であることを示す
フラグをアドレス変換のステージにもつことによ
り、例えばストアバツフアからデータアレイへス
トアデータを登録することができるとともに、上
記データアレイを使用しないメモリアクセス要求
を並列に処理することが可能であり、さらにDA
アベイル信号が“１”となるまでストアバツフア
からデータアレイへのストアデータの登録を待ち
合わせることにより、ストアバツフアからデータ
アレイへの登録のための時間を削減することがで
きるなど、バツフアメモリデータアレイの使用効
率を改善できると云う効果がある。
使用しないメモリアクセス要求であることを示す
フラグをアドレス変換のステージにもつことによ
り、例えばストアバツフアからデータアレイへス
トアデータを登録することができるとともに、上
記データアレイを使用しないメモリアクセス要求
を並列に処理することが可能であり、さらにDA
アベイル信号が“１”となるまでストアバツフア
からデータアレイへのストアデータの登録を待ち
合わせることにより、ストアバツフアからデータ
アレイへの登録のための時間を削減することがで
きるなど、バツフアメモリデータアレイの使用効
率を改善できると云う効果がある。
第１図は、本発明による情報処理装置の一実施
例を示すブロツク図である。第２図は、第１図に
示す情報処理装置の動作を説明するタイムチヤー
トである。第３図は、従来技術により情報処理装
置の動作を説明するタイムチヤートである。 １……論理アドレスレジスタ、２……実アドレ
スレジスタ、３……アドレス変換バツフア、４…
…ストアバツフア、５……データ選択回路、６…
…アドレス選択回路、７……DAアドレスレジス
タ、８……要求レジスタ、９……DAアベイルフ
ラグＦ／Ｆ、１０……アドレス変換制御部、１１
……ANDゲート、１２……書込みデータレジス
タ、１３……データアレイ、１４……DA制御
部、１００，１０１，２０１，３０１，３０２，
４０１〜４０３，５０１，５０２，６０１，７０
１，８００，８０１，９０１，１０５，１１１，
１２１，１４０〜１４３……信号線。
例を示すブロツク図である。第２図は、第１図に
示す情報処理装置の動作を説明するタイムチヤー
トである。第３図は、従来技術により情報処理装
置の動作を説明するタイムチヤートである。 １……論理アドレスレジスタ、２……実アドレ
スレジスタ、３……アドレス変換バツフア、４…
…ストアバツフア、５……データ選択回路、６…
…アドレス選択回路、７……DAアドレスレジス
タ、８……要求レジスタ、９……DAアベイルフ
ラグＦ／Ｆ、１０……アドレス変換制御部、１１
……ANDゲート、１２……書込みデータレジス
タ、１３……データアレイ、１４……DA制御
部、１００，１０１，２０１，３０１，３０２，
４０１〜４０３，５０１，５０２，６０１，７０
１，８００，８０１，９０１，１０５，１１１，
１２１，１４０〜１４３……信号線。
Claims (1)
- １ メモリアクセスアドレスを格納するための論
理アドレスレジスタと、前記論理アドレスレジス
タの内容をアドレスとして実アドレスを出力し、
ストアデータを格納させるためのアドレス変換バ
ツフアと、メモリアクセス要求を格納するための
要求レジスタと、前記要求レジスタの内容を解読
し、アドレス変換が成功しなかつたか否かを判定
して出力するためのアドレス変換制御部と、DA
アベイルフラグが有効であるか否かを示すDAア
ベイルフラグＦ／Ｆと、前記アドレス変換制御部
の出力とDAアベイルフラグＦ／Ｆの出力との論
理積を求めてDAアベイル信号を発生するための
ANDゲートと、前記アドレス変換バツフアから
出力された前記実アドレスを格納しておくための
実アドレスレジスタと、前記実アドレスレジスタ
に格納された前記実アドレスによりストアデータ
を格納するためのストアバツフアと、前記ストア
バツフアの内容か、あるいはメモリ読出しデータ
を選択するためのデータ選択回路と、前記DAア
ベイル信号の値に応じた制御を行うためのデータ
アレイ制御部と、前記データアレイ制御部の指示
により前記アドレス変換バツフアから得られたア
ドレスか、あるいは前記ストアバツフアから得ら
れたアドレスを選択するためのアドレス選択回路
と、前記アドレス選択回路から出力されたアドレ
スを格納するためのDAアドレスレジスタと、前
記データ選択回路の出力を格納するための書込み
データレジスタと、前記DAアドレスレジスタの
指示に従つて前記書込みデータレジスタの内容を
前記データアレイ制御部からの指示に応じて書込
むことができるデータアレイとを具備して構成し
たことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061442A JPS61220045A (ja) | 1985-03-26 | 1985-03-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061442A JPS61220045A (ja) | 1985-03-26 | 1985-03-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220045A JPS61220045A (ja) | 1986-09-30 |
| JPH0436423B2 true JPH0436423B2 (ja) | 1992-06-16 |
Family
ID=13171183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061442A Granted JPS61220045A (ja) | 1985-03-26 | 1985-03-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220045A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3164732B2 (ja) | 1994-07-04 | 2001-05-08 | 富士通株式会社 | データ処理装置 |
-
1985
- 1985-03-26 JP JP60061442A patent/JPS61220045A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220045A (ja) | 1986-09-30 |
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