JPH04360100A - Memory check circuit - Google Patents

Abstract

PURPOSE:To check memory state with a simple configuration and to decrease the number of checking. CONSTITUTION:Condensers 3-10 are provided in accordance with memory elements 11-14. A writing data of a writing data holding circuit 1 and a reference potential VR are impressed to the condenser 3. The condenser 3 and the output of the corresponding memory element 11 are connected and the variation of the potential state 11 are connected and the variation of the potential state of the condenser at that time is checked with a comparator 24 and the abnormality of the memory element 11 is checked.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【技術分野】本発明はメモリチェック回路に関し、特に
メモリ状態をチェックするチェックシステムに関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory check circuit, and more particularly to a check system for checking a memory state.

【０００２】0002

【従来技術】半導体集積回路装置のメモリにはランダム
アクセス可能なＲＡＭがある。このＲＡＭの各メモリ素
子のメモリ状態をチェックすることが必要である。2. Description of the Related Art A memory of a semiconductor integrated circuit device includes a randomly accessible RAM. It is necessary to check the memory state of each memory element of this RAM.

【０００３】すなわち集積回路に内蔵されているメモリ
は大容量化されており、それに伴って製造工程が複雑化
して信頼性の維持が困難となってきている。また、設計
ルールの微細化等により、外部環境に影響を受け易くな
っており、電源変動やノイズ等によってメモリ状態が変
化する可能性が増大している。In other words, the capacity of memories built into integrated circuits has increased, and as a result, the manufacturing process has become more complex, making it difficult to maintain reliability. Furthermore, due to miniaturization of design rules, etc., memory devices have become more easily influenced by the external environment, and the possibility that the memory state will change due to power fluctuations, noise, etc. is increasing.

【０００４】そこで、定期的なメモリチェックが必要で
あるが、メモリが大規模になっているので、半導体集積
回路内でチェックを実現する場合、チェック回路が増大
すると共に、チェック用信号も増加し、半導体集積回路
も大規模化してコストアップの要因となる。[0004] Therefore, periodic memory checks are necessary, but as memories have become large-scale, when implementing checks in semiconductor integrated circuits, the number of check circuits increases and the number of check signals also increases. , semiconductor integrated circuits are also becoming larger in scale, which is a factor in increasing costs.

【０００５】また、ｎ列，ｍ行のＲＡＭでは、ｎ×ｍ回
のチェックが必要となり、極めて煩雑である。Furthermore, in a RAM with n columns and m rows, checking is required n×m times, which is extremely complicated.

【０００６】[0006]

【発明の目的】本発明の目的は、極めて簡単な構成で各
メモリ素子の状態を少ないチェック回数でチェックする
ことができるメモリチェック回路を提供することである
。OBJECTS OF THE INVENTION An object of the present invention is to provide a memory check circuit that has an extremely simple configuration and can check the state of each memory element with a small number of checks.

【０００７】[0007]

【発明の構成】本発明によるメモリチェック回路は、メ
モリ素子に対する書込み信号を保持する保持手段と、コ
ンデンサと、外部指令に応答して前記コンデンサの一端
に前記保持手段の書込み信号を印加し、同時にその他端
に所定電位を印加する印加制御手段と、この印加制御手
段による印加後に、前記コンデンサの一端に前記メモリ
素子の出力を印加する切替え制御手段と、このときの前
記コンデンサの他端の電位を所定基準電位と比較する比
較手段とを含み、この比較出力により前記メモリ素子の
状態をチェックするようにしたことを特徴とする。A memory check circuit according to the present invention includes a holding means for holding a write signal for a memory element, a capacitor, a write signal of the holding means is applied to one end of the capacitor in response to an external command, and a write signal of the holding means is applied to one end of the capacitor in response to an external command. application control means for applying a predetermined potential to the other end; switching control means for applying the output of the memory element to one end of the capacitor after application by the application control means; It is characterized in that it includes a comparison means for comparing with a predetermined reference potential, and the state of the memory element is checked based on the comparison output.

【０００８】[0008]

【実施例】次に、本発明の実施例を図面を用いて詳述す
る。Embodiments Next, embodiments of the present invention will be described in detail with reference to the drawings.

【０００９】図１は本発明の実施例の回路図であり、簡
単のために２×２ビットのメモリ配列の例を示すが、一
般にｎ×ｍビットのメモリ配列にも同様に適用されるも
のである。FIG. 1 is a circuit diagram of an embodiment of the present invention, in which an example of a 2×2 bit memory array is shown for simplicity, but it is generally applicable to an n×m bit memory array as well. It is.

【００１０】書込みデータ保持回路１はメモリ素子１１
〜１４の各書込みデータを夫々保持するもので、この各
書込みデータは対応する信号切替え回路１５〜１８を夫
々介して対応するメモリ素子１１〜１４へ書込み可能と
なっている。The write data holding circuit 1 includes a memory element 11
-14, respectively, and each write data can be written to the corresponding memory elements 11-14 via the corresponding signal switching circuits 15-18, respectively.

【００１１】信号切替え回路１５〜１８は３つの端子ａ
〜ｃを夫々有し、ａ−ｂ，ｂ−ｃ，ｃ−ａの各接続が択
一的に切替え自在となっているものとし、その切替え制
御は制御回路２からの制御信号により行われる。The signal switching circuits 15 to 18 have three terminals a
- c, respectively, and each connection of a-b, b-c, and c-a can be selectively switched, and the switching control is performed by a control signal from the control circuit 2.

【００１２】メモリ素子１１〜１４の各々に対応して、
一端が共通接続された一対のコンデンサ３，７と、４，
８と、５，９と、６，１０とが設けられている。コンデ
ンサ３，４の他端（メモリ素子１１，１２が属する行の
コンデンサ）は共通接続され直接行列線選択回路２３の
入力２ｄとなると共に、スイッチ１９を介して基準電位
ＶＲ　が印加されている。Corresponding to each of the memory elements 11 to 14,
A pair of capacitors 3 and 7 whose one ends are commonly connected;
8, 5, 9, and 6, 10 are provided. The other ends of the capacitors 3 and 4 (the capacitors in the rows to which the memory elements 11 and 12 belong) are commonly connected and serve as an input 2d of the direct matrix line selection circuit 23, and a reference potential VR is applied via the switch 19.

【００１３】また，コンデンサ５，６の他端（メモリ素
子１３，１４が属する行のコンデンサ）は共通接続され
て直接行列線選択回路２３の入力２ｃとなると共に、ス
イッチ２０を介して基準電位ＶＲ　が印加されている。The other ends of the capacitors 5 and 6 (the capacitors in the rows to which the memory elements 13 and 14 belong) are commonly connected and directly serve as the input 2c of the matrix line selection circuit 23, and are connected to the reference potential VR via the switch 20. is applied.

【００１４】コンデンサ７，９の他端（メモリ素子１１
，１３が属する列のコンデンサ）は共通接続されて直接
行列選択回路２３の入力２ａとなると共に、スイッチ２
１を介して基準電位ＶＲ　が印加されている。The other end of the capacitors 7 and 9 (memory element 11
, 13) are commonly connected and directly serve as input 2a of matrix selection circuit 23, and switch 2
1, a reference potential VR is applied thereto.

【００１５】コンデンサ８，１０の他端（メモリ素子１
２，１４が属する列のコンデンサ）は共通接続されて直
接行列選択回路２３の入力２ｂとなると共に、スイッチ
２２を介して基準電位ＶＲ　が印加されている。The other end of the capacitors 8 and 10 (memory element 1
The capacitors 2 and 14 of the column to which they belong are commonly connected and directly serve as the input 2b of the matrix selection circuit 23, and the reference potential VR is applied via the switch 22.

【００１６】この行列線選択回路２３により選択された
行列線２ａ〜２ｄの１本はコンパレータ２４の入力とな
り、基準電位ＶＲ　と比較される。One of the matrix lines 2a to 2d selected by the matrix line selection circuit 23 becomes an input to a comparator 24, and is compared with a reference potential VR.

【００１７】かかる構成において、通常動作時、書込み
データ保持回路１には各メモリ素子への書込みデータが
一担保持され、対応スイッチ回路の端子ｂ−ａを介して
対応データが対応メモリ素子へ書込まれる。In such a configuration, during normal operation, the write data holding circuit 1 holds one portion of write data to each memory element, and the corresponding data is written to the corresponding memory element via the terminal b-a of the corresponding switch circuit. be included.

【００１８】メモリ状態チェック指令が与えられると、
制御回路２は各スイッチ回路１５〜１８に対して端子ｂ
−ｃが接続されるよう指示する。同時にスイッチ１９〜
２２がオンとなり、全てのコンデンサの他端に基準電位
ＶＲ　が印加される。このとき、メモリ素子対応の一対
のコンデンサの共通接続された一端には、書込みデータ
保持回路１に夫々保持されている書込みデータが印加さ
れる。When a memory status check command is given,
The control circuit 2 has a terminal b for each switch circuit 15 to 18.
-c is connected. At the same time switch 19~
22 is turned on, and the reference potential VR is applied to the other ends of all capacitors. At this time, the write data held in the write data holding circuit 1 is applied to the commonly connected ends of the pair of capacitors corresponding to the memory elements.

【００１９】いま、メモリ素子１１について述べること
にする。尚、全てのコンデンサ容量は等しいものとする
と、一対のコンデンサ３，７には｛ＶＲ　＋“書込みデ
ータ電位”｝が印加される。The memory element 11 will now be described. Note that, assuming that all capacitor capacities are equal, {VR + "write data potential"} is applied to the pair of capacitors 3 and 7.

【００２０】この状態で、制御回路２はスイッチ回路１
５の状態をａ−ｃ接続となる様制御すると共に、同時に
スイッチ１９〜２２はオフとなる。このとき、メモリ素
子１１の内容が正常で変化していなければ、コンデンサ
３，７の両端電圧に変化はないので、コンデンサ３，７
の各他端の行線２ｄ及び列線２ａの電位はＶＲ　のまま
である。In this state, the control circuit 2 switches the switch circuit 1
At the same time, the switches 19 to 22 are turned off. At this time, if the contents of the memory element 11 are normal and have not changed, there will be no change in the voltage across the capacitors 3 and 7.
The potentials of the row line 2d and column line 2a at each other end remain at VR.

【００２１】しかしながら、メモリ素子１１が異常でそ
の内容が変化していれば、コンデンサ３，７の両端電圧
はそれに応じて変化する。例えば、正常な書込みデータ
電位が５ｖ（ハイレベル）であるのに、メモリ素子１１
の内容が０ｖ（ローレベル）に変化していれば、コンデ
ンサ３，７の他端の行線２ｄ及び列線２ａの電位は（Ｖ
Ｒ　−５／２）ｖに変化する。However, if the memory element 11 is abnormal and its contents change, the voltages across the capacitors 3 and 7 will change accordingly. For example, even though the normal write data potential is 5V (high level), the memory element 11
changes to 0V (low level), the potentials of the row line 2d and column line 2a at the other ends of the capacitors 3 and 7 become (V
R -5/2) changes to v.

【００２２】逆に、正常な書込みデータ電位が０ｖであ
るのに、メモリ素子１１の内容が５ｖに変化していれば
、行線２ｄ，列線２ａの電位は（ＶＲ　＋５／２）ｖに
変化する。Conversely, if the normal write data potential is 0v but the contents of the memory element 11 have changed to 5v, the potentials of the row line 2d and column line 2a will be (VR +5/2)v. Change.

【００２３】そこで、行列線選択回路２３により、先ず
行線２ｄを選択し、次に列線２ａを選択し、夫々コンパ
レータ２４で基準電位ＶＲ　と比較すれば、両線２ａ，
２ｄが共にＶＲ　以外の電位であることが判定され、異
常検出がなされる。このとき、行線２ｄと列線２ａとが
共に異常であるから、その交点のメモリ素子１１が異常
となったことが判定できることになる。Therefore, if the matrix line selection circuit 23 first selects the row line 2d, then selects the column line 2a, and compares them with the reference potential VR by the comparator 24, both lines 2a,
2d are both determined to be at a potential other than VR, and an abnormality is detected. At this time, since both the row line 2d and the column line 2a are abnormal, it can be determined that the memory element 11 at the intersection thereof is abnormal.

【００２４】メモリ素子１２が異常となれば、行線２ｄ
と列線２ｃとの電位が異常になるので、メモリ素子１２
の異常が特定できる。すなわち、ｎ行ｍ列のメモリでは
、ｎ本の行線の電位チェックと、ｍ本の列線の電位チェ
ックとを行えば良いので、（ｎ＋ｍ）回のチェックで済
むのである。If the memory element 12 becomes abnormal, the row line 2d
Since the potentials between and the column line 2c become abnormal, the memory element 12
Abnormalities can be identified. That is, in a memory with n rows and m columns, it is sufficient to check the potential of n row lines and the potential of m column lines, so it is sufficient to check (n+m) times.

【００２５】尚、コンパレータ２４としては、基準電位
ＶＲ　の上下±α（−５／２＜α＜５／２）の範囲で不
感となってハイインピーダンスを出力するような３ステ
ートのコンパレータを用いれば、データ保持回路１の書
込みデータに対して、メモリ素子の変化した状態（ロー
からハイ，ハイからロー）が判定できることになる。As the comparator 24, it is possible to use a 3-state comparator that becomes insensitive and outputs high impedance in the range of ±α (−5/2<α<5/2) above and below the reference potential VR. , it is possible to determine the changed state of the memory element (from low to high, from high to low) with respect to the write data of the data holding circuit 1.

【００２６】[0026]

【発明の効果】本発明によれば、メモリ素子対応に設け
たスイッチ回路、一対のコンデンサを用いて、このコン
デンサの電圧を基準電圧と比較するようにしたので、ス
イッチ回路はトランジスタにより構成すれば、このトラ
ンジスタと一対のコンデンサとを立体構造の集積回路と
することができるので、回路規模の増大が抑止できると
共に、チェック回数が大幅に削減できるという効果があ
る。[Effects of the Invention] According to the present invention, a switch circuit provided corresponding to a memory element and a pair of capacitors are used to compare the voltage of this capacitor with a reference voltage. Since this transistor and the pair of capacitors can be formed into a three-dimensional integrated circuit, it is possible to prevent an increase in circuit scale and to significantly reduce the number of checks.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】本発明の実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１　　書込みデータ保持回路 ２　　制御回路 ３〜１０　　コンデンサ １１〜１４　　メモリ素子 １５〜１８　　スイッチ回路 ２１〜２２　　スイッチ ２３　　行列線選択回路 ２４　　コンパレータ 1 Write data holding circuit 2 Control circuit 3~10 Capacitor 11-14 Memory element 15-18 Switch circuit 21-22 Switch 23 Matrix line selection circuit 24 Comparator

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】　　メモリ素子に対する書込み信号を保持
する保持手段と、コンデンサと、外部指令に応答して前
記コンデンサの一端に前記保持手段の書込み信号を印加
し、同時にその他端に所定電位を印加する印加制御手段
と、この印加制御手段による印加後に、前記コンデンサ
の一端に前記メモリ素子の出力を印加する切替え制御手
段と、このときの前記コンデンサの他端の電位を所定基
準電位と比較する比較手段とを含み、この比較出力によ
り前記メモリ素子の状態をチェックするようにしたこと
を特徴とするメモリチェック回路。1. Holding means for holding a write signal for a memory element, a capacitor, and applying the write signal of the holding means to one end of the capacitor in response to an external command, and simultaneously applying a predetermined potential to the other end. an application control means, a switching control means for applying the output of the memory element to one end of the capacitor after application by the application control means, and a comparison means for comparing the potential at the other end of the capacitor at this time with a predetermined reference potential. A memory check circuit comprising: a comparison output for checking the state of the memory element. 【請求項２】　　マトリックス状に配列された複数のメ
モリ素子に対する各書込み信号を夫々保持する保持手段
と、前記メモリ素子対応に設けられ互いに一端が共通接
続された一対のコンデンサと、外部指令に応答して前記
一対のコンデンサの各一端に前記保持手段の対応書込み
信号を夫々印加し、同時に各他端に所定電位を印加する
印加制御手段と、この印加制御手段による印加後に、前
記一対のコンデンサの一端に対応メモリ素子の出力を夫
々印加する切替え制御手段と、このときの前記一対のコ
ンデンサの各他端の電位を所定基準電位と比較する比較
手段とを含み、この比較出力により対応メモリ素子の状
態をチェックするようにしたことを特徴とするメモリチ
ェック回路。2. Holding means for holding respective write signals for a plurality of memory elements arranged in a matrix, a pair of capacitors provided corresponding to the memory elements and having one end commonly connected to each other, and responsive to an external command. an application control means for applying a corresponding write signal of the holding means to one end of each of the pair of capacitors, and simultaneously applying a predetermined potential to each other end; It includes a switching control means for applying the output of the corresponding memory element to one end, and a comparison means for comparing the potential at the other end of the pair of capacitors with a predetermined reference potential. A memory check circuit characterized by checking the state.