JPH043558B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は合成された音声の音程や音量を微妙に
補正できるようにした音声合成装置に関するもの
であつて、音声目覚時計や音声時報装置、音声警
報装置、マツサージ椅子のような各種の電気製品
に組み込まれて音声メツセージの出力を行なうよ
うな用途に使用されるものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a speech synthesis device that is capable of subtly correcting the pitch and volume of synthesized speech, and the present invention relates to a speech synthesis device that is capable of subtly correcting the pitch and volume of synthesized speech, and the present invention relates to a speech synthesis device that is capable of subtly correcting the pitch and volume of synthesized speech. It is used for purposes such as being incorporated into various electrical products such as pine chairs and outputting voice messages.

〔背景技術〕[Background technology]

一般に、音声信号を音声周波数よりも高い周波
数のサンプリングパルスにてサンプリングして音
の大小を表す振巾パラメータ（以下、Ａパラメー
タと略称する）と、音の高低すなわち基本周期を
表すピツチパラメータ（以下Ｐパラメータと略称
する）と、音の音色すなわちスペクトル分布を表
わすスペクトルパラメータ（以下Ｓパラメータと
略称する）とよりなる特徴パラメータを抽出し、
各特徴パラメータをそれぞれ音質に寄与する度合
に応じたビツト数に圧縮して圧縮パラメータとし
てデータ記憶部に記憶し、データ記憶部から順次
読出される圧縮パラメータにて予め各特徴パラメ
ータを記憶させた再生用ROMをアクセスし、再
生用ROMから読み出された特徴パラメータによ
り音源を駆動して音声を再生するようにした音声
合成装置において、音量（振巾）あるいは音程
（ピツチ）が異なる略同一の音声であつても全く
異なる音声を再生する場合と同様に、各音量ある
いは音程の音声に対応した圧縮パラメータをデー
タ記憶部に記憶させておく必要があつた。したが
つて、周囲の騒音の状態あるいは使用者の好みに
応じた音量あるいは音程で音声を再生し得るよう
にするには、各音量あるいは音程の音声に対応し
てそれぞれ圧縮パラメータをデータ記憶部に記憶
させておく必要があり、データ記憶部の記憶容量
を必要以上に大きくしなければならないという欠
点があつた。 In general, the amplitude parameter (hereinafter referred to as A parameter) that represents the magnitude of the sound by sampling the audio signal with a sampling pulse having a frequency higher than the audio frequency, and the pitch parameter (hereinafter referred to as A parameter) that represents the pitch or fundamental period of the sound. Extract characteristic parameters consisting of P parameters (abbreviated as P parameters) and spectral parameters representing the timbre of the sound, that is, spectral distribution (hereinafter abbreviated as S parameters),
Each characteristic parameter is compressed to the number of bits corresponding to the degree of contribution to sound quality and stored in the data storage unit as a compression parameter, and each characteristic parameter is stored in advance as a compression parameter that is sequentially read from the data storage unit. In a speech synthesis device that accesses the playback ROM and drives the sound source using the characteristic parameters read from the playback ROM to reproduce the sound, it is possible to generate almost identical sounds with different volume (width) or pitch (pitch). Even in the case of reproducing completely different sounds, it is necessary to store compression parameters corresponding to each volume or pitch of sound in the data storage unit. Therefore, in order to be able to reproduce audio at a volume or pitch that corresponds to the ambient noise condition or the user's preference, compression parameters must be stored in the data storage unit for each audio volume or pitch. This has the disadvantage that the storage capacity of the data storage unit must be made larger than necessary.

そこで従来、本発明者は特願昭57−41011号の
特許出願に示すように、再生用ROMから読出さ
れた特徴パラメータのうち、振巾パラメータに適
宜音量補正データを加算あるいは減算する音量補
正回路を設けるとともにピツチパラメータに適宜
音程補正データを加算あるいは減算する音程補正
回路を設け、音量補正回路および音程補正回路か
ら出力される補正振巾パラメータおよび補正ピツ
チパラメータに基いて音声を再生するようにした
音声合成装置を開発したものであるが、一般に上
述のような再生用ROMを用いて特徴パラメータ
を再生するようにした音声合成装置においては、
振巾パラメータ、ピツチパラメータ、およびスペ
クトルパラメータが順次時分割的に再生出力され
るようになつており、各パラメータが同時的に処
理されているわけではない。したがつて振巾パラ
メータを補正するための音量補正回路とピツチパ
ラメータを補正するための音程補正回路とを別々
に設けるのは不合理であり、共用化することが望
ましい。 Therefore, as shown in Japanese Patent Application No. 57-41011, the present inventor has developed a volume correction circuit that appropriately adds or subtracts volume correction data to the amplitude parameter among the characteristic parameters read from the playback ROM. and a pitch correction circuit that adds or subtracts pitch correction data as appropriate to the pitch parameter, and reproduces audio based on the corrected amplitude parameter and the corrected pitch parameter output from the volume correction circuit and the pitch correction circuit. We have developed a speech synthesis device, but in general, speech synthesis devices that use the above-mentioned playback ROM to play back feature parameters,
The amplitude parameter, pitch parameter, and spectrum parameter are sequentially reproduced and output in a time-division manner, and each parameter is not processed simultaneously. Therefore, it is unreasonable to separately provide a volume correction circuit for correcting the amplitude parameter and a pitch correction circuit for correcting the pitch parameter, and it is desirable that they be shared.

〔発明の目的〕[Purpose of the invention]

本発明は上述のような点に鑑みて為されたもの
であり、１つのパラメータ補正回路を時分割的に
使用して音量補正回路と音程補正回路とに共用で
きるようにした音声合成装置を提供することを目
的とするものである。 The present invention has been made in view of the above-mentioned points, and provides a speech synthesis device that uses one parameter correction circuit in a time-sharing manner so that it can be shared by a volume correction circuit and a pitch correction circuit. The purpose is to

〔発明の開示〕[Disclosure of the invention]

（構成） 本発明は、第１図のクレーム対応ブロツク図に
示すように、音声信号を音声周波数よりも高い周
波数のサンプリングパルスにてサンプリングして
振巾パラメータＡ、ピツチパラメータＰおよびス
ペクトルパラメータＳを抽出し、各パラメータ
Ａ、Ｐ、Ｓをそれぞれ音質に寄与する度合に応じ
たビツト数に圧縮して圧縮パラメータとしてデー
タ記憶部１に記憶し、データ記憶部１から順次読
出される圧縮パラメータにて予め各パラメータ
Ａ、Ｐ、Ｓを記憶させた再生用ROM２をアクセ
スし、再生用ROM２から順次時分割的に読み出
された振巾パラメータＡ、ピツチパラメータＰ、
およびスペクトルパラメータＳにより音源３を駆
動して音声を合成するようにした音声合成装置に
おいて、上記再生用ROM２から時分割的に読み
出された振巾パラメターＡおよびピツチパラメー
タＰにそれぞれ適宜補正データを加算あるいは減
算するパラメータ補正回路４と、振巾パラメータ
ＡおよびピツチパラメータＰの補正データをそれ
ぞれ生成する第１および第２の補正データ生成回
路５，６と、再生用ROM２から振巾パラメータ
ＡおよびピツチパラメータＰが読み出されるタイ
ミングにおいてそれぞれ第１および第２の補正デ
ータ生成回路５，６の出力をパラメータ補正回路
４に切換入力する補正データ切換回路７とを設け
たものであり、このように構成することによつて
音程補正回路と音量補正回路とを１つのパラメー
タ補正回路４により共用できるようにしたもので
あり、また補正データ入力用の複数ビツトよりな
る入力端子に各入力を共通に接続された第１およ
び第２のエンコーダと、１ビツトの切換入力端子
にデータ入力を接続されたフリツプフロツプと、
第１および第２のエンコーダの出力にそれぞれの
入力を接続され、フリツプフロツプの出力に応じ
ていずれか一方が入力データのラツチ動作を行な
う第１および第２のラツチ回路とで上記第１およ
び第２の補正データ生成回路を構成し、補正デー
タ入力用の複数ビツトよりなる入力端子も音量補
正データ入力用と音程補正データ入力用とに共用
できるようにしたものであり、さらにフリツプフ
ロツプのデータ入力タイミングを、第１および第
２のラツチ回路が入力データをラツチ動作するタ
イミングよりも若干早いタイミングとし、かつフ
リツプフロツプのデータ入力につながる１ビツト
の切換入力端子を、補正データ入力用の複数ビツ
トよりなる入力端子のうちのいずれか１つと重複
させて、切換入力端子を補正データ入力用の入力
端子と別個に設ける必要がなく、入力端子の個数
を１個節約することができ、入力端子を共用しな
い場合に比べて補正データ入力用の入力端子のビ
ツト数を１ビツト多く確保することができるよう
にしたものである。 (Structure) As shown in the block diagram for responding to complaints in FIG. The parameters A, P, and S are extracted and compressed to the number of bits corresponding to the degree of contribution to sound quality, and stored in the data storage unit 1 as compression parameters. The reproduction ROM 2 in which parameters A, P, and S are stored in advance is accessed, and the amplitude parameter A, pitch parameter P,
In a speech synthesis device that synthesizes speech by driving the sound source 3 using the spectrum parameter S, appropriate correction data is applied to the amplitude parameter A and the pitch parameter P read out in a time-division manner from the playback ROM 2, respectively. A parameter correction circuit 4 that adds or subtracts, first and second correction data generation circuits 5 and 6 that generate correction data for the amplitude parameter A and pitch parameter P, respectively, and A correction data switching circuit 7 is provided which switches and inputs the outputs of the first and second correction data generation circuits 5 and 6 to the parameter correction circuit 4 at the timing when the parameter P is read out, and is configured in this way. In particular, the pitch correction circuit and the volume correction circuit can be shared by one parameter correction circuit 4, and each input is commonly connected to an input terminal consisting of a plurality of bits for inputting correction data. first and second encoders, and a flip-flop having a data input connected to a 1-bit switching input terminal;
first and second latch circuits whose respective inputs are connected to the outputs of the first and second encoders, and one of which performs a latch operation on input data according to the output of the flip-flop; The correction data generation circuit is configured such that the input terminal consisting of multiple bits for inputting correction data can also be used for inputting volume correction data and pitch correction data, and the data input timing of the flip-flop is , the timing is slightly earlier than the timing at which the first and second latch circuits latch input data, and the 1-bit switching input terminal connected to the data input of the flip-flop is replaced with an input terminal consisting of multiple bits for inputting correction data. It is not necessary to provide a switching input terminal separately from the input terminal for inputting correction data, and the number of input terminals can be saved by one, and when the input terminal is not shared. In comparison, the number of bits for the input terminal for inputting correction data can be secured by one bit more.

（実施例） 第２図は本発明の一実施例に係るPARCOR型
の音声合成装置の概略構成を示すブロツク図であ
り、第３図は同上の要部ブロツク図である。
PARCOR型の音声合成方式は第４図に示すよう
に音声信号Vsをサンプリングパルスにより適当
周期toでサンプリングし、サンプリングされたサ
ンプリング値XtとXt−ｐ間にある（ｐ−１）個
のサンプリング値による相関関係を除外し、Xt
とXt−ｐとの相関関係のみを抽出したPARCOR
係数（部分自己相関係数：以下Ｋパラメータと略
称する）をＳパラメータとして音声を合成するも
のであり、Ｋパラメータは音声がほぼ定常状態と
みなせる１フレーム（５〜20ｍsec）において、
適当周期to（約100μsec）毎に音声信号Vsのサン
プリングを行ない、隣り合うサンプリング値間の
相関係数をK₁とし、複数間隔離れたサンプリン
グ値間では、その間に挾まれたサンプリング値に
よる影響を最小２乗誤差による線形予測によつて
求め、それらを差引いてできる相関係数をK₂〜
K₁₀としたものである。このＫパラメータはK₁，
K₂，K₃のようにXtに近い点との部分自己相関関
係を表わす係数にはスペクトル分布に関する情報
が豊富に含まれているが、K₈，K₉，K₁₀のような
Ktから遠い点との部分自己相関係数にはスペク
トル分布に関する情報があまり含まれていないの
で、低次のＫパラメータには多数の量子化ビツト
を割り当て、高次のＫパラメータには小数の量子
化ビツトを割り当てることによりビツト数を節減
して冗長度を小さくしているものである。したが
つてPARCOR方式はＳパラメータとして自己相
関係数を用いて各係数に同一ビツト数を割り当て
るようにした自己相関係数方式に比べて帯域圧縮
率がすぐれているものである。各Ａ，Ｐ，Ｋパラ
メータは圧縮されて記憶され、Ａパラメータに対
して５ビツト、Ｐパラメータに対して６ビツト、
Ｋパラメータの各係数K₁，K₂…K₁₀に対して７、
６、５、４、４、４、３、３、３、３ビツトのよ
うに割り当てられる。(Embodiment) FIG. 2 is a block diagram showing a schematic configuration of a PARCOR type speech synthesizer according to an embodiment of the present invention, and FIG. 3 is a block diagram of the main parts of the same.
As shown in Figure 4, the PARCOR type voice synthesis method samples the voice signal Vs with a sampling pulse at an appropriate period to, and selects (p-1) sampling values between the sampled sampling value Xt and Xt-p. Excluding the correlation due to Xt
PARCOR extracts only the correlation between
Speech is synthesized using coefficients (partial autocorrelation coefficients: hereinafter abbreviated as K parameters) as S parameters.
The audio signal Vs is sampled at appropriate intervals (approximately 100 μsec), the correlation coefficient between adjacent sampling values is set to K ₁ , and between sampling values separated by multiple intervals, the influence of the sampling values in between is The correlation coefficient obtained by subtracting the results is obtained by linear prediction using the least squares error, and is calculated as K ₂ ~
_K10 . This K parameter is K ₁ ,
Coefficients _representing partial autocorrelation with points close to Xt, such as _{K 2} and K ₃ , contain a _wealth of information regarding the spectral distribution, but
Since the partial autocorrelation coefficients with points far from Kt do not contain much information about the spectral distribution, low-order K parameters are assigned a large number of quantization bits, and high-order K parameters are assigned a small number of quantization bits. By allocating bits, the number of bits is reduced and the degree of redundancy is reduced. Therefore, the PARCOR method has a better band compression rate than the autocorrelation coefficient method, which uses autocorrelation coefficients as S-parameters and allocates the same number of bits to each coefficient. Each A, P, K parameter is compressed and stored, 5 bits for the A parameter, 6 bits for the P parameter,
7 for each coefficient K ₁ , K ₂ ...K ₁₀ of the K parameter,
The bits are allocated as follows: 6, 5, 4, 4, 4, 3, 3, 3, 3 bits.

第２図に示す音声合成装置はデータ記憶部１を
含む制御用IC(A)と音声合成用IC（点線部Ａ，Ｂを
除いた部分）との２チツプで構成されており、両
者間でビツトシリアルにデータの受渡しを行なう
ようにしているのである。音声の特徴パラメータ
はすべて再生用ROM２内に10ビツトのデータと
して記憶されており、各特徴パラメータに割り当
てられるデータの個数は、その特徴パラメータが
音質に寄与する度合に応じて最適に配分されてい
る。第６図は再生用ROM２内に記憶されたＡ，
Ｐ，K₁₀〜K₁の各特徴パラメータのデータ個数を
示している。例えばＡパラメータの場合10ビツト
で表現されるデータが32個記録されている。した
がつてＡパラメータ任意のデータをアクセスする
ときに必要とされる相対アドレスのビツト数は５
ビツトである。この相対アスは特徴パラメータを
必要最小限に圧縮して表現したものであるので圧
縮パラメータと呼ばれる。これに対して再生用
ROM２の内に記憶されている実際の特徴パラメ
ータは再生パラメータと呼ばれる。上述した所か
ら明らかなように再生パラメータのビツト数は
Ａ，Ｐ，K₁₀〜K₁の各特徴パラメータについてす
べて共通に10ビツトであるが、圧縮パラメータの
ビツト数はＡ，Ｐ，K₁₀〜K₁の各パラメータにつ
いて異なるものであり、それぞれ５、６、３、
３、３、３、４、４、４、５、６、７ビツト（合
計53ビツト）である。そのほか予備エリアとして
３ビツト分すなわちデータ８個分が再生用ROM
２内に確保されている。圧縮パラメータは音声信
号がほぼ定常状態とみなし得る20ｍsec（１フレー
ム）ごとに１組（＝53ビツト）抽出されるのであ
るから、高々2650ビツト／秒で音声信号を記録す
ることができ、無音区間やリピート区間をも考慮
に入れると実際には1600ビツト／秒程度で音声信
号を記録することができるものである。 The speech synthesis device shown in Fig. 2 is composed of two chips: a control IC (A) including a data storage section 1 and a speech synthesis IC (excluding the dotted lines A and B). Data is transferred in bit serial format. All audio feature parameters are stored in the playback ROM 2 as 10-bit data, and the number of data assigned to each feature parameter is optimally distributed according to the degree to which that feature parameter contributes to sound quality. . FIG. 6 shows A,
The number of data for each feature parameter P, _K10 to _K1 is shown. For example, in the case of the A parameter, 32 pieces of data expressed in 10 bits are recorded. Therefore, the number of relative address bits required when accessing any data in the A parameter is 5.
It's bit. This relative assembler is called a compressed parameter because it is expressed by compressing the feature parameter to the necessary minimum. For playback
The actual feature parameters stored in ROM2 are called playback parameters. As is clear from the above, the number of bits of the reproduction parameter is 10 bits in common for each of the feature parameters A, P, _K10 to _K1 , but the number of bits of the compression parameter is A, P, _K10 to K1. They are different for each parameter of K ₁ , 5, 6, 3, and
3, 3, 3, 4, 4, 4, 5, 6, 7 bits (53 bits in total). In addition, 3 bits, or 8 pieces of data, are reserved for playback ROM.
It is secured within 2. One set of compression parameters (=53 bits) is extracted every 20 msec (one frame), which can be considered as a steady state of the audio signal, so it is possible to record the audio signal at a rate of at most 2650 bits/second, and there are no silent periods. Taking into account the data rate and repeat section, it is actually possible to record audio signals at a rate of about 1600 bits/second.

データ記憶部１に記憶されている圧縮パラメー
タ（すなわち再生用ROM２の相対アドレス）は
１フレームごとに切換回路８を介してリングレジ
スタ９にビツトシリアルに入力されるものである
が、このような相対アドレスだけで再生用ROM
２から記憶データを取り出すことはできないの
で、インデツクスROM１０の中に第７図に示す
ように記憶されている先頭アドレスをアドレスカ
ウンタ１１の制御の下に順次取り出して、この先
頭アドレスと上記相対アドレスとを加算回路１２
によつて加算することにより再生用ROM２の絶
対アドレス（９ビツト）を計算し、この絶対アド
レスによつて再生ROM２をアクセスするように
している。 The compression parameters (that is, the relative addresses of the playback ROM 2) stored in the data storage section 1 are input bit-serially into the ring register 9 via the switching circuit 8 for each frame. ROM for playback just by address
Since it is not possible to retrieve the stored data from the index ROM 10, the first addresses stored in the index ROM 10 as shown in FIG. Addition circuit 12
The absolute address (9 bits) of the playback ROM 2 is calculated by adding the above, and the playback ROM 2 is accessed using this absolute address.

以下再生用ROM２に記憶されている再生パラ
メータの読み出し動作を説明する。インデツクス
ROM１０には圧縮パラメータのビツト配分数を
３ビツトの２進数で記憶させており、再生用
ROM２の記憶容量削減のための共通化ビツトを
１ビツト設けており、さらに再生用ROM２内の
予備エリアに対応する予備ビツトを設けている。
圧縮パラメータのビツト配分数に関するデータは
再生制御回路１３に送られ、再生制御回路１３
は、該ビツト配分数だけシフトクロツクをリング
レジスタ９に送出する。したがつてリングレジス
タ９からは、上記ビツト配分数に応じて例えばＡ
パラメータの場合には５ビツト、Ｐパラメータの
場合には６ビツト、K₁₀パラメータの場合には３
ビツト…、K₁パラメータの場合には７ビツトと
いう具合に圧縮パラメータ（相対アドレス）をそ
れぞれ加算回路１２にシリアルに送出するもので
ある。リングレジスタ９はできるだけチツプ面積
をとらないようにダイナミツクシフトレジスタで
構成されている。またインデツクスROM１０内
に記憶されている各特徴パラメータの再生用
ROM２内における先頭アドレスは、パラレルシ
リアル変換回路１４を介して１ビツトずつ順次加
算回路１２に送出されるので、順次１ビツトずつ
加算されて絶対アドレスが計算されるものであ
る。計算された直列データの絶対アドレスはシリ
アルパラレル変換回路１５を介して並列データに
変換され、再生用ROM２をアクセスできるよう
になつている。 The operation of reading the playback parameters stored in the playback ROM 2 will be explained below. index
The bit allocation number of compression parameters is stored in ROM 10 as a 3-bit binary number, and is used for playback.
One common bit is provided to reduce the storage capacity of the ROM2, and a spare bit corresponding to a spare area in the reproduction ROM2 is also provided.
Data regarding the bit allocation number of compression parameters is sent to the reproduction control circuit 13.
sends the shift clock to the ring register 9 by the number of allocated bits. Therefore, from the ring register 9, for example, A
5 bits for parameters, 6 bits for P parameters, 3 bits for _K10 parameters
Compressed parameters (relative addresses) such as bits..., 7 bits in the case of _K1 parameters are each serially sent to the adder circuit 12. The ring register 9 is composed of a dynamic shift register so as to occupy as little chip area as possible. Also, for reproducing each feature parameter stored in the index ROM 10.
The leading address in the ROM 2 is sequentially sent one bit at a time to the addition circuit 12 via the parallel/serial conversion circuit 14, so that the absolute address is calculated by sequentially adding one bit at a time. The calculated absolute address of the serial data is converted into parallel data via the serial-parallel conversion circuit 15, so that the reproduction ROM 2 can be accessed.

再生用ROM２から読み出された再生パラメー
タはパラレルシリアル変換回路１６にて直列デー
タに変換され、AP可変制御回路１７に入力され
る。AP可変制御回路１７は、再生用ROM２か
らＡパラメータが出力されるタイミングにおいて
はＡパラメータに適当な音量補正データを加算あ
るいは減算して補正Ａパラメータを出力し、また
再生用ROM２からＰパラメータが出力されるタ
イミングにおいては、Ｐパラメータに適当な音程
補正データを加算あるいは減算して補正Ｐパラメ
ータを出力するものであるが、再生用ROM２か
らＫパラメータが出力されるタイミングにおいて
は、Ｋパラメータをそのまま通過させるようにな
つている。かかるAP可変制御回路１７の具体的
構成および動作については、第３図ブロツク図の
説明において後述する。 The reproduction parameters read from the reproduction ROM 2 are converted into serial data by the parallel-serial conversion circuit 16 and input to the AP variable control circuit 17. The AP variable control circuit 17 adds or subtracts appropriate volume correction data to the A parameter at the timing when the A parameter is output from the playback ROM 2 and outputs the corrected A parameter, and also outputs the P parameter from the playback ROM 2. At the timing when the K parameter is output from the playback ROM 2, the corrected P parameter is output by adding or subtracting appropriate pitch correction data to the P parameter, but at the timing when the K parameter is output from the playback ROM 2, the K parameter is passed through as is. I'm starting to let them do it. The specific configuration and operation of the AP variable control circuit 17 will be described later in the description of the block diagram in FIG.

ところで、補正Ａパラメータ、補正Ｐパラメー
タ、Ｋパラメータが入力される補間計算回路１８
は、１フレーム毎に更新される特徴パラメータの
フレーム間の接続点における不連続な変化による
音声信号の歪み（明瞭下の低下）を防止するもの
で、データ更新の際に特徴パラメータがスムーズ
に変化し得るように１フレーム内の８点において
近似的な直線的補間を行なうようにしている。こ
の補間計算回路１８はタイミング制御回路３１に
て制御され、タイミング制御回路３１では第５図
に示すように１フレーム（20ｍsec）中に８個の
補間用Ｄクロツク（2.5ｍsec）を発生し、１個の
Ｄクロツク中に25個のパラメータ読込用Ｐクロツ
ク（100μsec）、さらに１個のＰクロツク中に22個
のビツト読込用Ｔクロツク（4.5μsec）が作成さ
れている。８個のＤクロツクのうち、最初のD₁
においてデータ入力端子１９からリングレジスタ
９にデータが読み込まれる。各圧縮パラメータ
Ａ，Ｐ，K₁₀…，K₁は奇数番目のＰクロツクで順
次読み込まれるものであり、例えばＡパラメータ
はP₁区間のT₆〜T₁₀の５個のＴクロツクで読み込
まれる。偶数番目のＰクロツクあるいは上記以外
のＴクロツクは補間計算回路１８、音源
ROMBB２０、デジタルフイルタ２１などのタ
イミングとして使用されるものである。上記補間
計算回路１８によつて2.5ｍsecごとに新しい値に
更新された各特徴パラメータは、それぞれＰラツ
チ２２、AKラツチ２３に一時的に蓄えられる。
ただし、補間計算に差し当り必要のないパラメー
タはすべてAKパラメータスタツク２４に転送し
てデジタルフイルタ２１の音声合成用データとし
て蓄積する。 By the way, the interpolation calculation circuit 18 to which the correction A parameter, correction P parameter, and K parameter are input.
This prevents audio signal distortion (decreased clarity) due to discontinuous changes in the connection points between frames of feature parameters that are updated every frame, and ensures that feature parameters change smoothly when data is updated. Approximate linear interpolation is performed at eight points within one frame to make it possible. This interpolation calculation circuit 18 is controlled by a timing control circuit 31, which generates eight interpolation D clocks (2.5 msec) in one frame (20 msec) as shown in FIG. 25 parameter reading P clocks (100 .mu.sec) are created in each D clock, and 22 bit reading T clocks (4.5 .mu.sec) are created in one P clock. First D ₁ of 8 D clocks
Data is read into the ring register 9 from the data input terminal 19. Each compression parameter _{A , P} , _{K 10} . Even-numbered P clocks or T clocks other than those mentioned above are processed by the interpolation calculation circuit 18 and the sound source.
This is used as timing for the ROMBB 20, digital filter 21, etc. Each feature parameter updated to a new value every 2.5 msec by the interpolation calculation circuit 18 is temporarily stored in the P latch 22 and AK latch 23, respectively.
However, all parameters that are not required for the time being for interpolation calculation are transferred to the AK parameter stack 24 and stored as data for speech synthesis in the digital filter 21.

補間計算回路１８における補間計算は、リング
レジスタ９内のデータ繰り返し循環させて送出す
ることによつて容易に行なえるようになつてい
る。このリングレジスタ９の動作について説明す
ると、まず補間区間D₁のときには、データ入力
端子１９からリングレジスタ９内に直列にデータ
を読み込み、また補間区間D₂〜D₈のときには、
リングレジスタ９内にてサイクリツクにデータを
循環させ、これによつてアドレス計算用の加算回
路１２へは１フレームの全補間区間にわたつて常
に同じデータをＡ，Ｐ，K₁₀，K₉…，K₂，K₁の
順に繰り返し送出できるようになつている。ゆえ
に補間計算回路１２はD₁〜D₈の補間区間にわた
つて同じデータを同じ順序で８回受けとることに
なる。このように補間計算回路１８が繰り返して
８回受け取るデータをａとし、１フレーム前のデ
ータをｂとし、補間された値をC₁，C₂…，C₈と
すれば次式によつてほぼ近似的に直線補間を行な
うことができるものである。 The interpolation calculation in the interpolation calculation circuit 18 can be easily performed by repeatedly circulating the data in the ring register 9 and sending it out. To explain the operation of the ring register 9, first, during the interpolation interval _D1 , data is serially read into the ring register 9 from the data input terminal 19, and during the interpolation interval _D2 to _D8 ,
The data is cyclically circulated in the ring register 9, so that the same data is always sent to the adder circuit 12 for address calculation over the entire interpolation period of one frame A, P, K ₁₀ , K ₉ . . . It is designed so that it can be sent repeatedly in the order of K ₂ and K ₁ . Therefore, the interpolation calculation circuit 12 receives the same data eight times in the same order over the interpolation interval from _D1 to _D8 . If the data that the interpolation calculation circuit 18 repeatedly receives eight times in this way is a, the data from one frame before is b, and the interpolated values are C ₁ , C ₂ . . . , C ₈ , then approximately Approximate linear interpolation can be performed.

D₁；C₁＝ｂ D₂；C₂＝C₁＋（ａ−C₁）×１／８ D₃；C₃＝C₂＋（ａ−C₂）×１／８ D₄；C₄＝C₃＋（ａ−C₃）×１／８ D₅；C₅＝C₄＋（ａ−C₄）×１／４ D₆；C₆＝C₅＋（ａ−C₅）×１／４ D₇；C₇＝C₆＋（ａ−C₆）×１／４ D₈；C₈＝C₇＋（ａ−C₇）×１／２ 以上のように、いかなる場合においても１つ前
の補間区間におけるデータを記憶しておきさえす
れば、繰り返し送出されるデータａと共に常に補
間計算を実行することができる。C₁乃至C₈は具
体的にはＡ，Ｐ，Ｋの各パラメータを示してい
る。 D ₁ ; C ₁ = b D ₂ ; C ₂ = C ₁ + (a-C ₁ ) x 1/8 D ₃ ; C ₃ = C ₂ + (a- C ₂ ) x 1/8 D ₄ ; C ₄ = _C3 +(a- _C3 )×1/8 _D5 ; _C5 = _C4 +(a- _C4 )×1/4 _D6 ; _C6 = _C5 +(a- _C5 )×1 /4 D ₇ ; C ₇ = C ₆ + (a-C ₆ ) x 1/4 D ₈ ; C ₈ = C ₇ + (a-C ₇ ) x 1/2 As above, in any case 1 As long as the data in the previous interpolation interval is stored, interpolation calculations can always be performed together with the repeatedly sent data a. Specifically, C ₁ to C ₈ indicate each parameter of A, P, and K.

今、D₂の補間区間を例にとつて補間計算の動
作を説明すると、まずP₁においてパラレルシリ
アル変換回路１６から次のフレームのＡパラメー
タの値ａが送出されて来るから、AKラツチ２３
から１つ前の補間区間D₁におけるＡパラメータ
C₁の値を取り出して、ａ及びC₁から次の補間区
間D₂におけるＡパラメータの補間値C₂を計算す
る。計算結果C₂はAKラツチ２３を介してパラメ
ータスタツク２４に転送蓄積される。このときパ
ラメータスタツク２４からはK₁₀パラメータの１
つ前の補間値C₁が取り出されAKラツチ２３に転
送蓄積される。これらの一連の動作は、Ａパラメ
ータがP₁において転送されてから、次のＰパラ
メータがP₃において転送されるまでの間のブラ
ンク期間P₂においてなされるものである。以下
同様にしてP₃，P₅，P₇…，P₂₃において転送され
るＰ，K₁₀，K₉…，K₁の補間計算処理はP₄，P₆，
P₈，P₁₀…，K₂₄の各ブランク期間においてそれ
ぞれ行なわれるものである。したがつてパラメー
タスタツク２４ならびにＰラツチ２２にはD₁〜
D₈の各区間ごとに、言い換えれば2.5ｍsecごとに
新しく補間されたパラメータが更新記憶されるこ
とになる。 Now, to explain the operation of interpolation calculation using the interpolation interval of _D2 as an example, first, at _P1 , the value a of the A parameter of the next frame is sent from the parallel-to-serial conversion circuit 16, so the AK latch 23
A parameter in the interpolation interval D ₁ before
The value of C ₁ is taken out, and the interpolated value C ₂ of the A parameter in the next interpolation interval D ₂ is calculated from a and C ₁ . The calculation result _C2 is transferred to the parameter stack 24 via the AK latch 23 and stored therein. At this time, from parameter stack 24, 1 of _K10 parameters
The previous interpolated value _C1 is taken out and transferred to and stored in the AK latch 23. These series of operations are performed during a blank period _P2 after the A parameter is transferred at _P1 until the next P parameter is transferred at _P3 . Similarly, the interpolation calculation process of P, K ₁₀ , K ₉ ..., K ₁ transferred in P ₃ , P ₅ , P ₇ ..., P ₂₃ is performed in P ₄ , P ₆ ,
This is performed in each blank period of P ₈ , P _{10 .} . . , K ₂₄ , respectively. Therefore, the parameter stack 24 and the P latch 22 have D ₁ to
Newly interpolated parameters are updated and stored in each section of _D8 , in other words, every 2.5 msec.

Ｐラツチ２２に蓄えられた音声の基本周期に関
するデータすなわちＰパラメータは一致回路２５
にてＰクロツク（100μsec）をカウントするアド
レスカウンタ２６の出力がＰパラメータに一致し
たとき一致回路２５からアドレスカウンタ２６を
リセツトするリセツト信号V_Rが出力される。し
たがつてアドレスカウンタ２６はＰパラメータに
基いた周期でリセツトされ、この周期で音源
ROM２０から音源制御データが順次読み出され
る。この音源制御データにて音声音源２７を駆動
して基本周期を有する音声音を発生させる。例え
ばＰパラメータが「25」の場合には基本周期が25
×100μsec（400Hz）の有声音が発生されることに
なる。なお、上記音源制御データは原音を周波数
分析して得られる残差波形を再現して音色を忠実
に再生するためのデータである。一方、音声に基
本周期がない場合には、音源制御回路２８にて切
換回路２９を駆動し、無声音源３０に切り換え
る。無声音源３０は基本周期を持たせない、ホワ
イトノイズ（白雑音）を発生するものである。次
にＡパラメータおよびＫパラメータはVCAを具
備したデジタルフイルタ２１に供給され、音源回
路より供給（有声音源２７あるいは無声音源３０
から出力）された信号に振幅の大小およびスペク
トル分布に関する情報を付け加えることにより音
声を再生するものである。なお、第２図において
３２はアンプ、３３はスピーカ、３４は水晶発振
回路であるが、これらは本発明の要旨は直接的に
は関連しないのでその詳細な説明は省略する。 The data regarding the fundamental period of the voice stored in the P latch 22, that is, the P parameter, is sent to the matching circuit 25.
When the output of the address counter 26, which counts P clocks (100 μsec), matches the P parameter, the matching circuit 25 outputs a reset signal V _R for resetting the address counter 26. Therefore, the address counter 26 is reset at a cycle based on the P parameter, and the sound source is reset at this cycle.
The sound source control data is sequentially read from the ROM 20. The audio sound source 27 is driven using this sound source control data to generate audio sound having a fundamental period. For example, if the P parameter is "25", the fundamental period is 25
×100μsec (400Hz) voiced sound will be generated. Note that the sound source control data is data for faithfully reproducing the tone by reproducing the residual waveform obtained by frequency analysis of the original sound. On the other hand, if the voice does not have a fundamental period, the sound source control circuit 28 drives the switching circuit 29 to switch to the unvoiced sound source 30. The unvoiced sound source 30 generates white noise without a fundamental period. Next, the A parameter and the K parameter are supplied to a digital filter 21 equipped with a VCA, and then supplied from a sound source circuit (voiced sound source 27 or unvoiced sound source 30).
The audio is reproduced by adding information about the amplitude and spectrum distribution to the signal output from the oscilloscope. In FIG. 2, 32 is an amplifier, 33 is a speaker, and 34 is a crystal oscillation circuit, but since these are not directly related to the gist of the present invention, detailed explanation thereof will be omitted.

以下、AP可変制御回路１７の具体回路構成お
よび動作について説明する。第３図はAP可変制
御回路１７の具体回路例を示すものである。まず
パラメータ補正回路４は全加算器３５と、桁上が
り記憶用のフリツプフロツプ３６とから構成され
ており、全加算器３５の桁上がり出力Cnはフリ
ツプフロツプ３６によつてＴクロツク１個分の時
間だけ遅延されて桁上がり入力Cn−１に入力さ
れるようになつている。全加算器３５の一方の入
力Ａには、再生用ROM２から出力された再生パ
ラメータがパラレルシリアル変換回路１６によつ
てＴクロツクに同期した直列データに変換されて
入力されるものである。また全加算器３５の他方
の入力Ｂには、補正データ切換回路７からＴクロ
ツクに同期して出力される直列データが入力され
るものである。かかるデータの入力は上述のよう
にT₅のタイミングから開始されるものであり、
したがつて桁上がり記憶用のフリツプフロツプ３
６はT₄のタイミングにおいてリセツトしておく
ものである。PGT０〜PGT３は補正データ入力
用の入力端子であり、このうちPGT３はフリツ
プフロツプ３７を切り換えるための切換入力端子
を兼ねている。PGT０〜PGT３に入力された４
ビツトのデジタルデータはデコーダ３８にて解読
され、Ａエンコーダ３９およびＰエンコーダ４０
に入力される。Ａエンコーダ３９はPGT０〜
PGT３の入力に対応した音量補正データを出力
するものであリ、またＰエンコーダ４０はPGT
０〜PGT３の入力に対応した音程補正データを
出力するものである。４１および４２はＡエンコ
ーダ３９およびＰエンコーダ４０の出力を記憶保
持するラツチ回路である。このラツチ回路４１お
よび４２は音声合成開始時に出力されるREADY
信号の前縁によつてリセツトされ、NOR回路４
３，４４の出力がＨレベルになつたときにＡエン
コーダ３９およびＰエンコーダ４０の出力をそれ
ぞれ記憶保持するものである。フリツプフロツプ
３７はラツチ回路４１と４２のうちいずれを動作
させるかを選択するためのものであり、各ラツチ
回路４１，４２がラツチ動作を行なうP₂・T₂₂の
タイミングよりは若干早いP₁・T₂₂のタイミング
においてPGT３のデータをデータ入力として読
み込むものである。 The specific circuit configuration and operation of the AP variable control circuit 17 will be described below. FIG. 3 shows a specific circuit example of the AP variable control circuit 17. First, the parameter correction circuit 4 is composed of a full adder 35 and a flip-flop 36 for storing carry, and the carry output Cn of the full adder 35 is delayed by the flip-flop 36 by the time equivalent to one T clock. and is input to carry input Cn-1. One input A of the full adder 35 receives the reproduction parameters outputted from the reproduction ROM 2, which are converted by the parallel-serial conversion circuit 16 into serial data synchronized with the T clock. The other input B of the full adder 35 receives serial data outputted from the correction data switching circuit 7 in synchronization with the T clock. The input of such data starts from the timing of _T5 as described above,
Therefore, flip-flop 3 for carry storage
6 is to be reset at the timing of _T4 . PGT0 to PGT3 are input terminals for inputting correction data, and among these, PGT3 also serves as a switching input terminal for switching the flip-flop 37. 4 input to PGT0 to PGT3
The bit digital data is decoded by a decoder 38, and then sent to an A encoder 39 and a P encoder 40.
is input. A encoder 39 is PGT0~
It outputs volume correction data corresponding to the input of PGT3, and P encoder 40 outputs volume correction data corresponding to the input of PGT3.
It outputs pitch correction data corresponding to inputs from 0 to PGT3. 41 and 42 are latch circuits that store and hold the outputs of the A encoder 39 and the P encoder 40. These latch circuits 41 and 42 are connected to the READY signal that is output at the start of speech synthesis.
Reset by the leading edge of the signal, NOR circuit 4
When the outputs of encoders 3 and 44 reach H level, the outputs of encoder A 39 and encoder P 40 are stored and held, respectively. The flip-flop 37 is for selecting which of the latch circuits 41 and 42 is to be operated, and the timing of P ₁ and T is slightly earlier than the timing of P ₂ and T ₂₂ at which each of the latch circuits 41 and 42 performs a latch operation. The data of PGT3 is read as data input at timing ₂₂ .

まずPGT３が１のときにはフリツプフロツプ
３７のＱ出力は、P₁・T₂₂のタイミングにおいて
１となり、出力は０となる。したがつてこのと
きNOR回路４４の出力は常に０となり、このた
めラツチ回路４２によるラツチ動作は行なわれな
い。一方NOR回路４４の出力はNAND回路４５
の出力が０になつたときには１となり、このとき
ラツチ回路４１によるラツチ動作が行なわれる。
NAND回路４５の一方の入力にはD₁クロツクが
入力されており、他方の入力にはP₂・T₂₂のクロ
ツクが入力されている。したがつてラツチ回路４
１は、D₁クロツクにおけるP₂クロツクの最後の
タイミングT₂₂において、Ａエンコーダ３９から
出力される音量補正データをラツチするものであ
る。次にPGT３が０であるときには、フリツプ
フロツプ３７のＱ出力は、P₁・T₂₂のタイミング
において０となり、出力は１となる。したがつ
てこのときNOR回路４３の出力は常に０となり、
ラツチ回路４２によるラツチ動作は行われない。
一方NOR回路４４の出力はNAND回路４６の出
力が０になつたときには１となり、このときにラ
ツチ回路４２によるラツチ動作が行なわれる。
NAND回路４６の一方の入力にはD₂クロツクが
入力されており、他方の入力にはP₂・T₂₂のクロ
ツクが入力されている。したがつてラツチ回路４
２は、D₂クロツクにおけるP₂クロツクの最後の
タイミングT₂₂において、Ｐエンコーダ３９から
出力される音程補正データをラツチするものであ
る。したがつてPGT３が１のときには、振巾パ
ラメータＡを補正する音量補正データを端子
PGT０〜PGT２から入力することができ、PGT
３が０のときには、ピツチパラメータＰを補正す
る音程補正データを端子PGT０〜PGT２から入
力することができるのであり、これによつて入力
端子PGT０〜PGT２を音量補正データの入力用
と音程補正データの入力用とに兼用することがで
きるものである。 First, when PGT3 is 1, the Q output of the flip-flop 37 becomes 1 at the timing _P1 · _T22 , and the output becomes 0. Therefore, at this time, the output of the NOR circuit 44 is always 0, and therefore the latch operation by the latch circuit 42 is not performed. On the other hand, the output of the NOR circuit 44 is the NAND circuit 45
When the output becomes 0, it becomes 1, and at this time, the latch circuit 41 performs a latch operation.
The D ₁ clock is input to one input of the NAND circuit 45, and the P ₂ and T ₂₂ clocks are input to the other input. Therefore, latch circuit 4
1 latches the volume correction data output from the A encoder ₃₉ at the last timing T22 of the _P2 clock in the _D1 clock. Next, when PGT3 is 0, the Q output of the flip-flop 37 becomes 0 at the timing _P1 · _T22 , and the output becomes 1. Therefore, at this time, the output of the NOR circuit 43 is always 0,
No latch operation is performed by the latch circuit 42.
On the other hand, the output of the NOR circuit 44 becomes 1 when the output of the NAND circuit 46 becomes 0, and at this time the latch operation by the latch circuit 42 is performed.
The _D2 clock is input to one input of the NAND circuit 46, and _{the P2.T22} clock is input to the other input. Therefore, latch circuit 4
2 latches the pitch correction data output from the P encoder ₃₉ at the last timing T22 of the _P2 clock in the _D2 clock. Therefore, when PGT3 is 1, the volume correction data for correcting the amplitude parameter A is sent to the terminal.
Can be input from PGT0 to PGT2, PGT
3 is 0, the pitch correction data for correcting the pitch parameter P can be input from the terminals PGT0 to PGT2. This allows the input terminals PGT0 to PGT2 to be used for inputting volume correction data and for pitch correction data. It can be used for both input and input purposes.

こうしてラツチ回路４１，４２にラツチされた
パラレルデータは、偶数番目のＰクロツクPevn
の最初のタイミングT₁においてパラレルシリア
ル変換回路４７，４８に入力されて、Ｔクロツク
に同期したシフトクロツクによりシリアルデータ
に変換されるものである。各パラレルシリアル変
換回路４７，４８から出力されるシリアルデータ
はそれぞれ補正データ切換回路７を介してパラメ
ータ補正回路４に切換入力される。補正データ切
換回路７にはP₂クロツクおよびP₄クロツクが切
換タイミング制御信号として入力されており、Ａ
パラメータの補間計算が行なわれるP₂クロツク
のタイミングにおいてはパラレルシリアル変換回
路４７から出力されるシリアルデータをパラメー
タ補正回路４に入力し、Ｐパラメータの補間計算
が行なわれるP₄クロツクのタイミングにおいて
はパラレルシリアル変換回路４８から出力される
シリアルデータをパラメータ補正回路４に入力す
るものである。 The parallel data latched in the latch circuits 41 and 42 is transmitted to the even-numbered P clock Pevn.
The data is input to the parallel-to-serial conversion circuits 47 and 48 at the first timing _T1 , and is converted into serial data by a shift clock synchronized with the T clock. The serial data output from each parallel-serial conversion circuit 47, 48 is switched and inputted to the parameter correction circuit 4 via the correction data switching circuit 7, respectively. The _P2 clock and _P4 clock are input to the correction data switching circuit 7 as switching timing control signals, and the A
The serial data output from the parallel- _to -serial conversion circuit 47 is input to the parameter correction circuit 4 at the timing of the P2 clock when the interpolation calculation of parameters is performed, and the serial data output from the parallel to serial conversion circuit 47 is input to the timing of the _P4 clock when the interpolation calculation of the P parameters is performed. Serial data output from the serial conversion circuit 48 is input to the parameter correction circuit 4.

ところで上述のようにマニユアル制御によつて
入力端子PGT３を１か０かに切り換える場合に
は、３個の入力端子PGT０〜PGT２を介して音
量補正データまたは音程補正データのいずれかが
３ビツトの情報として入力されるものであるが、
制御用IC(A)内に含まれている制御用CPUを用い
て入力端子PGT３の状態を切換制御する場合に
は、入力端子PGT０〜PGT３を介して音量補正
データおよび音程補正データの両方を同時に同一
のフレーム内で４ビツトの情報として入力するこ
とが可能になる。このようなCPU制御による１
フレーム毎の音量および音程の補正データの入力
を行なうようすれば、音声メツセージの中に現わ
れる単位音節のイントネーシヨンやピツチを微妙
に制御することが可能になるものである。例えば
音声時報装置として用いる場合において、「11時
35分」と報知するときに、単純に「ジユウ」「イ
チ」「ジ」「ニ」「ジユウ」「ゴ」「フン」と各単位
音節を連結させても不自然な再生音しか得られな
いが、CPU制御による１フレーム毎の音量およ
び音程の補正データの入力を行なうようにすれ
ば、上述の「ジユウ」や「イチ」のような各単位
音節を構成する多数個のフレーム毎に音量および
音程を微妙に補正できるので、各単位音節が滑ら
かに連続するように制御することが可能となるも
のである。 By the way, when the input terminal PGT3 is switched between 1 and 0 by manual control as described above, either the volume correction data or the pitch correction data is converted to 3-bit information via the three input terminals PGT0 to PGT2. is input as,
When controlling the state of the input terminal PGT3 using the control CPU included in the control IC (A), both the volume correction data and the pitch correction data are input simultaneously through the input terminals PGT0 to PGT3. It becomes possible to input 4-bit information within the same frame. 1 by CPU control like this
By inputting volume and pitch correction data for each frame, it becomes possible to finely control the intonation and pitch of the unit syllables appearing in the voice message. For example, when used as an audio time signal device, "11 o'clock"
When announcing ``35 minutes,'' simply connecting the unit syllables ``jiyu'', ``ichi'', ``ji'', ``ni'', ``jiyu'', ``go'', and ``fun'' will only produce an unnatural sound. However, if the volume and pitch correction data is input for each frame under CPU control, the volume and pitch can be adjusted for each of the many frames that make up each unit syllable such as "jiyuu" and "ichi" mentioned above. Since the pitch can be subtly corrected, it is possible to control each unit syllable so that it continues smoothly.

以下かかるCPU制御による１フレーム毎の音
量および音程の補正データの入力について説明す
る。上述のようにフリツプフロツプ３７は、
P₁・T₂₂クロツクのタイミングにおいてのみPGT
３のデータを読み込むものであるから、ラツチ回
路４１，４２がデータを読み込むP₂・T₂₂のタイ
ミングにおいてPGT３の値が変化してもフリツ
プフロツプ３７の状態は変化しない。そこで、ま
ずフレームの最初のＤクロツクであるD₁クロツ
クにおけるP₁・T₂クロツクのタイミングにおい
て、PGT３の値を１に設定してフリツプフロツ
プ３７のを０とし、このD₁クロツクにおける
P₂・T₂₂のクロツクのタイミングにおいてPGT０
〜PGT３に音量補正データを入力する。次にD₂
クロツクにおけるP₁・T₂₂クロツクのタイミング
において、PGT３の値を０に設定してフリツプ
フロツプ３７のＱを０とし、このD₂クロツクに
おけるP₂・T₂₂クロツクのタイミングにおいて
PGT０〜PGT３に音程補正データを入力する。
このようにすれば、各フレームにおける最初のＡ
パラメータの補間計算が行なわれるD₂・P₂クロ
ツクのタイミングよりも早いD₁・P₂クロツクの
タイミングにおいてＡパラメータのそのフレーム
における補正データをラツチ回路４１に入力する
ことができ、また各フレームにおける最初のＰパ
ラメータの補間計算が行なわれるD₂・P₄クロツ
クのタイミングよりも早いD₂・P₂クロツクのタ
イミングにおいてＰパラメータのそのフレームに
おける補正データをラツチ回路４１に入力するこ
とができるものである。しかもこのラツチ回路４
１，４２のデータは次のD₁・D₂クロツクおよび
D₂・P₂クロツクのタイミングまでは更新されな
いから、１フレームの間は同じ音量補正データお
よび音程補正データがラツチ回路４１，４２にお
いて保持されるものである。 Input of volume and pitch correction data for each frame under such CPU control will be explained below. As mentioned above, the flip-flop 37 is
PGT only at the timing of P ₁ and T ₂₂ clocks
3, the state of the flip-flop 37 does not change even if the value of PGT3 changes at the timing _P2.T22 when the latch circuits 41 and ₄₂ read data. Therefore, first _, at the timing of the _P1 and _T2 clocks in the _D1 clock, which is the first D clock of the frame, the value of PGT3 is set to 1, and the flip-flop 37 is set to 0.
PGT0 at the clock timing of P ₂ and T ₂₂
~Input the volume correction data to PGT3. then D ₂
At the timing of the P ₁ and T ₂₂ clocks in the clock, the value of PGT3 is set to 0 to set the Q of the flip-flop 37 to 0, and at the timing of the P ₂ and T ₂₂ clocks in this D ₂ clock,
Input pitch correction data to PGT0 to PGT3.
In this way, the first A in each frame
The correction data of the A parameter for that frame can be input to the latch circuit 41 at the timing of the D ₁ and P ₂ clocks that is earlier than the timing of the D ₂ and P ₂ clocks at which parameter interpolation calculation is performed. The correction data of the P parameter for that frame can be input to the latch circuit 41 at the timing of the _D2.P2 clock earlier than the timing of the _D2.P4 clock at which the first P parameter _{interpolation calculation} is performed. be. Moreover, this latch circuit 4
The data of 1 and 42 are the following D ₁ and D ₂ clocks and
Since the data is not updated until the timing of the D ₂ and P ₂ clocks, the same volume correction data and pitch correction data are held in the latch circuits 41 and 42 for one frame.

ただし、このように入力端子PGT０〜PGT３
の状態を制御用IC(A)内のCPUによつて制御する
ためには、フリツプフロツプ３７のデータ読込タ
イミングD₁・P₁・T₂₂およびD₂・P₁・T₂₂や、ラ
ツチ回路４１，４２のデータラツチタイミング
D₁・P₂・T₂₂およびD₂・P₂・T₂₂を制御用IC(A)に
同期信号として与える必要がある。第８図回路は
かかる制御用IC(A)に与える同期信号RSTの生成
回路を示すものであり、第９図は上記回路におけ
る各部の動作波形を示している。かかる同期信号
生成回路はタイミング制御回路３１内などに設け
られるものであり、、同期信号RSTは音声合成用
IC（点線Ａ、Ｂを除いた部分）の出力ピンを介し
て制御用IC(A)のCPUに入力されるものである。
第８図に示す同期信号生成回路は、Ｄフリツプフ
ロツプ４９〜５７と、NORゲート５８〜６２と、
インバータ６３，６４とから構成されており、
READY信号、FRM信号、TM信号、およびT₁
クロツクから同期信号RSTを生成するものであ
る。READY信号は音声合成開始時にＨレベルと
なる信号であり、FRM信号は１フレームの区間
を示す信号であり、D₁・P₁・T₁クロツクに同期
している。またTM信号はP₁・T₁クロツクと
P₁₃・T₁₀クロツクのオア信号である。かかる第
８図に示すような同期信号生成回路を用いること
により、D₁クロツクのP₁、P₂とD₂クロツクのP₁，
P₂のタイミングを知らせる同期信号RSTが得ら
れるものであり、この同期信号RSTの前縁にて
制御用IC(A)内のCPUをスタートさせれば、フリ
ツプフロツプ３７のデータ読込タイミングD₁・
P₁・T₂₂およびD₂・P₁・T₂₂やラツチ回路４１，
４２のデータ読込タイミングD₁・P₂・T₂₂および
D₂・P₂・T₂₂において、入力端子PGT０〜PGT
３をCPUの側で予めプログラムされた制御状態
に設定することができるものである。 However, if the input terminals PGT0 to PGT3 are
In order to control the state of the flip-flop 37 by the CPU in the control IC (A), the data read timings D ₁ , P ₁ , T ₂₂ and D ₂ , P ₁ , T ₂₂ of the flip-flop 37, the latch circuit 41, 42 data latch timing
It is necessary to give D ₁ , P ₂ , T ₂₂ and D ₂ , P ₂ , T ₂₂ to the control IC (A) as a synchronization signal. The circuit in FIG. 8 shows a circuit for generating the synchronization signal RST given to the control IC (A), and FIG. 9 shows the operating waveforms of each part in the above circuit. Such a synchronization signal generation circuit is provided in the timing control circuit 31, etc., and the synchronization signal RST is used for speech synthesis.
It is input to the CPU of the control IC (A) via the output pin of the IC (portion excluding dotted lines A and B).
The synchronous signal generation circuit shown in FIG. 8 includes D flip-flops 49 to 57, NOR gates 58 to 62,
It is composed of inverters 63 and 64,
READY signal, FRM signal, TM signal, and T ₁
It generates the synchronization signal RST from the clock. The READY signal is a signal that becomes H level at the start of speech synthesis, and the FRM signal is a signal that indicates a section of one frame, and is synchronized with the _D1 , _P1, and _T1 clocks. In addition, the TM signal is the P ₁ and T ₁ clock.
This is the OR signal for the P ₁₃ and T ₁₀ clocks. By using such a synchronization signal generation circuit as shown in FIG. 8, P ₁ , P 2 of the D ₁ clock and P ₁ , P ₂ of the D ₂ clock
A synchronizing signal RST that informs the timing of _P2 is obtained. If the CPU in the control IC (A) is started at the leading edge of this synchronizing signal RST, the data reading timing _D1 of the flip-flop 37 can be determined.
P ₁・T ₂₂ and D ₂・P ₁・T ₂₂ and latch circuit 41,
42 data reading timing D ₁ , P ₂ , T ₂₂ and
At D ₂ , P ₂ , and T ₂₂ , input terminals PGT0 to PGT
3 can be set to a preprogrammed control state on the CPU side.

〔発明の効果〕〔Effect of the invention〕

本発明は叙上のように、再生用ROMから順次
時分割的に読み出された振巾パラメータ、ピツチ
パラメータ、およびスペクトルパラメータにより
音源を駆動して音声を合成するようにした音声合
成装置において、上記再生用ROMから時分割的
に読み出された振巾パラメータおよびピツチパラ
メータにそれぞれ適宜適正データを加算あるいは
減算するパラメータ補正回路と、振巾パラメータ
およびピツチパラメータの補正データをそれぞれ
生成する第１および第２の補正データ生成回路
と、再生用ROMから振巾パラメータおよびピツ
チパラメータが読み出されるタイミングにおいて
それぞれ第１および第２の補正データ生成回路の
出力をパラメータ補正回路に切換入力する補正デ
ータ切換回路とを設けたものであるから、再生用
ROMから再生された再生パラメータの値を微妙
に変化させることができ、音程や音量がデータ記
憶部に記憶された音声とは若干異なる音声を合成
することができ、しかも再生用ROMから順次時
分割的に出力されてくる振巾パラメータおよびピ
ツチパラメータに対して同一のパラメータ補正回
路を用いて再生パラメータの補正を行なうことが
できるので、振巾パラメータを補正するための音
量補正回路とピツチパラメータを補正するための
音程補正回路とを兼用することができまた、第１
および第２の補正データ生成回路を、補正データ
入力用の複数ビツトよりなる入力端子に各入力を
共通に接続された第１および第２のエンコーダ
と、１ビツトの切換入力端子にデータ入力を接続
されたフリツプフロツプと、第１および第２のエ
ンコーダの出力にそれぞれの入力を接続され、フ
リツプフロツプの出力に応じていずれか一方が入
力データのラツチ動作を行なう第１および第２の
ラツチ回路とから構成してあるので、補正データ
入力用の複数ビツトよりなる入力端子を音量補正
データ入力用と音程補正データ入力用とに共用す
ることができる。さらに、上記フリツプフロツプ
のデータ入力タイミングを、第１および第２のラ
ツチ回路が入力データをラツチ動作するタイミン
グよりも若干早いタイミングとし、かつフリツプ
フロツプのデータ入力につながる１ビツトの切換
入力端子を、補正データ入力用の複数ビツトより
なる入力端子のうちいずれか１つと重複させてい
るので、切換入力端子を補正データ入力用の入力
端子と別個に設ける必要がなくなり、入力端子の
個数を１個節約することができるものであり、入
力端子を共通しない場合に比べれば補正データ入
力用の入力端子のビツト数を１ビツト多く確保す
ることができるものである。さらにまた第８図実
施例回路に示すような同期信号生成回路を用い
て、制御用ICのCPUに対して、フリツプフロツ
プのデータ読込タイミングやラツチ回路のデータ
ラツチタイミングを知らせる同期信号を送出する
ようにすれば、音声合成用のパラメータが更新さ
れる各フレーム毎に音量補正データおよび音程補
正データを微妙に変化させることができるので、
データ記憶部に予め記憶された単語や文章をその
まま発声するだけでなく、単語のアクセントや文
章のイントネーシヨンなどを制御して、より自然
な音声を合成することができるものである。 As described above, the present invention provides a speech synthesis device that synthesizes speech by driving a sound source using amplitude parameters, pitch parameters, and spectrum parameters that are sequentially read out from a playback ROM in a time-division manner. A parameter correction circuit that adds or subtracts appropriate data to the amplitude and pitch parameters read out in a time-sharing manner from the playback ROM, and a first and second circuit that generates correction data for the amplitude and pitch parameters, respectively. a second correction data generation circuit; and a correction data switching circuit that switches and inputs the outputs of the first and second correction data generation circuits to the parameter correction circuit at the timing when the amplitude parameter and pitch parameter are read from the playback ROM. Because it is equipped with
It is possible to subtly change the values of the playback parameters played from the ROM, and it is possible to synthesize a voice whose pitch and volume are slightly different from the voice stored in the data storage unit. Since the playback parameters can be corrected using the same parameter correction circuit for the amplitude and pitch parameters that are output, the volume correction circuit and pitch parameter can be corrected. It can also be used as a pitch correction circuit for
A second correction data generation circuit is connected to the first and second encoders whose respective inputs are commonly connected to an input terminal consisting of a plurality of bits for inputting correction data, and whose data input is connected to a 1-bit switching input terminal. The first and second latch circuits each have their inputs connected to the outputs of the first and second encoders, and either one of them performs a latch operation on input data depending on the output of the flip-flop. Therefore, the input terminal consisting of a plurality of bits for inputting correction data can be used in common for inputting volume correction data and pitch correction data. Furthermore, the data input timing of the flip-flop is set to be slightly earlier than the timing at which the first and second latch circuits latch the input data, and the 1-bit switching input terminal connected to the data input of the flip-flop is set to receive the correction data. Since it is overlapped with one of the input terminals consisting of multiple bits for input, there is no need to provide a switching input terminal separately from the input terminal for inputting correction data, and the number of input terminals can be saved by one. Compared to the case where the input terminals are not shared, the number of input terminals for inputting correction data can be increased by one bit. Furthermore, a synchronization signal generation circuit as shown in the embodiment circuit of FIG. 8 is used to send a synchronization signal to the CPU of the control IC to notify the data read timing of the flip-flop and the data latch timing of the latch circuit. Then, the volume correction data and pitch correction data can be subtly changed for each frame in which the voice synthesis parameters are updated.
In addition to uttering the words and sentences stored in advance in the data storage unit as they are, it is also possible to synthesize more natural speech by controlling the accent of words and intonation of sentences.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の特許請求の範囲に記載された
基本構成を示すブロツク図、第２図は本発明の一
実施例に係る音声合成装置の全体構成を示すブロ
ツク図、第３図は同上の要部ブロツク図、第４図
は本実施例において用いるPARCOR型音声合成
方式の原理説明図、第５図は同上の動作説明図、
第６図および第７図はそれぞれ同上の再生用
ROM、インデツクスROMの構成を示す図、第
８図は同上に用いる同期信号生成回路のブロツク
図、第９図は同上の動作説明図である。 １はデータ記憶部、２は再生用ROM、３は音
源、４はパラメータ補正回路、５および６は補正
データ生成回路、７は補正データ切換回路、３７
はフリツプフロツプ、３９はＡエンコーダ、４０
はＰエンコーダ、４１，４２はラツチ回路、
PGT０〜PGT３は入力端子である。 FIG. 1 is a block diagram showing the basic configuration described in the claims of the present invention, FIG. 2 is a block diagram showing the overall configuration of a speech synthesis device according to an embodiment of the present invention, and FIG. 3 is the same as above. 4 is a diagram explaining the principle of the PARCOR type speech synthesis method used in this embodiment, and FIG. 5 is a diagram explaining the operation of the same as above.
Figures 6 and 7 are for reproduction of the same as above, respectively.
FIG. 8 is a block diagram of a synchronizing signal generation circuit used in the above, and FIG. 9 is an explanatory diagram of the operation of the same. 1 is a data storage unit, 2 is a playback ROM, 3 is a sound source, 4 is a parameter correction circuit, 5 and 6 are correction data generation circuits, 7 is a correction data switching circuit, 37
is a flip-flop, 39 is an A encoder, 40
is a P encoder, 41 and 42 are latch circuits,
PGT0 to PGT3 are input terminals.

Claims (1)

【特許請求の範囲】[Claims] １ 音声信号を音声周波数よりも高い周波数のサ
ンプリングパルスにてサンプリングして振巾パラ
メータ、ピツチパラメータおよびスペクトルパラ
メータを抽出し、各パラメータをそれぞれ音質に
寄与する度合に応じたビツト数に圧縮して圧縮パ
ラメータとしてデータ記憶部に記憶し、データ記
憶部から順次読出される圧縮パラメータにて予め
各パラメータを記憶させた再生用ROMをアクセ
スし、再生用ROMから順次時分割的に読み出さ
れた振巾パラメータ、ピツチパラメータ、および
スペクトルパラメータにより音源を駆動して音声
を合成するようにした音声合成装置において、上
記再生用ROMから時分割的に読み出された振巾
パラメータおよびピツチパラメータにそれぞれ適
宜補正データを加算あるいは減算するパラメータ
補正回路と、振巾パラメータおよびピツチパラメ
ータの補正データをそれぞれ生成する第１および
第２の補正データ生成回路と、再生用ROMから
振巾パラメータおよびピツチパラメータが読み出
されるタイミングにおいてそれぞれ第１および第
２の補正データ生成回路の出力をパラメータ補正
回路に切換入力する補正データ切換回路とを設
け、補正データ入力用の複数ビツトよりなる入力
端子に各入力を共通に接続された第１および第２
のエンコーダと、１ビツトの切換入力端子にデー
タ入力を接続されたフリツプフロツプと、第１お
よび第２のエンコーダの出力にそれぞれの入力を
接続され、フリツプフロツプの出力に応じていず
れか一方が入力データのラツチ動作を行なう第１
および第２のラツチ回路とで上記第１および第２
の補正データ生成回路を構成し、フリツプフロツ
プのデータ入力タイミングを、第１および第２の
ラツチ回路が入力データをラツチ動作するタイミ
ングよりも若干早いタイミングとし、かつフリツ
プフロツプのデータ入力につながる１ビツトの切
換入力端子を、補正データ入力用の複数ビツトよ
りなる入力端子のうちのいずれか１つと重複させ
て成ることを特徴とする音声合成装置。1 Sampling the audio signal using a sampling pulse with a frequency higher than the audio frequency, extracting the amplitude parameter, pitch parameter, and spectrum parameter, and compressing each parameter to the number of bits depending on the degree to which it contributes to sound quality. The compression parameters are stored as parameters in the data storage unit and sequentially read out from the data storage unit, and the playback ROM in which each parameter is stored in advance is accessed, and the width is sequentially read out from the playback ROM in a time-sharing manner. In a speech synthesizer that synthesizes speech by driving a sound source using parameters, pitch parameters, and spectral parameters, appropriate correction data is applied to the amplitude parameters and pitch parameters read out in a time-sharing manner from the playback ROM, respectively. a parameter correction circuit that adds or subtracts the amplitude parameter, first and second correction data generation circuits that generate correction data for the amplitude parameter and the pitch parameter, respectively, and at the timing when the amplitude parameter and the pitch parameter are read from the playback ROM. A correction data switching circuit is provided for switching and inputting the outputs of the first and second correction data generating circuits to the parameter correction circuit, respectively, and each input is connected to a common input terminal consisting of a plurality of bits for inputting the correction data. 1st and 2nd
encoder, a flip-flop whose data input is connected to a 1-bit switching input terminal, and whose respective inputs are connected to the outputs of the first and second encoders, and depending on the output of the flip-flop, one of the flip-flops is connected to the input data. The first latch action
and a second latch circuit to
The correction data generation circuit is configured such that the data input timing of the flip-flop is slightly earlier than the timing at which the first and second latch circuits latch the input data, and the one-bit switching that leads to the data input of the flip-flop is configured. A speech synthesis device characterized in that an input terminal is overlapped with any one of input terminals consisting of a plurality of bits for inputting correction data.