JPH04355086A - 電気接続要素の製造方法 - Google Patents

電気接続要素の製造方法

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JPH04355086A JP4030998A JP3099892A JPH04355086A JP H04355086 A JPH04355086 A JP H04355086A JP 4030998 A JP4030998 A JP 4030998A JP 3099892 A JP3099892 A JP 3099892A JP H04355086 A JPH04355086 A JP H04355086A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはデカル（ｄ
ｅｃａｌ）の新しい製造方法に関し、特に、無機絶縁物
質で充填された、導電性を有するデカルに関する。以後
、この明細書では導電デカルと呼ぶ。本発明は、無機絶
縁物質で充填したこれらの導電デカルを製造するために
使用される種々の方法および工程を開示する。
【０００２】
【従来の技術】市場では、密度が増大する回路をパッケ
ージ化することへの要求が募っている。これらの要求を
満足させるために、デバイス技術のレベルに近い製造方
法を用いた新しいパッケージ化の概念が発展してきた。
【０００３】この必要に向けて、いくつかの新しいパッ
ケージ化方法が開発されてきたが、その１つがデカルの
使用である。
【０００４】デカル技術は最初、２つの目的に使用でき
る接着剤の利用に依存していた。１）全工程を通じて、
金属箔と完成イメージをキャリアに接着するという目的
と、２）基板への移設の際のポリマと箔の完全な剥離と
いう目的である。
【０００５】初期のデカルは３つの部分からなる積層板
から製造された。プロセス積層板は、接着剤でポリマ・
キャリアに接着された薄い金属または合金の箔の形をと
る金属層から構成されていた。接着剤は、移設の際にキ
ャリアから分離することができる剥離物質でもあった。 導体剥離の信頼性は、ポリマ層の表面エネルギーが、デ
カルが移設される導体または基板よりずっと少ないこと
により保証される。例えば米国特許第４，８７９，１５
６号明細書を参照されたい。これらの初期のソリッドな
導体はフォトリソグラフィやエッチング工程から形成さ
れた。
【０００６】初期の研究によって、このようなデカル・
システムが適切な形状配置を高信頼に達成するには限界
があることをすぐに示された。イメージの移動は、ガラ
ス・アートワークに比べて顕著であり、プロセス流体の
吸収および脱離から生じることが分かった。フィルム・
キャリアは、プロセス環境にさらしたときの吸収等温線
上の位置に応じて、ある場合には拡張、ある場合には収
縮した。
【０００７】研究は、キャリアとしての無機ポリマの限
界を認識したので、プロセスを通じて寸法の完全性が維
持できキャリアとして使用することができる物質の識別
に集中した。
【０００８】不安定なポリマの代わりに選ばれた物質は
金属箔であり、金属箔はプロセス温度が上昇してもプロ
セス流体の吸収または変形を受けにくい。
【０００９】積層構造においてこのような金属箔を用い
ると、金属箔キャリアからの金属剥離が一様に行えない
ことがすぐに分かる。これは、両金属表面、すなわち金
属層と金属箔キャリアに剥離接着剤が一様に接着してい
る結果であった。
【００１０】この欠点を克服するために、金属キャリア
の表面エネルギーを、デカル金属およびデカルを受ける
基板の表面エネルギーよりずっと小さいレベルまで減少
させた。金属キャリアからの導体金属の信頼できる剥離
は、これにより与えられる。所望の接着特性は、キャリ
ア箔の表面をポリイミドのような物質で被覆することに
より得られ、これにより元のシステムの剥離特性を回復
する。２層剥離物質を有する金属キャリアは、元の物質
と同じくらい、導体移設に関して良好に作用し、形状配
置精度の改良された能力を与えることが分かった。
【００１１】付加工程の利用は、金属キャリア上に直接
導体を形成する別の方法を与える。フォトリソグラフィ
工程と共にメッキまたはリフトオフ工程を用いると、付
加的に導体形成が可能になる。この技術は、付加工程の
固有の優れたイメージ形成能力により、パッケージ密度
の増大を達成する手段を提供する。
【００１２】単純なデカル構造が開発されて、剥離物質
を使用せずに、金属キャリアから導体の直接剥離ができ
るようになった。この技術は、付加工程によっても除去
工程によっても導体形成に適用でき、広範囲の金属およ
び合金が導体として利用できるようにした。このことは
米国特許第４，８７９，１５６号明細書に説明されてい
る。
【００１３】他のパッケージ方法は、凹版印刷プロセス
である。イメージは版面より下に圧着され、デザインの
印刷はレリーフのイメージを形成する。これは米国特許
第４，８７９，１５６号明細書に開示されている。この
技術は、導体パターンを金属キャリアの表面までエッチ
ングし、その深さが、導体を形成するために必要な金属
の堆積が続いて行われる完成した金属の必要な厚さに等
しくなるようにして、パッケージ化プロセスに利用する
ことができる。この技術によって、キャリアに凹版され
たイメージによって定められる形状に導体を形成できる
。
【００１４】パッケージ相互接続に使用される他のいく
つかの技術がある。例えば、米国特許第３，５４１，２
２２号明細書には、ボードまたはモジュールの隣接表面
を相互接続するためのコネクタ・スクリーンが開示され
ている。コネクタ・スクリーンは非導電物質のウェブに
よって分離された導電コネクタ要素を有している。
【００１５】回路基板検査装置のためのコネクタ・アセ
ンブリは、米国特許第４，７０７，６５７号明細書に開
示されている。導電物質の回路トラックを有する電気絶
縁物質は、反対側の表面に配置される。検査点は互いに
絶縁されている。
【００１６】ソリッドな金属導体を有する多層セラミッ
ク（ＭＬＣ）基板を形成するプロセスは、米国特許第４
，７５３，６９４号明細書に開示されている。ＭＬＣ基
板は、ソリッドで非多孔性の導体パターンを、剥離層を
有する支持シートに形成し、さらにそのパターンをセラ
ミック・グリーンシートに移設することを含む。
【００１７】米国特許第４，９２６，５４９号明細書は
、電気接続要素を形成する方法を開示している。キャリ
アが第１の導電要素上に形成され、キャリア部分にホー
ルがエッチングされ、第１の導電要素を露出し、その中
に凹部が設けられる。凹部は対応するホールの直径より
大きな直径を有する。キャリア中に形成された個々のホ
ールは、第２の導電物質で充填され、続いて、第１の導
電要素がキャリアから除去され、これにより、キャリア
の上下表面から突出している複数の導電物質をキャリア
が持ったままにする。複数の導電突出物を有するキャリ
アは、半導体デバイスを回路基板に接続するのに用いる
ことができる。
【００１８】ＩＢＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓ
ｃｌｏｓｕｒｅ　　Ｂｕｌｌｅｔｉｎ，Ｖｏｌ．２７，
　　Ｎｏ．３，　　ｐｐ．１４０４−１４０５（Ａｕｇ
ｕｓｔ　　１９８４）は、薄膜導体パターンを多層セラ
ミック基板に移設するプロセスを開示している。導体パ
ターンはキャリア上に形成される。導体パターンは、絶
縁体によって完全に囲まれ、絶縁体にはホールが設けら
れて、導電パターンの上面を露出する。ホールはさらに
、導電物質で充填され、このアセンブリを多層基板に固
定した後、キャリアは除去される。
【００１９】初期の研究において発生した問題の１つは
、銅バイアのようなバイアと、セラミック側壁のような
絶縁体側壁との接合点にギャップを形成することである
。この種のギャップは、特に焼結の後工程中に、流体の
浸透および捕獲を許容する。この問題への対策として、
ギャップをポリイミドで埋め戻しする。このプロセスに
は固有の欠点があり、すなわちポリイミドと銅バイアと
の間が良好に接着されなかったり、基板の内部を浸透し
たポリイミドを完全にキュアするのが困難だったりする
。これらの固有の欠点は、次に基板上面に堆積する薄膜
再配分構造に欠陥を生じる。
【００２０】上面メタライゼーション形状寸法は、現在
の処理技術では制限がある。さらに、次の処理で浸透問
題を生じるバイア・ギャップは、形成され続ける。
【００２１】本発明は、バイア・レジストレーションの
ためのバイア・スタッドを有するＴＦＲ（薄膜再配分）
デカル構造を与える。この構造は、ＭＬＣ基板に積層さ
れ、次いで焼成されて“密封”（ｈｅｒｍｅｔｉｃｉｔ
ｙ）を行う。本発明のプロセスは、前の上面プロセスの
ように、基板にクラックを形成しない。細線メタライゼ
ーションも行われる。さらに、バイアに対する上面形状
の迅速な位置合せが達成される。
【００２２】本発明において、セラミック基板上の薄膜
処理を排除する技術が開示され、これは新規なエッチン
グ技術とデカル構造を、焼結の前に行われ焼結サイクル
にも耐える薄膜再配分（ＴＦＲ：ｔｈｉｎ　　ｆｉｌｍ
　　ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ）の同等物を構成す
るために利用する。
【００２３】デカル構造は、再配分ラインと、ソリッド
な金属バイア・スタッドの上面におけるＣ４パッド（電
気相互接続部として作用する）と、ＥＣパッドからなる
。このプロセスにおいて、必要な焼結後処理だけが、Ｃ
４に対する一種のボール制限構造でＮｉメッキやＡｕメ
ッキを行っていた。
【００２４】本発明は実行可能なパッケージ化手法とし
て、基板に移設可能なソリッドな導体を形成する努力に
集約される。
【００２５】本明細書は、ソリッドな移設可能な電気導
体の形成に関して、いくつかの固有の処理方法を開示し
ている。
【００２６】
【発明が解決しようとする課題】本発明は、パッケージ
の構造的一体性、またはデバイス（１または複数）の機
能性を侵すことなく、導電デカルを製造する新規な方法
である。
【００２７】本発明の目的は、改良された導電デカルを
製造することにある。
【００２８】本発明の他の目的は、電気配線，バイア・
スタッド，スタッド・キャップ，Ｃ４パッド，ＥＣパッ
ドその他を有する、改良された導電デカルを製造するこ
とにある。
【００２９】本発明のさらに他の目的は、互いに積層お
よび結合できる複数の導電デカルを製造することにある
。
【００３０】本発明の他の目的は、基板に固定すること
のできる導電デカルを製造することにある。
【００３１】本発明の他の目的は、導電デカルが基板ま
たはモジュールにしっかりと固定された後に、密封され
たパッケージを提供することにある。
【００３２】本発明の他の目的は、電気的相互接続部を
有する絶縁層を与えることにある。
【００３３】本発明の他の目的は、デカルが焼結サイク
ルを終えた後、通電性または構造的一体性を検査するこ
とができる導電デカルを提供することにある。
【００３４】
【課題を解決するための手段】本発明の、電気接続要素
を製造する方法は、ａ）少なくとも間に第３の導電物質
を挟み、この第３の導電物質と異なる物質よりなる、第
１の導電物質と第２の導電物質を有する導電基板を形成
するステップを含み、ｂ）前記第１の導電物質をパター
ニングおよびエッチングし、前記第３の導電物質の少な
くとも一部を露出し、前記第１の導電物質の少なくとも
１つの第１のアイランドを形成するステップと、ｃ）前
記少なくとも１つの第１のアイランドに、支持部材を固
定するステップと、ｄ）前記第２の導電物質をパターニ
ングおよびエッチングし、前記第３の導電物質の少なく
とも一部を露出し、前記少なくとも１つの第１のアイラ
ンドの反対側にある、前記第２の導電物質の少なくとも
１つの第２のアイランドを形成するステップと、ｅ）前
記露出された第３の導電物質を除去するステップと、ｆ
）前記露出された第３の導電物質の除去によって形成さ
れた領域に、無機絶縁物質を充填し、前記少なくとも１
つの第２のアイランドの少なくとも一部が前記無機絶縁
物質によって囲まれ、それによって、前記電気接続要素
を形成するステップと、を含むことを特徴とする。
【００３５】本発明は、多層焼結パッケージの製造方法
は、ａ）少なくとも間に１つの第３の導電物質を挟み、
この第３の導電物質と異なる物質よりなる、第１の導電
物質と第２の導電物質を有する導電基板を形成するステ
ップを含み、ｂ）前記第１の導電物質をパターニングお
よびエッチングし、前記第３の導電物質の少なくとも一
部を露出し、前記第１の導電物質の少なくとも１つの第
１のアイランドを形成するステップと、ｃ）前記少なく
とも１つの第１のアイランドに、支持部材を固定するス
テップと、ｄ）前記第２の導電物質をパターニングおよ
びエッチングし、前記第３の導電物質の少なくとも一部
を露出し、前記少なくとも１つの第１のアイランドの反
対側にある、前記第２の導電物質の少なくとも１つの第
２のアイランドを形成するステップと、ｅ）前記第２の
導電物質の除去により形成された領域に、無機絶縁物質
を充填し、前記少なくとも１つの第２のアイランドの少
なくとも一部を前記無機絶縁物質によって囲むステップ
と、ｆ）前記少なくとも１つの第２のアイランドの少な
くとも一部を、導電要素に結合し、多層パッケージを形
成するステップと、ｇ）前記支持部材を除去するステッ
プと、ｈ）前記露出された第３の導電物質が電気絶縁酸
化物に変化するまで、前記多層パッケージを焼結し、そ
れによって、前記多層焼結パッケージを形成するステッ
プと、を含むことを特徴とする。
【００３６】本発明の電気接続要素を製造する方法は、
ａ）少なくとも間に第３の導電物質を挟み、この第３の
導電物質と異なる物質よりなる、第１の導電物質と第２
の導電物質を有する導電基板を形成するステップを含み
、ｂ）前記第１の導電物質をパターニングおよびエッチ
ングし、前記第３の導電物質の少なくとも一部を露出し
、前記第１の導電物質の少なくとも１つの第１のアイラ
ンドを形成するステップと、ｃ）前記少なくとも１つの
第１のアイランドに、支持部材を固定するステップと、
ｄ）前記第２の導電物質をパターニングおよびエッチン
グし、前記第３の導電物質の少なくとも一部を露出し、
前記少なくとも１つの第１のアイランドの反対側にある
、前記第２の導電物質の少なくとも１つの第２のアイラ
ンドを形成するステップと、ｅ）前記露出された第３の
導電物質を除去し、前記少なくとも１つの第１のアイラ
ンドと前記少なくとも１つの第２のアイランドによって
被覆される第３のアイランドを形成するステップと、ｆ
）前記第１のアイランドと、前記第３のアイランドと、
前記第２のアイランドの周囲の領域を、無機絶縁物質で
充填し、少なくとも１つの前記第１のアイランドと前記
第２のアイランドの少なくとも一部は、前記無機絶縁物
質によって囲まれを含むことを特徴とする。
【００３７】本発明の焼結された多層デバイスを製造す
る方法は、ａ）少なくとも間に第３の導電物質を挟み、
この第３の導電物質と異なる物質よりなる、第１の導電
物質と第２の導電物質を有する導電基板を形成するステ
ップを含み、ｂ）前記第１および前記第２の導電物質に
フォトレジストを設け、前記フォトレジストをパターニ
ングするステップと、ｃ）前記パターニングされたフォ
トレジストを通して前記第１の導電物質をエッチングし
、前記第３の導電物質の少なくとも一部を露出し、複数
の第１のアイランドを前記第１の導電物質から形成する
ステップと、ｄ）前記第１のアイランドの表面から前記
フォトレジストを除去するステップと、ｅ）前記第１の
アイランドに接着剤のブランケット層を設けるステップ
と、ｆ）支持部材を前記接着剤により少なくとも１つの
前記第１のアイランドに接着させるステップと、ｇ）前
記第２の導電物質を前記パターニングされたフォトレジ
ストを通してエッチングし、前記第３の導電物質の少な
くとも一部を露出し、前記第２の導電物質から複数の第
２のアイランドを形成するステップとを含み、少なくと
も１つの前記第２のアイランドは少なくとも１つの前記
第１のアイランドの反対側にあり、ｈ）前記第２のアイ
ランドの表面から前記フォトレジストを除去するステッ
プと、ｉ）前記露出された第３の導電物質を除去するス
テップと、ｊ）前記露出された第３の導電物質の除去に
よって生成された少なくとも１つの領域を、無機絶縁物
質で充填し、前記第２のアイランドの少なくとも一部を
前記無機絶縁物質によって囲むステップと、ｋ）前記第
２のアイランドの１つの少なくとも一部を導電要素と結
合して多層パッケージを形成するステップと、ｌ）前記
支持部材を除去し、かつ多層パッケージを焼結し、前記
焼結された多層デを含むことを特徴とする。
【００３８】
【実施例】本発明は、導電デカルの構造とその製造方法
を開示する。
【００３９】本明細書に記述されているソリッドな回路
パターンは、デカルと呼ばれ、他の物質に移設するため
に特別に準備された物質上にプリントされた図，デザイ
ン，またはラベルとして定義される。これらの導電デカ
ルは、電気接続要素とも称する。
【００４０】導電デカルは、キャリアから剥離して多層
セラミック（ＭＬＣ：ｍｕｌｔｉｌａｙｅｒｅｄ　　ｃ
ｅｒａｍｉｃ）パッケージのような適切な基板または絶
縁体に導体を移設することを許容する表面特性を有する
キャリア上の金属系に形成されたパターンである。パタ
ーン移設に続く、セラミック基板のような無機基板の制
御された焼結により、永久的な結合が行われる。
【００４１】本発明は、単一または複数層の多層セラミ
ック（ＭＬＣ）パッケージのために製作することができ
、ＭＬＣモジュールの厚膜導体に代わるものと考えられ
てきた個々のデカルの製造を可能にする。
【００４２】この技術の他の重要な利点は、細線能力の
改良である。この技術を用いると、導体は寸法を減少で
き、配線密度の増大が行える。この技術により、分解能
において、下層アートワークの分解能に近い導体を提供
することができる。この能力の結果、回路密度の増大に
対する可能性が改良される。
【００４３】本発明の他の利点は、 ａ）エッチング停止物質の両側の金属が位置合せして配
置され、固定されているセルフアライン導電接続要素。 ｂ）スタッド・キャップ，バイア・スタッド，およびエ
ッチングによる細線を定めるために組み込まれたエッチ
ング障壁を有する新規なデカル構造。 ｃ）焼結後のプロセスで流体の浸透を阻止するために、
バイア・キャップが基板を密封する。 ｄ）焼結後の平坦化が必要でない。 ｅ）ガラス・セラミック基板中のバイアをシールするた
めのポリイミド埋め戻しが必要でない。 ｆ）デカル・バイア・スタッドは底面バイアをバイア・
スタッド領域の５０％で捕獲するだけでよく、デカルの
この表面でのインターフェースへの回路配線がないので
、基板の残り領域へのパターン・レジストレーションが
スプレーされたシートにより容易に行われる。 ｇ）両面フォトリソグラフィ露出ステップは、ＴＦＲパ
ターンへのバイア・スタッドへの位置合せを保証する。
【００４４】図１はワークピースまたはデカルベース５
と呼ばれる三層構造を示す。デカルベース５は三層構造
で、中間層はエッチング障壁すなわちエッチング停止層
１１であり、その周囲は導電金属層１３および１５であ
る。エッチング障壁すなわちエッチング停止層１１は、
導電物質であり、エッチング停止層すなわち第３層１１
を被覆または挟んでいる他の２つの金属層１３および１
５の優先エッチングを許容する任意の物質である。エッ
チング障壁１１の目的は、後に説明する。エッチング停
止層１１は、十分な厚さを持ち、不所望のエッチング液
の浸透を妨げるべきである。エッチング停止層に適切な
物質は、アルミニウム，クロム，銅，金，モリブデン，
パラジウム，白金，銀，チタン，タングステン、または
それらの合金を含むグループから選択される。
【００４５】２つの外部層である導電物質１３および１
５は、所望の最終結果に応じて、同じかまたは異なる物
質とすることができる。導電物質１３および１５のため
の適切な物質は、アルミニウム，銅，金，鉄，モリブデ
ン，ニッケル，タングステン，またはそれらの合金を含
むグループから選択される物質である。同様に、２つの
外部層１３および１５は、同じかまたは異なる厚さであ
り、これらの層が最終パッケージにどのように利用され
るのかによる。図によると、金属層１５は薄い物質から
なり、金属層１３はそれより厚い物質からなるが、所望
のデカル・プロフィールを作るために、上下の厚さは任
意のバリエーションが可能である。
【００４６】図１に示すワークピースまたはデカルベー
ス５は、多くの従来技術、例えば被覆，コーティング，
蒸着，メッキ，スパッタリング，または他の適切な方法
により製造することができる。これらの任意のプロセス
の組合せは、デカルベース５を形成するときにも採用さ
れる。これらの任意の方法は、必要な導体厚を得るため
に用いることができる。デカルベース５の１つの層は、
他の２層がその上に形成できるように、開始層（または
キャリア）として使用されることができる。エッチング
障壁１１は開始層として使用でき、外部層１３および１
５が同時にまたは引き続き開始層に形成することができ
る。このデカルベース５は、プロセスを通じて、寸法の
安定した構造を与える。
【００４７】図２は、両面にレジスト・パターンを有す
るデカルベース５を示す。デカルベース５が完成される
と、導電物質１３および１５の露出表面にフォトレジス
ト１７および１９が設けられる。このフォトレジスト１
７および１９の形成は、ウェット・プロセス，ドライ・
プロセスのどちらによっても、例えば浸漬，電気泳動，
積層，ローラ・コーティング，スピニング，スプレー，
またはこれらのプロセスの組合せによって行うことがで
きる。フォトレジスト１７および１９は、使用されるフ
ォトマスクおよび所望の最終結果に応じて、ネガまたは
ポジのフォトレジストとすることができる。
【００４８】所望のパターンを有する２つのフォトマス
クは、互いに位置合せされ、フォトレジスト１７および
１９を有するデカルベース５は位置合せされたフォトマ
スクの間に置かれ、フォトレジスト１７および１９は露
光される。フォトマスクは回路パターン，またはスルー
バイア・パターン，または両者の組合せ，または他の電
気的機構、例えばバイア・スタッドおよびスタッド・キ
ャップからなる。フォトレジスト１７および１９は同時
にまたは連続的に露光することができる。好適には、位
置の整合性を保証するために同時にデカルベース５の両
側を露光する。同様に、両側はフォトレジストの組合せ
によって、同時にまたは連続的に現像することができる
。フォトレジストは任意の好適な技術、例えば浸漬，ス
プレー等によって現像される。現像後も残っているフォ
トレジストは、回路パターン、および、バイア・スタッ
ドとスタッド・キャップ、またはそのいずれかの最終イ
メージを定める。図２に示すように、フォトレジスト・
パターン１７および１９は、ホールまたは開口領域１６
および１８をそれぞれ有し、ここから導電物質１５およ
び１３が次の工程において除去される。
【００４９】図３はデカルベース５の部分エッチングを
示す。露出された導電物質１３および１５は、イメージ
されたデカルベース５の中にあり、電解エッチング，化
学エッチング，またはドライエッチングのような従来の
エッチング・プロセスによって除去される。異種金属ま
たは厚さの異なる金属を、導電物質１３および１５とし
て用いることにより、エッチング停止層１１は、部分エ
ッチング後に片側で露出される。これは通常、回路パタ
ーンおよびスタッド・キャップを含む薄い方の導電金属
側であるか、あるいは最初にエッチングされている導電
金属側である。エッチング停止層１１が露出される側の
反対の側は、エッチング停止層１１に向けて全行程がエ
ッチングされるか、または部分エッチングされるかであ
る。これは、２つの外部導電層の厚さの比による。エッ
チング停止層１１は、２つの外部層が個々に、または同
時に処理されるのを許容する。これの利点は１つの外部
層が、両側で種々の密度のパターンを形成するか、また
はイメージのアスペクト比（イメージ寸法の厚さに対す
る比）を改良することを可能にすることである。導電物
質１３および１５の第１のエッチングは、上面が開口部
１６を通してエッチングされ、エッチング停止層１１が
露出された後に終了する。これはスタッド・キャップ１
２および回路配線１４を定める開口部２１を形成する。 このエッチングされた金属は、アイランドと呼ばれる。 使用されるエッチング物質またはエッチング・プロセス
は、所望の物質および形状のみをエッチングするのに適
切なエッチング物質またはエッチング・プロセスである
べきである。図３において、デカルベース５の上面と、
定められた回路配線１４と、スタッド・キャップ１２を
示す。薄い導電金属層１５のエッチングは、スタッド・
キャップ１２と回路配線１４を、導電エッチング障壁１
１を通じての他は、互いを電気的に接続する物質がなく
なるまで、続けるべきである。なぜなら、同時エッチン
グが使用されたために、デカルベース５の下側が、開口
部２３を定めるためにのみ露光されたからである。
【００５０】図４はデカルベース５の上面からレジスト
１７を除去した図である。フォトレジスト１７は適切な
任意の剥離技術によって、上側から除去される。ここで
、フォトレジスト１７のみをエッチングし、フォトレジ
スト・イメージ１９に損傷または除去を与えないように
、適切な剥離プロセスを用いることが考慮されるべきで
ある。
【００５１】図５は部分エッチングしたデカルベース５
の上面へ、接着剥離物質を設ける工程を示す。上面は、
ＰＭＭＡ（ポリメタクリル酸メチル）のような適切な接
着剥離物質２５をスプレーすることができる。接着剥離
物質２５は、ローラ・コーティング，スピニング，スプ
レー，その他選ばれた少数の技術を用いて、エッチング
されたデカルベース５の上面に設けられる。接着剥離物
質２５は、開口部２１の充填および開口部２７の形成を
行って、エッチング表面に適合する。
【００５２】図６は支持部材すなわちキャリア２９を、
部分エッチングしたデカルベース５の接着剥離物質２５
に固定する様子を示す。キャリア２９は接着剥離物質２
５に接着する限り、任意の適切なポリマまたは金属とす
ることができる。例えば、ポリマをキャリア２９に使用
する場合には、ポリエステルまたはポリイミド物質をキ
ャリア２９に使用することができる。一方、金属がキャ
リア２９として使用されるなら、キャリア２９は、ポリ
イミドのようなポリマによって片側または両側を被覆さ
れるべきであり、または、すでにデカルベース上にある
接着剥離物質２５に接触する表面でも少なくとも被覆さ
れるべきであり、そうすれば次の工程の際にデカルベー
ス５からキャリア２９の剥離が保証される。
【００５３】金属キャリア２９のための適切な物質は銅
である。接着剥離物質または層２５の初期の機能は、部
分エッチングされたデカルベース５にキャリア２９を付
着させ、キャリア２９を次の工程でデカルベース５から
除去することができるようにすることである。キャリア
２９は２つの目的に働く。１つは、エッチングされたデ
カルベース５の機械的支持であり、もう１つはデカルベ
ース５の片側に対するエッチング障壁として、デカルベ
ース５の反対側がさらに処理できるようにすることであ
る。キャリア２９がエッチング障壁として必要な唯一の
場合は、同じ金属が導電物質１３および１５として用い
られているときである。キャリア２９は、接着剥離物質
２５が積層，熱処理，または圧縮のような何らかの適切
な手段によって設けられている側で、エッチングされた
ワークピースまたはデカルベース５に固定することがで
きる。
【００５４】デカルベース５の下部の完全なエッチング
工程を図７に示す。デカルベース５は、フォトレジスト
１９およびキャリア２９によって所望のイメージを保護
し、エッチング停止層１１の底面が露出されるまで、エ
ッチングされる。この第２エッチング工程は開口部３３
を形成し、バイア・スタッドすなわち相互接続部３１を
形成する。エッチングされた金属はアイランドと呼ばれ
る。デカルベース５の下部のこのエッチングは、化学エ
ッチング，電解エッチング，またはドライエッチング等
の従来の手段によって行われる。
【００５５】図８はデカルベース５からフォトレジスト
１９を除去した状態を示す図である。これは典型的に、
再露光，現像，または化学的ストリッピングのようなウ
ェット技術、またはＲＩＥや灰化のようなドライ技術に
よって行われる。
【００５６】図９は導電アイランドと呼ばれるエッチン
グ停止相互接続部すなわちアイランド３２を形成するた
めに、露出されたエッチング停止層１１のエッチング除
去による、デカルベース５の最終エッチングを示す。あ
る場合には、エッチング停止物質１１は、後に説明する
ように、デカルベースから除去される必要はない。もし
エッチング停止層１１が除去されねばならないなら、そ
れは化学エッチング，電解エッチング，またはドライエ
ッチングによって行うことができる。エッチング停止相
互接続部３２は、スタッド・キャップ１２をバイア・ス
タッド３１に電気的に接続する。このエッチングはまた
開口部３３を拡張して開口部３５を形成する。エッチン
グ停止層１１の除去は、形成された全電気相互接続部を
孤立させ、バイア・スタッド３１と回路配線１４のショ
ートを防止する。
【００５７】ある場合には、露出されたエッチング停止
物質１１は、図９の破線３６によって示され、デカルベ
ース５から除去される必要はない。これは露出されたエ
ッチング停止物質１１に次に何が起こるかによる。例え
ば、あるエッチング停止物質は、絶縁物質と相互作用し
て、焼結工程の際に絶縁酸化物を形成して絶縁体として
働く。この良い例がエッチング停止物質１１としてクロ
ムの使用である。焼結工程中、露出されたエッチング停
止物質が絶縁体である酸化クロムを形成する。
【００５８】図１０は完全にエッチングされたデカルベ
ース５中の開口部３５を、無機絶縁物質のスラリ３９で
充填した状態を示す図である。無機絶縁物質３９はエッ
チング停止相互接続部すなわちアイランド３２を完全に
囲まねばならず、スタッド・キャップ１２またはバイア
・スタッド３１のどちらか、またはその両方の少なくと
も一部を囲み、隣接電気要素間の電気ショートを防ぐべ
きである。無機絶縁体または絶縁物質３９は、通常は酸
化アルミニウムまたはセラミックまたはガラス・セラミ
ック物質から選択される。開口部３５の充填は、ローラ
・コーティング，スプレー，スピニング等によって行う
ことができる。絶縁物質３９の厚さは、バイア・スタッ
ド３１の高さより大きくない。スプレーの間にスラリは
堆積し、その後バイア・スタッドの上から流れ出し“自
浄する”。バイア・スタッド３１の上面４１の無機汚染
は最小であろう。バイア・スタッド３１の終端は絶縁物
質３９の表面４２から上に突出するか、あるいは絶縁物
質３９の表面４２を洗い流した後に残る。これは適切な
被覆技術、平坦化により、またはドライエッチング工程
により行われる。
【００５９】前に述べたように、露出されたエッチング
停止層１１は、除去される必要はない。もしエッチング
停止層１１がパターン上に残るなら、露出されたエッチ
ング停止層１１は焼結工程中に絶縁酸化物を形成する物
質からなるべきである。スタッド・キャップ１２とバイ
ア・スタッド３１の間にある露出されないエッチング停
止層１１は、エッチング停止相互接続部３２と同様に、
導電アイランドを形成する。これはスタッド・キャップ
１２およびバイア・スタッド３１のための導電物質がエ
ッチング停止層１１に拡散し、界面境界において電気的
接続部を形成するという事実による。露出されたエッチ
ング停止層１１は、酸化物に変換されるとき、エッチン
グされた金属スタッド・キャップ１２と、回路配線１４
と、セラミック絶縁物質のような絶縁物質３９との間の
接着を促進することになる。
【００６０】露出されたエッチング停止層１１が除去さ
れ、所望の基板に移設する準備のできた、完成したデカ
ルを図１０に示す。この完成したデカルは、セラミック
基板のような焼成されていない無機基板に移設する準備
ができており、完成した構造は基板に必要な金属および
相互接続部を与えることになる。
【００６１】図１１は図１０に示したデカルを、基板４
５または他の層４５に結合した状態を示す図である。導
電デカルまたは電気接続要素は、積み重ねられるか、ま
たは焼成されていない無機基板または他の導電デカルに
結合され、積層および焼結される。デカルのイメージま
たは形状は基板４５すなわち次の層４５のイメージまた
は形状に対して位置合せされ、加熱および圧縮、または
そのいずれかを適用することにより結合される。この導
電デカルは焼成されていない無機層または基板４５に結
合されねばならない。キャリア２９は、絶縁体３９が層
または基板４５の絶縁体４３に結合された後、焼結サイ
クルに先立って、デカルから剥離され除去される。キャ
リア２９が剥離される、または除去された後にデカル上
に残る接着剥離物質２５は、焼結工程中に焼かれて除去
され、表面５２を形成する。この結合工程の間、層また
は基板４５のスタッド接続部４４は、デカル・スタッド
３１の端部４１と結合し、焼結工程の際互いに溶け合う
。焼結サイクルを通じてデカルが移設された後、電気的
連続性または構造的一体性が最終生産物の欠陥を削減す
るために、簡単に検査することができる。
【００６２】図１２は本発明の導電デカルのさらなる処
理を示す。層または基板４５に結合されたデカルを有す
る図１１の構造は、同じ方法で形成された別の構造５５
、または焼結されていないスタック層５５に結合される
。もし構造５５中の絶縁体がセラミックのような無機物
質なら、構造５５は図１１の焼結されていない構造に結
合されねばならず、結合後、全スタックが焼結される。 焼結工程の際、スタッド接続部５１はスタッド・キャッ
プ１２に溶け込み、絶縁体５９は境界５２で絶縁体３９
に接着する。典型的なパターンは回路配線５４をも含む
。構造５５中の絶縁体がポリマのような有機物質なら、
構造５５は図１１で形成された焼成構造に密着せねばな
らない。この密着は加熱および圧縮積層工程によって行
われねばならず、そのとき、スタッド接続部５１はスタ
ッド・キャップ１２に結合され、絶縁体５９は境界５２
で絶縁体３９に接着する。図１２に示したように、基板
５５は回路配線５４をも含むことができる。
【００６３】図１３は本発明の完成された導電デカルま
たは電気接続要素の別の実施例である。前述のプロセス
は、導電デカルに集中し、そこでは２つの導電金属層１
３および１５の厚さが等しくない、すなわち一方の側が
回路パターン１４およびスタッド・キャップ１２のため
に薄くなり、他の側がスルーバイア・スタッド３１のた
めに厚くなっている。前述のように、本発明の方法は、
２つの導電金属層１３および１５の厚さが等しい状況に
おいて使用することができる。製造工程は、基本的に、
前述した概要と同じであり、唯一の相違は生産物の最終
的な使用形態である。生産物はスルーバイア層としてバ
イア・スタッドと共にのみ使用することができ、完成し
た生産物の片側には、回路パターンは存在しない。図１
３に示したように、絶縁体３９とバイア・スタッド６１
は互いに分離している。バイア・スタッド３１と６１は
同じ物質であってもよいし違う物質であってもよい。ま
た、同じ高さおよび厚さであってもよいし、違っていて
もよい。図１３には、外側の両金属層が等しい厚さであ
る、完成した焼成されていない導電デカルの断面図を示
す。この生産物は、焼成されていない回路パターンを焼
成されていない無機基板に結合し、焼成されていない無
機基板を他の焼成されていない無機基板に結合するため
の、典型的な相互接続部として使用することができる。 全結合の後、完全なパッケージが焼結され、最終生産物
を形成する。
【００６４】図１４は本発明の完成された電気接続要素
を、１組の基板または電気デバイス６５および７５に結
合する実施例を示す。基板６５および７５はそれぞれス
タッド接続部６２および７２を有することができる。同
様に、基板６５は、回路配線６４を有することもでき、
基板７５は、回路配線（図示せず）を有することができ
る。結合プロセスの間、絶縁体３９は絶縁体６９に表面
５２で接着し、絶縁体７９に表面４２で接着する。完全
なデカルは、２つの回路層を共に、焼結されていない基
板と回路層を共に、あるいは２つの焼結されていない層
を共に、それぞれこの完成されたデカルの反対側で結合
するのに用いることができる。
【００６５】本発明は特定の実施例について述べている
が、前述したところから当業者には、本発明の範囲を逸
脱することなく変形，変更が可能なことは明らかである
。
【００６６】
【発明の効果】本発明により、パッケージの構造的一体
性、またはデバイスの機能性を侵すことなく、導電デカ
ルを製造する新規な方法が得られる。
【図面の簡単な説明】
【図１】導電エッチング停止層を有するデカルベースを
示す図である。
【図２】両面にレジスト・パターンを有するデカルベー
スを示す図である。
【図３】薄い電気導体の側のエッチング停止層を露出す
るためのデカルベースの部分エッチングを示す図である
。
【図４】薄い電気導体の上面からのレジストの除去を示
す図である。
【図５】部分エッチング・デカルベースの上面への接着
剥離物質の付与を示す図である。
【図６】部分エッチング・デカルベース上の接着剥離物
質へのキャリアの設置を示す図である。
【図７】デカルベースの厚い電気導体の側の完全なエッ
チングを示す図である。
【図８】厚い電気導体の表面からのフォトレジストの除
去を示す図である。
【図９】露出されたエッチング停止層のエッチング除去
を示す図である。
【図１０】デカルベースの厚い電気導体の間の領域への
無機絶縁物質の充填を示す図である。
【図１１】基板または他の層へのデカルの結合を示す図
である。
【図１２】本発明のデカルに関するさらなる処理を示す
図である。
【図１３】本発明の完成した導電デカルの他の実施例を
示す図である。
【図１４】本発明の完成した導電デカルの実施例の、１
組の電気デバイスへの結合を示す図である。
【符号の説明】
５　　デカルベース １３　　第１の導電物質 １５　　第２の導電物質 １１　　第３の導電物質（エッチング停止層）１２　　
スタッド・キャップ １４　　回路配線 １６，２１，２３，３３，３５　　開口部１７，１９　
　フォトレジスト ２５　　接着剥離物質 ２９　　キャリア ３１　　バイア・スタッド ３９　　絶縁物質（スラリ）

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】電気接続要素を製造する方法において、ａ
    ）少なくとも間に第３の導電物質を挟み、この第３の導
    電物質と異なる物質よりなる、第１の導電物質と第２の
    導電物質を有する導電基板を形成するステップと、ｂ）
    前記第１の導電物質をパターニングおよびエッチングし
    、前記第３の導電物質の少なくとも一部を露出し、前記
    第１の導電物質の少なくとも１つの第１のアイランドを
    形成するステップと、ｃ）前記少なくとも１つの第１の
    アイランドに、支持部材を固定するステップと、ｄ）前
    記第２の導電物質をパターニングおよびエッチングし、
    前記第３の導電物質の少なくとも一部を露出し、前記少
    なくとも１つの第１のアイランドの反対側にある、前記
    第２の導電物質の少なくとも１つの第２のアイランドを
    形成するステップと、ｅ）前記露出された第３の導電物
    質を除去するステップと、ｆ）前記露出された第３の導
    電物質の除去によって形成された領域に、無機絶縁物質
    を充填し、前記少なくとも１つの第２のアイランドの少
    なくとも一部が前記無機絶縁物質によって囲まれ、それ
    によって、前記電気接続要素を形成するステップと、を
    含む電気接続要素の製造方法。
  2. 【請求項２】前記第３の導電物質がエッチング停止物質
    である、請求項１記載の電気接続要素の製造方法。
  3. 【請求項３】前記支持部材が、前記少なくとも１つの第
    １のアイランドに、接着剤によって固定される、請求項
    １記載の電気接続要素の製造方法。
  4. 【請求項４】前記電気接続要素の前記少なくとも１つの
    第２のアイランドの少なくとも一部が、導電要素に結合
    され、前記支持部材の除去および前記結合された要素の
    焼結後、多層パッケージを形成する、請求項１記載の電
    気接続要素の製造方法。
  5. 【請求項５】多層焼結パッケージの製造方法において、
    ａ）少なくとも間に１つの第３の導電物質を挟み、この
    第３の導電物質と異なる物質よりなる、第１の導電物質
    と第２の導電物質を有する導電基板を形成するステップ
    を含み、ｂ）前記第１の導電物質をパターニングおよび
    エッチングし、前記第３の導電物質の少なくとも一部を
    露出し、前記第１の導電物質の少なくとも１つの第１の
    アイランドを形成するステップと、ｃ）前記少なくとも
    １つの第１のアイランドに、支持部材を固定するステッ
    プと、ｄ）前記第２の導電物質をパターニングおよびエ
    ッチングし、前記第３の導電物質の少なくとも一部を露
    出し、前記少なくとも１つの第１のアイランドの反対側
    にある、前記第２の導電物質の少なくとも１つの第２の
    アイランドを形成するステップと、ｅ）前記第２の導電
    物質の除去により形成された領域に、無機絶縁物質を充
    填し、前記少なくとも１つの第２のアイランドの少なく
    とも一部を前記無機絶縁物質によって囲むステップと、
    ｆ）前記少なくとも１つの第２のアイランドの少なくと
    も一部を、導電要素に結合し、多層パッケージを形成す
    るステップと、ｇ）前記支持部材を除去するステップと
    、ｈ）前記露出された第３の導電物質が電気絶縁酸化物
    に変化するまで、前記多層パッケージを焼結し、それに
    よって、前記多層焼結パッケージを形成するステップと
    、を含む多層焼結パッケージの製造方法。
  6. 【請求項６】前記第３の導電物質はエッチング停止物質
    である、請求項５記載の多層焼結パッケージの製造方法
    。
  7. 【請求項７】導電接続要素を製造する方法において、ａ
    ）少なくとも間に第３の導電物質を挟み、この第３の導
    電物質と異なる物質よりなる、第１の導電物質と第２の
    導電物質を有する導電基板を形成するステップを含み、
    ｂ）前記第１の導電物質をパターニングおよびエッチン
    グし、前記第３の導電物質の少なくとも一部を露出し、
    前記第１の導電物質の少なくとも１つの第１のアイラン
    ドを形成するステップと、ｃ）前記少なくとも１つの第
    １のアイランドに、支持部材を固定するステップと、ｄ
    ）前記第２の導電物質をパターニングおよびエッチング
    し、前記第３の導電物質の少なくとも一部を露出し、前
    記少なくとも１つの第１のアイランドの反対側にある、
    前記第２の導電物質の少なくとも１つの第２のアイラン
    ドを形成するステップと、ｅ）前記露出された第３の導
    電物質を除去し、前記少なくとも１つの第１のアイラン
    ドと前記少なくとも１つの第２のアイランドによって被
    覆される第３のアイランドを形成するステップと、ｆ）
    前記第１のアイランドと、前記第３のアイランドと、前
    記第２のアイランドの周囲の領域を、無機絶縁物質で充
    填し、少なくとも１つの前記第１のアイランドと前記第
    ２のアイランドの少なくとも一部は、前記無機絶縁物質
    によって囲まれ、それによって、導電要素を形成するス
    テップと、を含む電気接続要素の製造方法。
  8. 【請求項８】前記第３の導電物質がエッチング停止物質
    である、請求項７記載の電気接続要素の製造方法。
  9. 【請求項９】前記電気接続要素の前記第２のアイランド
    の１つの少なくとも一部が、導電要素に結合され、前記
    支持部材の除去および前記結合された要素の焼結後、多
    層パッケージを形成する、請求項７記載の電気接続要素
    の製造方法。
  10. 【請求項１０】焼結された多層デバイスを製造する方法
    において、ａ）少なくとも間に第３の導電物質を挟み、
    この第３の導電物質と異なる物質よりなる、第１の導電
    物質と第２の導電物質を有する導電基板を形成するステ
    ップを含み、ｂ）前記第１および前記第２の導電物質に
    フォトレジストを設け、前記フォトレジストをパターニ
    ングするステップと、ｃ）前記パターニングされたフォ
    トレジストを通して前記第１の導電物質をエッチングし
    、前記第３の導電物質の少なくとも一部を露出し、複数
    の第１のアイランドを前記第１の導電物質から形成する
    ステップと、ｄ）前記第１のアイランドの表面から前記
    フォトレジストを除去するステップと、ｅ）前記第１の
    アイランドに接着剤のブランケット層を設けるステップ
    と、ｆ）支持部材を前記接着剤により少なくとも１つの
    前記第１のアイランドに接着させるステップと、ｇ）前
    記第２の導電物質を前記パターニングされたフォトレジ
    ストを通してエッチングし、前記第３の導電物質の少な
    くとも一部を露出し、前記第２の導電物質から複数の第
    ２のアイランドを形成するステップとを含み、少なくと
    も１つの前記第２のアイランドは少なくとも１つの前記
    第１のアイランドの反対側にあり、ｈ）前記第２のアイ
    ランドの表面から前記フォトレジストを除去するステッ
    プと、ｉ）前記露出された第３の導電物質を除去するス
    テップと、ｊ）前記露出された第３の導電物質の除去に
    よって生成された少なくとも１つの領域を、無機絶縁物
    質で充填し、前記第２のアイランドの少なくとも一部を
    前記無機絶縁物質によって囲むステップと、ｋ）前記第
    ２のアイランドの１つの少なくとも一部を導電要素と結
    合して多層パッケージを形成するステップと、ｌ）前記
    支持部材を除去し、かつ多層パッケージを焼結し、前記
    焼結された多層デバイスを形成するステップと、を含む
    焼結多層デバイスの製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04345779A (ja) * 1991-03-06 1992-12-01 Internatl Business Mach Corp <Ibm> 電気接続要素の製造方法
JP2001244365A (ja) * 2000-02-28 2001-09-07 Hitachi Chem Co Ltd 配線基板、半導体装置及び配線基板の製造方法
WO2017195414A1 (ja) * 2016-05-12 2017-11-16 株式会社村田製作所 セラミック電子部品及びセラミック電子部品の製造方法
CN109148411A (zh) * 2018-08-15 2019-01-04 乐健科技（珠海）有限公司 散热基板及其制备方法
JP2020092152A (ja) * 2018-12-04 2020-06-11 板橋精機株式会社 プリント基板及びその製造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4236609A1 (de) * 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5457879A (en) * 1994-01-04 1995-10-17 Motorola, Inc. Method of shaping inter-substrate plug and receptacles interconnects
US5834824A (en) 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5962815A (en) 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5767575A (en) 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5620904A (en) * 1996-03-15 1997-04-15 Evergreen Solar, Inc. Methods for forming wraparound electrical contacts on solar cells
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5986203A (en) * 1996-06-27 1999-11-16 Evergreen Solar, Inc. Solar cell roof tile and method of forming same
US5741370A (en) * 1996-06-27 1998-04-21 Evergreen Solar, Inc. Solar cell modules with improved backskin and methods for forming same
US5762720A (en) * 1996-06-27 1998-06-09 Evergreen Solar, Inc. Solar cell modules with integral mounting structure and methods for forming same
US6278053B1 (en) 1997-03-25 2001-08-21 Evergreen Solar, Inc. Decals and methods for providing an antireflective coating and metallization on a solar cell
US6114046A (en) * 1997-07-24 2000-09-05 Evergreen Solar, Inc. Encapsulant material for solar cell module and laminated glass applications
US6187448B1 (en) 1997-07-24 2001-02-13 Evergreen Solar, Inc. Encapsulant material for solar cell module and laminated glass applications
US6320116B1 (en) 1997-09-26 2001-11-20 Evergreen Solar, Inc. Methods for improving polymeric materials for use in solar cell applications
US6034427A (en) 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
TW585813B (en) * 1998-07-23 2004-05-01 Toyo Kohan Co Ltd Clad board for printed-circuit board, multi-layered printed-circuit board, and the fabrication method
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
TWI243008B (en) * 1999-12-22 2005-11-01 Toyo Kohan Co Ltd Multi-layer printed circuit board and its manufacturing method
JP4496774B2 (ja) * 2003-12-22 2010-07-07 日亜化学工業株式会社 半導体装置の製造方法
JP4311376B2 (ja) 2005-06-08 2009-08-12 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器
US7923645B1 (en) * 2007-06-20 2011-04-12 Amkor Technology, Inc. Metal etch stop fabrication method and structure
US7951697B1 (en) 2007-06-20 2011-05-31 Amkor Technology, Inc. Embedded die metal etch stop fabrication method and structure
US7958626B1 (en) 2007-10-25 2011-06-14 Amkor Technology, Inc. Embedded passive component network substrate fabrication method
KR100951449B1 (ko) * 2008-01-03 2010-04-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US9365947B2 (en) 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
CN106658966B (zh) * 2016-12-06 2020-03-17 深圳崇达多层线路板有限公司 一种薄膜电阻内层蚀刻方法
CN108811353A (zh) * 2018-08-15 2018-11-13 江门崇达电路技术有限公司 一种两面不同铜厚pcb的蚀刻方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04345779A (ja) * 1991-03-06 1992-12-01 Internatl Business Mach Corp <Ibm> 電気接続要素の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL190034A (ja) * 1953-08-17
US3181986A (en) * 1961-03-31 1965-05-04 Intellux Inc Method of making inlaid circuits
US3541222A (en) * 1969-01-13 1970-11-17 Bunker Ramo Connector screen for interconnecting adjacent surfaces of laminar circuits and method of making
US3683105A (en) * 1970-10-13 1972-08-08 Westinghouse Electric Corp Microcircuit modular package
US4159222A (en) * 1977-01-11 1979-06-26 Pactel Corporation Method of manufacturing high density fine line printed circuitry
US4606787A (en) * 1982-03-04 1986-08-19 Etd Technology, Inc. Method and apparatus for manufacturing multi layer printed circuit boards
JPS60147192A (ja) * 1984-01-11 1985-08-03 株式会社日立製作所 プリント配線板の製造方法
DK291184D0 (da) * 1984-06-13 1984-06-13 Boeegh Petersen Allan Fremgangsmaade og indretning til test af kredsloebsplader
US4879156A (en) * 1986-05-02 1989-11-07 International Business Machines Corporation Multilayered ceramic substrate having solid non-porous metal conductors
US4753694A (en) * 1986-05-02 1988-06-28 International Business Machines Corporation Process for forming multilayered ceramic substrate having solid metal conductors
JP2702507B2 (ja) * 1988-05-31 1998-01-21 キヤノン株式会社 電気的接続部材及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04345779A (ja) * 1991-03-06 1992-12-01 Internatl Business Mach Corp <Ibm> 電気接続要素の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04345779A (ja) * 1991-03-06 1992-12-01 Internatl Business Mach Corp <Ibm> 電気接続要素の製造方法
JP2001244365A (ja) * 2000-02-28 2001-09-07 Hitachi Chem Co Ltd 配線基板、半導体装置及び配線基板の製造方法
WO2017195414A1 (ja) * 2016-05-12 2017-11-16 株式会社村田製作所 セラミック電子部品及びセラミック電子部品の製造方法
CN109148411A (zh) * 2018-08-15 2019-01-04 乐健科技（珠海）有限公司 散热基板及其制备方法
JP2020092152A (ja) * 2018-12-04 2020-06-11 板橋精機株式会社 プリント基板及びその製造方法

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Publication number Publication date
US5108541A (en) 1992-04-28
JPH0736351B2 (ja) 1995-04-19

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