JPH0435409A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0435409A JPH0435409A JP2140824A JP14082490A JPH0435409A JP H0435409 A JPH0435409 A JP H0435409A JP 2140824 A JP2140824 A JP 2140824A JP 14082490 A JP14082490 A JP 14082490A JP H0435409 A JPH0435409 A JP H0435409A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- bar
- true
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に１つの入力信号からＴＲ
ＵＥ信号及びＢＡＲ信号の２つの信号を出力する論理回
路に関する。
ＵＥ信号及びＢＡＲ信号の２つの信号を出力する論理回
路に関する。
従来、この種の論理回路の構成は、第２図のようにｐチ
ャネル及びｎチャネルＭＯＳトランジスタＱ、、Ｑゎの
共通ゲートＣＧを入力端とし、共通ドレインＣＤを出力
端とするＣＭＯＳトランンスタのインバータＩ３を有す
るＢＡＲ信号出力回路２．と、同一回路構成のインバー
タＩ、、Ｉ２を直列にしたＴＲＵＥ信号出力回路１を有
し、入力端Ｉ＋に同一人力信号Ｓ、を入力していた。
ャネル及びｎチャネルＭＯＳトランジスタＱ、、Ｑゎの
共通ゲートＣＧを入力端とし、共通ドレインＣＤを出力
端とするＣＭＯＳトランンスタのインバータＩ３を有す
るＢＡＲ信号出力回路２．と、同一回路構成のインバー
タＩ、、Ｉ２を直列にしたＴＲＵＥ信号出力回路１を有
し、入力端Ｉ＋に同一人力信号Ｓ、を入力していた。
このため、入力信号Ｓ１に対して同相のＴＲＵＥ信号Ｓ
Ｔ及び逆相のＢＡＲ信号信号Ｓ子れぞれ出力させるには
、Ｔ ＲＵ Ｅ信号出力回路１とＢＡＲ信号出力回路２
．の内部の同−回路構成のインバータの段数を１段差を
つけている。
Ｔ及び逆相のＢＡＲ信号信号Ｓ子れぞれ出力させるには
、Ｔ ＲＵ Ｅ信号出力回路１とＢＡＲ信号出力回路２
．の内部の同−回路構成のインバータの段数を１段差を
つけている。
上述した従来の論理回路は、その構成上ＴＲＵＥ信号及
びＢＡＲ信号を出力するための論理段数が異なっていた
ため、ＴＲＬ！Ｅ信号出力までの遅延時間とＢＡＲ信号
出力まての遅延時間との間に差が生じるという欠点があ
った。
びＢＡＲ信号を出力するための論理段数が異なっていた
ため、ＴＲＬ！Ｅ信号出力までの遅延時間とＢＡＲ信号
出力まての遅延時間との間に差が生じるという欠点があ
った。
本発明の目的は、ＴＲＬｔＥ信号出力まての遅延時間と
ＢＡＲ信号出力までの遅延時間との間に差が生じない様
に論理回路を提供するものである。
ＢＡＲ信号出力までの遅延時間との間に差が生じない様
に論理回路を提供するものである。
本発明の論理回路は、共通の入力信号を入力し偶数のＣ
ＭＯＳインバータを介して前記入力信号の同相の出力信
号を出力する同相出力信号回路と、前記ＣＭＯＳインバ
ータの少くとも１段を有し前記入力信号の逆相の信号を
出力する逆相信号出力回路とを有る論理回路において、
前記逆相出力回路がＣＭＯＳのバッファを有して構成し
ている。
ＭＯＳインバータを介して前記入力信号の同相の出力信
号を出力する同相出力信号回路と、前記ＣＭＯＳインバ
ータの少くとも１段を有し前記入力信号の逆相の信号を
出力する逆相信号出力回路とを有る論理回路において、
前記逆相出力回路がＣＭＯＳのバッファを有して構成し
ている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
論理回路は、第２図のＢＡＲ信号出力回路２６のインバ
ータ■３の前段にＣＭＯＳトランジスタのバッファ３を
挿入したＢＡＲ信号出力回路２に置換えたことか異る意
思外は、従来の論理回路と同一である。
ータ■３の前段にＣＭＯＳトランジスタのバッファ３を
挿入したＢＡＲ信号出力回路２に置換えたことか異る意
思外は、従来の論理回路と同一である。
すなわち、第１図のバッファ３のみが第２図のインバー
タとは逆に、ドレイン電源ｖＤＤにｎチャネルトランジ
スタＱＮのソースを、ＧＮＤにｐチャネルトランジスタ
Ｑｐのソースを接続している。
タとは逆に、ドレイン電源ｖＤＤにｎチャネルトランジ
スタＱＮのソースを、ＧＮＤにｐチャネルトランジスタ
Ｑｐのソースを接続している。
次に、動作を説明する。
入力端Ｔ＋に入力信号Ｓｌがはいると、ＴＲＵＥ信号出
力回路１のインバーターよ、Ｉ２を介してＴＲＵＥ信号
Ｓ信号Ｓ力され、まなりＡＲ信号出力回路２のバッファ
３及びインバーター４を介してＢＡＲ信号信号Ｓ圧力さ
れる。
力回路１のインバーターよ、Ｉ２を介してＴＲＵＥ信号
Ｓ信号Ｓ力され、まなりＡＲ信号出力回路２のバッファ
３及びインバーター４を介してＢＡＲ信号信号Ｓ圧力さ
れる。
例えば、入力端ＩＮに゛Ｈ″レベルの信号が入力される
と、ＴＲＵＥ信号１のインバーター１はトランジスタＱ
、、がオフ、トランジスタＱ、がオンし“Ｌ ”レベル
を出力する。
と、ＴＲＵＥ信号１のインバーター１はトランジスタＱ
、、がオフ、トランジスタＱ、がオンし“Ｌ ”レベル
を出力する。
従ってＴＲＵＥ信号Ｓ丁はインバーター２で反転され入
力信号Ｓ１と同じ“Ｈ″レベルなる。
力信号Ｓ１と同じ“Ｈ″レベルなる。
一方、ＢＡＲ信号８力回路２のバッファ３は、入力信号
Ｓ１が“Ｈ°゛レベルの場合にトランジスタＱｐがオン
し、トランジスタＱ、がオフするので反転せず、Ｈ”レ
ベルを出力する。
Ｓ１が“Ｈ°゛レベルの場合にトランジスタＱｐがオン
し、トランジスタＱ、がオフするので反転せず、Ｈ”レ
ベルを出力する。
インバータｒ３はその信号を反転するので、ＢＡＲ信号
Ｓ６は“Ｌ ”レベルとなる。
Ｓ６は“Ｌ ”レベルとなる。
入力信号Ｓ夏が“′Ｌ”レベルの場合は、同様の動作で
ＴＲＵＥ信号Ｓ信号Ｓ力 ”レベル、ＢＡＲ信号ＳＢは
゛′Ｈ′ルベルとなる。
ＴＲＵＥ信号Ｓ信号Ｓ力 ”レベル、ＢＡＲ信号ＳＢは
゛′Ｈ′ルベルとなる。
本実施例の回路は、以上のように入力端Ｔ１がらＴＲＵ
Ｅ信号出力までの論理段数とＢＡＲ信号出力までの論理
段数を同じ２段にしてそれぞれの信号遅延時間を同一に
している。
Ｅ信号出力までの論理段数とＢＡＲ信号出力までの論理
段数を同じ２段にしてそれぞれの信号遅延時間を同一に
している。
以上説明したように本発明は、ＴＲＵＥ信号出力までの
論理段数とＢＡＲ信号信号出遅の論理段数を同じ段数に
することによって、ＴＲＵＥ信号出力の遅延時間とＢＡ
Ｒ信号信号出遅延時間の差がなくなる効果がある。
論理段数とＢＡＲ信号信号出遅の論理段数を同じ段数に
することによって、ＴＲＵＥ信号出力の遅延時間とＢＡ
Ｒ信号信号出遅延時間の差がなくなる効果がある。
１・・・ＴＲＵＥ信号出力回路、２・・・ＢＡＲ信号出
力回路、３・・・バッファ、ＣＤ・・・共通ドレイン、
ＣＧ・・・共通ゲート、１．〜Ｉ３・・・ＣＭＯＳイン
バータ、Ｑ、・・・ｎチャネルＭＯ５）ランジスタ、Ｑ
ｐ・・・ｐチャネルＭＯＳトランジスタ、ＳＲ・・・Ｂ
Ａ４信号、Ｓ＋・・・入力信号、ＳＴ・・・ＴＲＵＥ信
号、Ｔ１ ・・入力端。
力回路、３・・・バッファ、ＣＤ・・・共通ドレイン、
ＣＧ・・・共通ゲート、１．〜Ｉ３・・・ＣＭＯＳイン
バータ、Ｑ、・・・ｎチャネルＭＯ５）ランジスタ、Ｑ
ｐ・・・ｐチャネルＭＯＳトランジスタ、ＳＲ・・・Ｂ
Ａ４信号、Ｓ＋・・・入力信号、ＳＴ・・・ＴＲＵＥ信
号、Ｔ１ ・・入力端。
Claims (1)
- 共通の入力信号を入力し偶数のＣＭＯＳインバータを介
して前記入力信号の同相の出力信号を出力する同相出力
信号回路と、前記ＣＭＯＳインバータの少くとも１段を
有し前記入力信号の逆相の信号を出力する逆相信号出力
回路とを有る論理回路において、前記逆相出力回路がＣ
ＭＯＳのバッファを有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140824A JPH0435409A (ja) | 1990-05-30 | 1990-05-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140824A JPH0435409A (ja) | 1990-05-30 | 1990-05-30 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435409A true JPH0435409A (ja) | 1992-02-06 |
Family
ID=15277576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2140824A Pending JPH0435409A (ja) | 1990-05-30 | 1990-05-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7575653B2 (en) | 1993-04-15 | 2009-08-18 | 3M Innovative Properties Company | Melt-flowable materials and method of sealing surfaces |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454927A (en) * | 1987-08-26 | 1989-03-02 | Toshiba Corp | Logic circuit |
| JPH01109816A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 相補型半導体集積回路装置 |
-
1990
- 1990-05-30 JP JP2140824A patent/JPH0435409A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454927A (en) * | 1987-08-26 | 1989-03-02 | Toshiba Corp | Logic circuit |
| JPH01109816A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 相補型半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7575653B2 (en) | 1993-04-15 | 2009-08-18 | 3M Innovative Properties Company | Melt-flowable materials and method of sealing surfaces |
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