JPH04352416A - 電子線用位置検出基準マーク及びこれを用いた電界効果トランジスタの製造方法 - Google Patents
電子線用位置検出基準マーク及びこれを用いた電界効果トランジスタの製造方法Info
- Publication number
- JPH04352416A JPH04352416A JP3127549A JP12754991A JPH04352416A JP H04352416 A JPH04352416 A JP H04352416A JP 3127549 A JP3127549 A JP 3127549A JP 12754991 A JP12754991 A JP 12754991A JP H04352416 A JPH04352416 A JP H04352416A
- Authority
- JP
- Japan
- Prior art keywords
- electron beam
- reference mark
- position detection
- detection reference
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010894 electron beam technology Methods 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 230000005669 field effect Effects 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000001514 detection method Methods 0.000 claims description 49
- 239000002184 metal Substances 0.000 description 6
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- NTIZESTWPVYFNL-UHFFFAOYSA-N Methyl isobutyl ketone Chemical compound CC(C)CC(C)=O NTIZESTWPVYFNL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Electron Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子線露光の際に用い
る電子線用位置検出基準マーク及びこれを用いた電界効
果トランジスタの製造方法に関する。
る電子線用位置検出基準マーク及びこれを用いた電界効
果トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来、電界効果トランジスタ（以下、Ｆ
ＥＴという。）のゲート電極の作成に電子線露光を用い
る場合には、図３に示す如くＦＥＴのソース電極１０及
びドレイン電極１１を形成する工程を利用して電子線用
位置検出基準マーク１２を形成していた。
ＥＴという。）のゲート電極の作成に電子線露光を用い
る場合には、図３に示す如くＦＥＴのソース電極１０及
びドレイン電極１１を形成する工程を利用して電子線用
位置検出基準マーク１２を形成していた。
【０００３】また、ゲート電極１３をリフトオフにより
作成するための電子線レジストの電子線露光は、電子線
用位置検出基準マーク１２を含めたＡ、Ｂの２方向から
行われる。
作成するための電子線レジストの電子線露光は、電子線
用位置検出基準マーク１２を含めたＡ、Ｂの２方向から
行われる。
【０００４】通常、電子線用位置検出基準マーク１２は
、チップ面積を最小とするようにＦＥＴの極近傍に設置
される。図３の例では、ドレイン電極１１の図面左側に
設置される。
、チップ面積を最小とするようにＦＥＴの極近傍に設置
される。図３の例では、ドレイン電極１１の図面左側に
設置される。
【０００５】
【発明が解決しようとする課題】上述の従来技術では、
電子線用位置検出基準マーク１２がＦＥＴの外部にある
ため、電子線用位置検出基準マーク１２を、チップ面積
を最小とするようにＦＥＴの極近傍に設置したとしても
、ＦＥＴのチップ面積の増大は避けられない。
電子線用位置検出基準マーク１２がＦＥＴの外部にある
ため、電子線用位置検出基準マーク１２を、チップ面積
を最小とするようにＦＥＴの極近傍に設置したとしても
、ＦＥＴのチップ面積の増大は避けられない。
【０００６】また、電子線用位置検出基準マーク１２上
の電子線レジストも電子線露光されるので、電子線露光
後にゲート電極用金属を蒸着し、リフトオフを行った場
合に、該電子線用位置検出基準マーク１２上にもゲート
電極用金属が残存する。従って、場合によっては、電子
線用位置検出基準マーク１２上のゲート電極用金属がド
レイン電極１１と接触し、完成したＦＥＴの高周波特性
に悪影響を及ぼす虞れがある。
の電子線レジストも電子線露光されるので、電子線露光
後にゲート電極用金属を蒸着し、リフトオフを行った場
合に、該電子線用位置検出基準マーク１２上にもゲート
電極用金属が残存する。従って、場合によっては、電子
線用位置検出基準マーク１２上のゲート電極用金属がド
レイン電極１１と接触し、完成したＦＥＴの高周波特性
に悪影響を及ぼす虞れがある。
【０００７】さらに、電子線用位置検出基準マーク１２
部分のゲート電極用金属もゲート電極部分と同時にリフ
トオフする必要があり、この電子線用位置検出基準マー
ク１２部分のリフトオフ工程が、ゲート電極部分のリフ
トオフに比して難しく、再現性に劣る。
部分のゲート電極用金属もゲート電極部分と同時にリフ
トオフする必要があり、この電子線用位置検出基準マー
ク１２部分のリフトオフ工程が、ゲート電極部分のリフ
トオフに比して難しく、再現性に劣る。
【０００８】本発明は、電子線露光後のリフトオフを容
易にすることができる電子線用位置検出基準マークを提
供することを目的とする。
易にすることができる電子線用位置検出基準マークを提
供することを目的とする。
【０００９】また、電子線用位置検出基準マークを用い
た電子線露光によりゲート電極が形成されるＦＥＴのチ
ップ面積を縮小し、該ＦＥＴの高周波特性に悪影響を及
ぼさないようにすることを目的とする。
た電子線露光によりゲート電極が形成されるＦＥＴのチ
ップ面積を縮小し、該ＦＥＴの高周波特性に悪影響を及
ぼさないようにすることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、半導体基板上
に形成され、電子線露光の際に用いる電子線用位置検出
基準マークであって、前記半導体基板上の電子線露光さ
れる位置に形成されることを特徴とする電子線用位置検
出基準マークである。
に形成され、電子線露光の際に用いる電子線用位置検出
基準マークであって、前記半導体基板上の電子線露光さ
れる位置に形成されることを特徴とする電子線用位置検
出基準マークである。
【００１１】また、本発明は、半導体基板上にソース電
極、ドレイン電極、及び、電子線用位置検出基準マーク
を同時に形成する工程と、全面から電子線レジストを形
成する工程と、前記電子線用位置検出基準マークに基づ
いてゲート電極に対応する部分を電子線露光する工程と
を含み、前記電子線用位置検出基準マークは、前記ゲー
ト電極のパッド部分内に形成することを特徴とする電子
線用位置検出基準マークを用いた電界効果トランジスタ
の製造方法である。
極、ドレイン電極、及び、電子線用位置検出基準マーク
を同時に形成する工程と、全面から電子線レジストを形
成する工程と、前記電子線用位置検出基準マークに基づ
いてゲート電極に対応する部分を電子線露光する工程と
を含み、前記電子線用位置検出基準マークは、前記ゲー
ト電極のパッド部分内に形成することを特徴とする電子
線用位置検出基準マークを用いた電界効果トランジスタ
の製造方法である。
【００１２】
【作用】本発明によれば、電子線用位置検出基準マーク
は、電子線露光される位置に形成されるので、電子線露
光の後に行われるリフトオフ工程では、金属膜が電子線
用位置検出基準マークを完全に覆うことになる。
は、電子線露光される位置に形成されるので、電子線露
光の後に行われるリフトオフ工程では、金属膜が電子線
用位置検出基準マークを完全に覆うことになる。
【００１３】
【実施例】図１は、本発明の第１の実施例を示すＦＥＴ
の上面図である。
の上面図である。
【００１４】図において、１はソース電極、２はドレイ
ン電極、３はゲート電極、４は電子線用位置検出基準マ
ークである。これらは半導体基板上に形成される。また
、ゲート電極は、ゲート電極部分５及びパッド部分６に
より構成される。
ン電極、３はゲート電極、４は電子線用位置検出基準マ
ークである。これらは半導体基板上に形成される。また
、ゲート電極は、ゲート電極部分５及びパッド部分６に
より構成される。
【００１５】このＦＥＴの製造方法を以下に説明する。
【００１６】まず、半導体基板全面にポジ型のフォトレ
ジスト（ＬＭＲ）を２μｍ形成し、ソース電極１、ドレ
イン電極２、及び、電子線用位置検出基準マーク４の部
分を遠紫外線により露光する。そして、現像後、半導体
基板全面にＡｕＧｅから成る金属膜を形成し、アセトン
によるリフトオフを行い、ソース電極１、ドレイン電極
２、及び、電子線用位置検出基準マーク４を形成する。 電子線用位置検出基準マーク４は、後で形成するゲート
電極３のパッド部分６内に設置されるようにしている。
ジスト（ＬＭＲ）を２μｍ形成し、ソース電極１、ドレ
イン電極２、及び、電子線用位置検出基準マーク４の部
分を遠紫外線により露光する。そして、現像後、半導体
基板全面にＡｕＧｅから成る金属膜を形成し、アセトン
によるリフトオフを行い、ソース電極１、ドレイン電極
２、及び、電子線用位置検出基準マーク４を形成する。 電子線用位置検出基準マーク４は、後で形成するゲート
電極３のパッド部分６内に設置されるようにしている。
【００１７】次に、半導体基板全面に電子線レジスト（
ＰＭＭＡ）を約８０００Å形成し、ゲート電極３に対応
する部分を電子線露光する。この電子線露光は、電子線
用位置検出基準マーク４の位置を検出した後に行う。 つまり、ゲート電極部分５及びパッド部分６を電子線露
光（電子線により走査）する前に、電子線用位置検出基
準マーク４を電子線によりＡ方向（主走査）、Ｂ方向（
副走査）に電子線露光し、電子線用位置検出基準マーク
４から反射される電子線を検出することにより電子線用
位置検出基準マーク４の位置を検出する。その後、この
検出結果に基づいて、すなわち、電子線用位置検出基準
マーク４から所定位置のところにゲート電極３に対応す
る部分を電子線露光する。
ＰＭＭＡ）を約８０００Å形成し、ゲート電極３に対応
する部分を電子線露光する。この電子線露光は、電子線
用位置検出基準マーク４の位置を検出した後に行う。 つまり、ゲート電極部分５及びパッド部分６を電子線露
光（電子線により走査）する前に、電子線用位置検出基
準マーク４を電子線によりＡ方向（主走査）、Ｂ方向（
副走査）に電子線露光し、電子線用位置検出基準マーク
４から反射される電子線を検出することにより電子線用
位置検出基準マーク４の位置を検出する。その後、この
検出結果に基づいて、すなわち、電子線用位置検出基準
マーク４から所定位置のところにゲート電極３に対応す
る部分を電子線露光する。
【００１８】次に、電子線レジストを現像液（ＭＩＢＫ
を２５℃で１２０秒間撹拌したもの）を用いて現像する
。
を２５℃で１２０秒間撹拌したもの）を用いて現像する
。
【００１９】尚、露光条件として、電子線の走査距離（
Ａ方向の距離）を約３０μｍ、加速電圧を２５ｋＶ、ビ
ーム電流を５００ｐＡ、ゲート電極部分５の線ド−ズ量
を４ｎＣ／ｃｍ、パッド部分６の面ド−ズ量を７０ｍＣ
／ｃｍ２とした。また、電子線用位置検出基準マーク４
は、十字型の形状とし、幅を５μｍ、長さを４０μｍに
設定した。
Ａ方向の距離）を約３０μｍ、加速電圧を２５ｋＶ、ビ
ーム電流を５００ｐＡ、ゲート電極部分５の線ド−ズ量
を４ｎＣ／ｃｍ、パッド部分６の面ド−ズ量を７０ｍＣ
／ｃｍ２とした。また、電子線用位置検出基準マーク４
は、十字型の形状とし、幅を５μｍ、長さを４０μｍに
設定した。
【００２０】第１の実施例の場合、電子線の走査距離（
Ａ方向の距離）を約３０μｍとし、電子線用位置検出基
準マーク４の長さを４０μｍとしたので、位置検出の際
、パッド部分６まで露光されることはない。
Ａ方向の距離）を約３０μｍとし、電子線用位置検出基
準マーク４の長さを４０μｍとしたので、位置検出の際
、パッド部分６まで露光されることはない。
【００２１】上述の如く、ゲート電極３に対応する部分
の電子線露光は、電子線用位置検出基準マーク４の位置
を検出した後に行うので、パッド部分６の露光は、電子
線用位置検出基準マーク４上を含めて行うことになる。 従って、現像後、パッド部分６上の電子線レジストは全
て溶け、電子線用位置検出基準マーク４は露出する。
の電子線露光は、電子線用位置検出基準マーク４の位置
を検出した後に行うので、パッド部分６の露光は、電子
線用位置検出基準マーク４上を含めて行うことになる。 従って、現像後、パッド部分６上の電子線レジストは全
て溶け、電子線用位置検出基準マーク４は露出する。
【００２２】次に、半導体基板全面にＴｉ／Ａｌ（Ｔｉ
＝５０Å／Ａｌ＝５５００Å）から成る金属膜を形成し
、アセトンによるリフトオフを行い、ゲート電極部分５
及びパッド部分６により構成されるゲート電極３を形成
する。このリフトオフは、電子線用位置検出基準マーク
４部分については行う必要がなく、電子線用位置検出基
準マーク４をパッド部分６内に形成するため、ゲート電
極３を形成するためのリフトオフを容易に行うことがで
きる。
＝５０Å／Ａｌ＝５５００Å）から成る金属膜を形成し
、アセトンによるリフトオフを行い、ゲート電極部分５
及びパッド部分６により構成されるゲート電極３を形成
する。このリフトオフは、電子線用位置検出基準マーク
４部分については行う必要がなく、電子線用位置検出基
準マーク４をパッド部分６内に形成するため、ゲート電
極３を形成するためのリフトオフを容易に行うことがで
きる。
【００２３】図２は、本発明の第２の実施例を示すＦＥ
Ｔの上面図である。
Ｔの上面図である。
【００２４】前記第１の実施例は、電子線用位置検出基
準マークを図３の従来技術のＦＥＴのゲート電極のパッ
ド部分にもってきただけで各電極のサイズを変更しなか
ったが、ソース電極１をドレイン電極２の横方向の幅（
ゲート電極方向）に一致させても、そのオ−ミック特性
は十分であるところに着目したのが、図２に示す第２の
実施例である。
準マークを図３の従来技術のＦＥＴのゲート電極のパッ
ド部分にもってきただけで各電極のサイズを変更しなか
ったが、ソース電極１をドレイン電極２の横方向の幅（
ゲート電極方向）に一致させても、そのオ−ミック特性
は十分であるところに着目したのが、図２に示す第２の
実施例である。
【００２５】図２において、図１と同一部分には同一符
号を付しその説明は省略する。また、製造工程等も第１
の実施例と同一である。
号を付しその説明は省略する。また、製造工程等も第１
の実施例と同一である。
【００２６】図２から明らかなように、図１との差異は
ソース電極１をドレイン電極２の横方向の幅に一致させ
たことにある。
ソース電極１をドレイン電極２の横方向の幅に一致させ
たことにある。
【００２７】一例を挙げると、図１のチップサイズが縦
３４０μｍ×横４４０μｍであれば、図２のチップサイ
ズはおよそ縦３４０μｍ×横３４０μｍとなる。このチ
ップサイズの縮小により、同じウェハ（例えば３インチ
ウェハ）から作成することができるチップ数は約１．３
倍となる。
３４０μｍ×横４４０μｍであれば、図２のチップサイ
ズはおよそ縦３４０μｍ×横３４０μｍとなる。このチ
ップサイズの縮小により、同じウェハ（例えば３インチ
ウェハ）から作成することができるチップ数は約１．３
倍となる。
【００２８】上述の各実施例は、ＦＥＴを例にとって説
明したが、他の半導体装置にも応用可能である。すなわ
ち、電子線露光をする前に、電子線用位置検出基準マー
クを形成する必要がある半導体装置に応用可能である。
明したが、他の半導体装置にも応用可能である。すなわ
ち、電子線露光をする前に、電子線用位置検出基準マー
クを形成する必要がある半導体装置に応用可能である。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
の電子線用位置検出基準マークを電子線露光の際に用い
ることにより、電子線露光後のリフトオフが容易となる
。
の電子線用位置検出基準マークを電子線露光の際に用い
ることにより、電子線露光後のリフトオフが容易となる
。
【００３０】また、本発明の電子線用位置検出基準マー
クをＦＥＴの作成に用いることにより、ゲート電極のリ
フトオフが容易となり、さらに、チップ面積も縮小され
る。
クをＦＥＴの作成に用いることにより、ゲート電極のリ
フトオフが容易となり、さらに、チップ面積も縮小され
る。
【図１】図１は本発明の第１の実施例のＦＥＴの上面図
である。
である。
【図２】図２は本発明の第２の実施例のＦＥＴの上面図
である。
である。
【図３】図３は従来のＦＥＴの上面図である。
１ ソース電極
２ ドレイン電極
３ ゲート電極
４ 電子線用位置検出基準マーク５
ゲート電極部分 ６ パッド部分
ゲート電極部分 ６ パッド部分
Claims (2)
- 【請求項１】 半導体基板上に形成され、電子線露光
の際に用いる電子線用位置検出基準マークであって、前
記半導体基板上の電子線露光される位置に形成されるこ
とを特徴とする電子線用位置検出基準マーク。 - 【請求項２】 半導体基板上にソース電極、ドレイン
電極、及び、電子線用位置検出基準マークを同時に形成
する工程と、全面から電子線レジストを形成する工程と
、前記電子線用位置検出基準マークに基づいてゲート電
極に対応する部分を電子線露光する工程とを含み、前記
電子線用位置検出基準マークは、前記ゲート電極のパッ
ド部分内に形成することを特徴とする電子線用位置検出
基準マークを用いた電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127549A JPH04352416A (ja) | 1991-05-30 | 1991-05-30 | 電子線用位置検出基準マーク及びこれを用いた電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127549A JPH04352416A (ja) | 1991-05-30 | 1991-05-30 | 電子線用位置検出基準マーク及びこれを用いた電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352416A true JPH04352416A (ja) | 1992-12-07 |
Family
ID=14962761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127549A Pending JPH04352416A (ja) | 1991-05-30 | 1991-05-30 | 電子線用位置検出基準マーク及びこれを用いた電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352416A (ja) |
-
1991
- 1991-05-30 JP JP3127549A patent/JPH04352416A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6042975A (en) | Alignment techniques for photolithography utilizing multiple photoresist layers | |
| US20110180850A1 (en) | Configuration and manufacturing method of low-resistance gate structures for semiconductor devices and circuits | |
| US6635404B1 (en) | Structure and process method of gamma gate for HEMT | |
| US5395739A (en) | Method for producing field effect transistor | |
| US5693548A (en) | Method for making T-gate of field effect transistor | |
| JP2000039717A (ja) | レジストパターンの形成方法および半導体装置の製造方法 | |
| JP3612533B2 (ja) | 半導体装置の製造方法 | |
| JPH04352416A (ja) | 電子線用位置検出基準マーク及びこれを用いた電界効果トランジスタの製造方法 | |
| US6180528B1 (en) | Method for forming a minute resist pattern and method for forming a gate electrode | |
| JP2624157B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2714026B2 (ja) | 半導体装置用電極の形成方法 | |
| JPH04177738A (ja) | 半導体装置の製造方法 | |
| JP2837036B2 (ja) | ゲート電極の形成方法 | |
| JPH0414212A (ja) | レジストパターン形成方法 | |
| JP3165712B2 (ja) | 半導体装置の製造方法 | |
| JPH02273939A (ja) | 電界効果型半導体装置の製造方法 | |
| JPS6215861A (ja) | 半導体装置の製造方法 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 | |
| JPH0461235A (ja) | 化合物半導体接合型ｆｅｔの製造方法 | |
| JP3024237B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH07240425A (ja) | 半導体装置の製造方法 | |
| JPS6341077A (ja) | 薄膜トランジスタの製造方法 | |
| JPH021106A (ja) | パターン形成方法 | |
| JPH04186639A (ja) | 半導体装置の製造方法 | |
| JPH04291734A (ja) | 半導体装置の製造方法 |