JPH04351798A - Semiconductor integrated circuit and contraction circuit - Google Patents

Abstract

PURPOSE:To output a decision result with one kind of expected value data by deciding a first condition in which the expected value data of a holding apparatus match with the read out data of a memory cell array, a second condition in which the read out data match with the logical value inverted data of the expected data and a third condition which includes all others. CONSTITUTION:A decision circuit 25 decides the first condition in which expected value data PD being held by a pattern register 19 match with the read out data RD from a memory cell array 10, the second condition in which the read out data RD match with the logical value inverted data PD* of the expected value data PD and the third condition which includes all others except the first and the second conditions. As a result, two bit signals FAIL/PASS* and not PD/PD*, which identify the respective condition, are generated. These signals are reported to external by a one bit signal TOUT, outputted from a clocked inverter 40, in the forms of a high level, a low level and a high impedance. Therefore, its own test result is outputted to external by one kind of expected value data PD.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】本発明は、メモリセルアレイを備
えた半導体集積回路のテスト技術に関し、例えばテスト
回路を備えた半導体記憶装置に適用して有効な技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test technique for a semiconductor integrated circuit equipped with a memory cell array, and relates to a technique that is effective when applied to, for example, a semiconductor memory device equipped with a test circuit.

【０００２】0002

【従来の技術】半導体記憶装置のティスティングに用い
られるテスタは、テスト用のデータパターンとアドレス
信号を順次発生し、半導体記憶装置をサイクリックに書
き込み／読出し動作させ、その読出しデータを比較回路
で期待値データと順番に比較して、当該半導体記憶装置
の良否判定を行う。しかしながら、テスタが保有すべき
比較回路の数には限界があり、テスト対象とされる半導
体記憶装置の並列出力ビット数が多ければ一度にテスト
する事ができる半導体記憶装置の数は必然的に少なくな
り、多数の半導体記憶装置を一括して能率的にテストす
ることが難しくなってきている。2. Description of the Related Art A tester used for testing semiconductor memory devices sequentially generates test data patterns and address signals, cyclically writes/reads the semiconductor memory device, and uses the read data in a comparison circuit. The quality of the semiconductor memory device is determined by sequentially comparing it with the expected value data. However, there is a limit to the number of comparison circuits that a tester should have, and if the number of parallel output bits of a semiconductor memory device to be tested is large, the number of semiconductor memory devices that can be tested at one time will necessarily be small. Therefore, it is becoming difficult to efficiently test a large number of semiconductor memory devices at once.

【０００３】特開平１−２８２７９９号公報には、メモ
リセルアレイからの読出しデータと期待値との比較及び
その比較結果の保持を半導体記憶装置内部の回路で行う
ようにした、テスト回路のオンチップ技術が開示されて
いる。その他、テスト回路を内蔵した半導体記憶装置に
ついて記載された文献としては、特開昭６４−６２８９
９、特開昭５６−１６９２９の各号公報がある。Japanese Unexamined Patent Publication No. 1-282799 discloses an on-chip technology for a test circuit in which a circuit inside a semiconductor memory device compares read data from a memory cell array with an expected value and holds the comparison results. is disclosed. Other documents describing semiconductor memory devices with built-in test circuits include Japanese Patent Laid-Open No. 64-6289
9, and Japanese Patent Application Laid-open No. 56-16929.

【０００４】0004

【発明が解決しようとする課題】しかしながら、テスト
回路を半導体記憶装置に内蔵しても、メモリセルアレイ
からの読出しデータとの比較動作が期待値データとの単
なる一致又は不一致を判定するだけでは、一種類の期待
値データに対してテストデータも一種類とされ、テスト
効率特に期待値データの書き換え効率という点、並びに
テストの信頼性という点において不充分であることが本
発明者によって見い出された。即ち、信頼性の高いテス
トを行うには、メモリセルアレイへの書き込みパターン
を変化させることが望ましく、これにより、アドレスデ
コーダの不良や、メモリセルの回路異常、メモリセル相
互間やビット線相互間での容量性カップリングやクロス
トークによる影響などをも考慮したテストを行うことが
できる。このようなテストを従来の内蔵テスト回路で実
現しようとすると、テストデータを１ビットでも変える
度に期待値データも書き換えなければならず、期待値デ
ータの書き換えという点においてテストステップ数が増
えてしまう。経験上、メモリセルアレイにテストデータ
の書き込みと読出しを行いながら、その読出しデータと
期待値データとの比較を行うような場合、少なくともテ
ストデータは正転値と反転値の２種類とされ、例えば並
列入出力ビット数がｎビットの場合、テストデータとし
ては、第１のテストデータと当該第１のテストデータの
全ビットを反転した第２のテストデータとが利用される
。[Problems to be Solved by the Invention] However, even if a test circuit is built into a semiconductor memory device, the comparison operation with data read from a memory cell array cannot be performed simply by determining whether it matches or does not match expected value data. The present inventor found that the test data is of one type for each type of expected value data, and that this is insufficient in terms of test efficiency, particularly the efficiency of rewriting expected value data, and test reliability. In other words, in order to perform highly reliable tests, it is desirable to change the write pattern to the memory cell array. It is possible to perform tests that also take into account the effects of capacitive coupling and crosstalk. If you try to implement such a test with a conventional built-in test circuit, the expected value data will have to be rewritten every time even one bit of test data is changed, and the number of test steps will increase in terms of rewriting the expected value data. . Experience has shown that when writing and reading test data to and from a memory cell array and comparing the read data with expected value data, the test data is of at least two types: normal values and inverted values, and for example, parallel When the number of input/output bits is n bits, the first test data and the second test data obtained by inverting all the bits of the first test data are used as the test data.

【０００５】本発明の目的は、全ビットの正転状態並び
に反転状態の２種類のテストデータに対して１種類の期
待値データを以て自らテストを行ってその結果を出力す
ることができる半導体集積回路を提供することにある。 更に本発明の別の目的は、並列入出力可能なビット数に
対して、テスト結果を１ビット又は２ビットに縮約して
出力可能な半導体集積回路を提供することにある。本発
明のその他の目的は、テスト対象とされる半導体記憶装
置の並列出力ビット数が多くても、その数に影響される
ことなく数多くの半導体集積回路を一括して能率的にテ
スト可能とする縮約回路を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit that can perform a test on its own using one type of expected value data for two types of test data, that is, a normal state and an inverted state of all bits, and output the results. Our goal is to provide the following. Still another object of the present invention is to provide a semiconductor integrated circuit that can reduce the number of bits that can be input/output in parallel and output test results by reducing them to 1 or 2 bits. Another object of the present invention is to efficiently test a large number of semiconductor integrated circuits at once, regardless of the number of parallel output bits of a semiconductor memory device to be tested. The purpose is to provide a reduction circuit.

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【０００７】[0007]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。[Means for Solving the Problems] A brief overview of typical inventions disclosed in this application is as follows.

【０００８】すなわち、保持手段が保持する期待値デー
タとメモリセルアレイから出力される読出しデータとを
入力し、双方のデータが一致する第１状態、前記読出し
データが前記期待値データの論理値反転データに一致す
る第２状態、前記第１及び第２状態以外の第３状態を判
定して、夫々の状態を識別可能に出力する判定手段を、
テスト用回路として半導体集積回路に含める。この判定
手段に供給される前記読出しデータはカラム選択前の読
出しデータであっても、また、カラム選択後の増幅され
たデータであってもよい。That is, the expected value data held by the holding means and the read data output from the memory cell array are input, and a first state in which both data match, the read data being logical value inverted data of the expected value data. determining means for determining a second state that matches the above, a third state other than the first and second states, and outputting each state in a distinguishable manner;
Included in a semiconductor integrated circuit as a test circuit. The read data supplied to the determination means may be read data before column selection, or may be amplified data after column selection.

【０００９】前記判定手段に判定結果の縮約機能をもた
せるには、前記第１状態又は第２状態と第３状態とを区
別する１ビットの第１信号を形成する第１論理手段と、
第１状態とそれ以外の状態、又は第２状態とそれ以外の
状態を区別する１ビットの第２信号を形成する第２論理
手段とによって判定手段を構成することができる。In order to provide the determination means with a function of reducing the determination result, first logic means for forming a 1-bit first signal for distinguishing between the first state or the second state and the third state;
The determination means can be constituted by a second logic means that forms a 1-bit second signal that distinguishes between the first state and other states, or between the second state and other states.

【００１０】前記判定手段を比較的簡単に構成するには
、前記第１論理手段は、前記モリセルアレイからの読出
しデータを、前記期待値データの各ビットの論理値に応
じてビット単位で選択的に反転するための選択的論理反
転回路と、この選択的論理反転回路の出力の全ビット一
致／不一致を判別する第１論理回路とによって構成し、
前記第２論理手段は、前記メモリセルアレイからの読出
しデータと、前記期待値データとの一致／不一致をビッ
ト単位で判定する複数個の第２論理回路と、それら複数
個の論理回路の全ての出力の論理値が一定論理値を採る
か否かを判別する第３論理回路とによって構成すること
ができる。[0010] In order to configure the determination means relatively simply, the first logic means selectively reads data read from the Mori cell array bit by bit according to the logic value of each bit of the expected value data. and a first logic circuit that determines whether all bits of the output of the selective logic inversion circuit match/mismatch,
The second logic means includes a plurality of second logic circuits that determine coincidence/mismatch between the read data from the memory cell array and the expected value data on a bit-by-bit basis, and all outputs of the plurality of logic circuits. and a third logic circuit that determines whether or not the logic value of takes a constant logic value.

【００１１】更に前記判定手段の回路規模を小さくする
場合には、前記第１論理手段は、前記モリセルアレイか
らの読出しデータと前記保持手段から出力される期待値
データとの夫々のビットの論理値の一致／不一致をビッ
ト単位で判定する複数個の第４論理回路と、前記全ての
第４論理回路の出力の全ビット一致／不一致を判別する
第５論理回路とによって構成し、前記第２論理手段は、
前記複数個の第４論理回路を前記第１論理手段と共用し
、該複数個の第４論理回路の全ての出力の論理値が一定
論理値を採るか否かを判別する第６論理回路とを含んで
構成するとよい。Furthermore, when the circuit scale of the determination means is reduced, the first logic means determines the logical value of each bit of the read data from the Mori cell array and the expected value data output from the holding means. a plurality of fourth logic circuits that determine coincidence/mismatch in bit units; and a fifth logic circuit that determines coincidence/mismatch of all bits of the outputs of all the fourth logic circuits; The means are
a sixth logic circuit that shares the plurality of fourth logic circuits with the first logic means and determines whether or not the logic values of all outputs of the plurality of fourth logic circuits take a constant logic value; It is recommended that the structure include the following.

【００１２】判定手段による縮約出力機能を最大限にす
るには、前記判定手段には、前記第１信号及び第２信号
を受けることにより、前記第１乃至第３状態を１ビット
の信号のハイレベル、ロウレベル、及び高インピーダン
ス状態によって区別して出力する出力回路を設けるとよ
い。In order to maximize the reduction output function of the determining means, the determining means receives the first signal and the second signal to determine the first to third states of the 1-bit signal. It is preferable to provide an output circuit that outputs signals in a high level, low level, and high impedance state.

【００１３】外部からメモリセルアレイに対して１回の
書き込み動作で入出力可能なデータのビット数に対して
、メモリセルアレイからの読出し動作で一度に得られる
データのビット数が多い場合に、読出し動作の回数を減
らしてテスト効率を向上させるには、前記保持手段を、
シリアル入力パラレル出力形式のシフトレジスタにする
とよい。[0013] When the number of data bits that can be input/output from the outside to the memory cell array in one write operation is larger than the number of data bits that can be obtained at one time in a read operation from the memory cell array, the read operation In order to reduce the number of times and improve test efficiency, the holding means is
It is best to use a serial input/parallel output type shift register.

【００１４】所定のシステム上におけるメモリテストな
どのために前記判定手段による判定結果の外部出力に使
用される外部端子を任意に選択可能とするには、前記判
定手段の出力と前記メモリセルから読出されるデータの
出力とを選択可能なセレクタを設け、所要外部端子のセ
レクタに判定結果の出力動作をさせればよい。In order to make it possible to arbitrarily select an external terminal used for externally outputting the determination result by the determination means for a memory test on a predetermined system, it is possible to arbitrarily select an external terminal used for externally outputting the determination result by the determination means. It is sufficient to provide a selector that can select the output of the data to be determined, and to cause the selector of the required external terminal to output the determination result.

【００１５】半導体集積回路のテストにおいて外部から
の制御動作を可能な限り削減するには、前記メモリセル
アレイに含まれるメモリセルを順次選択するためのアド
レス信号を生成するアドレスカウンタを含め、テストデ
ータの書き込み／読出しアドレスの指定に当該アドレス
カウンタの出力を利用させるようにするとよい。In order to reduce the number of external control operations as much as possible in testing semiconductor integrated circuits, it is necessary to include an address counter that generates address signals for sequentially selecting memory cells included in the memory cell array, and to store test data. It is preferable to use the output of the address counter to specify the write/read address.

【００１６】前記判定手段及び保持手段は縮約回路とし
て単独で構成することができる。この場合、前記判定手
段を複数個設け、夫々の判定手段には、前記保持手段が
保持する期待値データを共通に与えると共に、外部入力
端子群から夫々個別的にメモリの読出しデータを与え、
夫々の判定手段の縮約出力を個別的な外部端子から並列
的にテスタに出力させるようにする。[0016] The determining means and the holding means can be constructed singly as a reduction circuit. In this case, a plurality of the determining means are provided, each of the determining means is commonly supplied with the expected value data held by the holding means, and is individually supplied with memory read data from a group of external input terminals,
The reduced outputs of the respective determination means are outputted to the tester in parallel from separate external terminals.

【００１７】[0017]

【作用】上記した手段によれば、前記保持手段が保持す
る期待値データと前記メモリセルアレイからの読出しデ
ータとが一致する第１状態、前記読出しデータが前記期
待値データの論理値反転データに一致する第２状態、前
記第１及び第２状態以外の第３状態を判定して、夫々の
状態を識別可能に出力する判定手段は、全ビットの正転
状態並びに反転状態の２種類のテストデータに対して１
種類の期待値データを以て自ら判定結果を出力するよう
に作用する。前記第１乃至第３状態を識別可能とする情
報は２ビット以下で足りるから、データの並列入出力可
能なビット数に対して、テスト結果を１ビット又は２ビ
ットに縮約して出力可能になる。さらにこのことは、テ
スト対象とされる半導体集積回路の並列出力ビット数が
多くても、その数に影響されることなく数多くの半導体
集積回路を一括して能率的にテスト可能とする。[Operation] According to the above means, a first state in which the expected value data held by the holding means and the read data from the memory cell array match, and the read data matches the logical value inversion data of the expected value data. The determination means for determining a second state of the state and a third state other than the first and second states, and outputting each state in a distinguishable manner, uses two types of test data: a normal rotation state and an inversion state of all bits. 1 for
It acts to output the judgment result by itself using the expected value data of the type. Since 2 bits or less is sufficient for the information that makes it possible to identify the first to third states, the test result can be reduced to 1 or 2 bits and output for the number of bits that can be input and output in parallel. Become. Furthermore, even if the number of parallel output bits of the semiconductor integrated circuit to be tested is large, it is possible to efficiently test a large number of semiconductor integrated circuits at once without being affected by the number of parallel output bits.

【００１８】[0018]

【実施例】本発明の実施例を以下項目の内容に即して順
次説明していく。Embodiments Embodiments of the present invention will be sequentially explained in accordance with the contents of the following items.

【００１９】〔１〕．ダイナミックＲＡＭ[1]. Dynamic RAM

【００２０】
図１には本発明の一実施例に係るダイナミックＲＡＭが
示される。同図に示されるダイナミックＲＡＭは、特に
制限されないが、公知のＭＯＳ型半導体集積回路製造技
術によってシリコン基板のような１個の半導体基板に形
成されている。同図において、１０はメモリセルアレイ
であり、このメモリセルアレイ１０には、特に制限され
ないが、Ｎチャンネル型選択ＭＯＳＦＥＴと蓄積容量と
が直列接続された１トランジスタ形のダイナミックメモ
リセルＭＣが複数個マトリクス配置されている。メモリ
セルＭＣは、特に制限されないが、折り返しデータ線方
式によってレイアウトされた相補データ線ＤＬにそのデ
ータ入出力端子が結合され、メモリセルＭＣの選択端子
は、対応するワード線ＷＬに結合されている。尚、図で
は代表的に１個のメモリセルＭＣと１本の相補データ線
ＤＬと１本のワード線ＷＬしか図示されていないが、実
際にはＸＹ方向に交差的に配置された多数の相補データ
線とワード線との交差的位置に多数のメモリセルがマト
リクス配置されている。[0020]
FIG. 1 shows a dynamic RAM according to an embodiment of the present invention. The dynamic RAM shown in the figure is formed on a single semiconductor substrate such as a silicon substrate by a known MOS type semiconductor integrated circuit manufacturing technique, although this is not particularly limited. In the figure, 10 is a memory cell array, and this memory cell array 10 includes a plurality of one-transistor type dynamic memory cells MC in which an N-channel type selection MOSFET and a storage capacitor are connected in series, which are arranged in a matrix, although this is not particularly limited. has been done. Although not particularly limited, the memory cell MC has its data input/output terminal coupled to a complementary data line DL laid out using a folded data line method, and the selection terminal of the memory cell MC is coupled to a corresponding word line WL. . Although the figure typically only shows one memory cell MC, one complementary data line DL, and one word line WL, in reality a large number of complementary data lines arranged crosswise in the X and Y directions are shown. A large number of memory cells are arranged in a matrix at the intersections of data lines and word lines.

【００２１】１２は、外部から与えられるロウアドレス
信号を内部相補アドレス信号にして出力するロウアドレ
スバッファであり、このロウアドレスバッファ１２の後
段には、それによって出力されるロウアドレス信号をデ
コードするためのロウデコーダ１１が配置される。ワー
ドドライバを含む前記ロウデコーダ１１の出力に基づい
て所定のワード線ＷＬを選択レベルに駆動すると、当該
ワード線に選択端子が結合されているメモリセルが選択
され、選択されたメモリセルは対応する相補データ線に
導通される。１３は、外部から与えられるカラムアドレ
ス信号を内部相補アドレス信号にして出力するカラムア
ドレスバッファであり、このカラムアドレスバッファ１
３の後段には、それによって出力されるカラムアドレス
信号をデコードするためのカラムデコーダ１７が配置さ
れる。カラムデコーダ１７の出力はカラム選択回路１５
に与えられる。カラム選択回路１５は、夫々の相補デー
タ線対に対応して設けられる図示しないカラム選択スイ
ッチを有し、カラム選択スイッチは８対の図示しない相
補共通データ線の内の所定の線に８個置きに共通接続さ
れ、夫々別々の相補共通データ線に接続される８個のカ
ラム選択スイッチを１組として各組のカラム選択スイッ
チの選択端子が前記カラムデコーダ１７の対応する出力
端子に共通接続される。カラムデコーダの出力に基づい
てカラム選択回路が動作されると、カラムアドレス信号
に対応する８対の相補データ線が８対の相補共通データ
線に導通される。Reference numeral 12 denotes a row address buffer that converts a row address signal applied from the outside into an internal complementary address signal and outputs it. At the subsequent stage of this row address buffer 12, there is a row address buffer for decoding the row address signal outputted thereby. row decoders 11 are arranged. When a predetermined word line WL is driven to a selection level based on the output of the row decoder 11 including a word driver, a memory cell whose selection terminal is coupled to the word line is selected, and the selected memory cell corresponds to Conducted to complementary data line. Reference numeral 13 denotes a column address buffer that converts a column address signal applied from the outside into an internal complementary address signal and outputs it.
A column decoder 17 for decoding the column address signal outputted thereby is arranged at the subsequent stage of the column decoder 3. The output of the column decoder 17 is sent to the column selection circuit 15
given to. The column selection circuit 15 has column selection switches (not shown) provided corresponding to each pair of complementary data lines, and eight column selection switches are placed on predetermined lines among the eight pairs of complementary common data lines (not shown). The selection terminals of each set of column selection switches are commonly connected to the corresponding output terminals of the column decoder 17. . When the column selection circuit is operated based on the output of the column decoder, eight pairs of complementary data lines corresponding to column address signals are connected to eight pairs of complementary common data lines.

【００２２】前記夫々の相補データ線対は、特に制限さ
れないが、スタティック型センスアンプ１４に結合され
ている。このセンスアンプ１４は、特に制限されないが
、ＣＭＯＳインバータ回路の入出力端子を相互に交差結
合して構成され、センスアンプ動作信号を受けるパワー
スイッチＭＯＳＦＥＴを介して、データ読出し動作時に
おけるカラム選択動作開始前に活性化される。前記ワー
ド線の選択動作によってメモリセルから相補ビット線に
出力される微小電位差はセンスアンプ１４によって増幅
される。この動作はメモリセルの記憶情報をリフレッシ
ュする。データ読出し動作においては、センスアンプ１
４の増幅動作によって前記メモリセルから出力される微
小電位差が増幅されるタイミングを待ってカラム選択回
路１５が動作される。Each complementary data line pair is coupled to a static sense amplifier 14, although not particularly limited thereto. This sense amplifier 14 is configured by mutually cross-coupling the input and output terminals of a CMOS inverter circuit, and starts a column selection operation during a data read operation via a power switch MOSFET that receives a sense amplifier operation signal, although it is not particularly limited. activated before. The minute potential difference outputted from the memory cell to the complementary bit line by the word line selection operation is amplified by the sense amplifier 14. This operation refreshes the information stored in the memory cell. In data read operation, sense amplifier 1
The column selection circuit 15 is operated after waiting for the timing when the minute potential difference outputted from the memory cell is amplified by the amplification operation of step 4.

【００２３】相補共通データ線に読出された８ビットの
デーはメインアンプ１８で更に増幅されて後段に出力さ
れ、出力バッファ２２などを介して外部に出力されるよ
うになっている。また、入力バッファ２１を介して外部
から供給される８ビットの書き込みデータはライトドラ
イバ２０で増幅されて相補共通データ線に与えられる。 本実施例のダイナミックＲＡＭは、外部との間で８ビッ
ト単位で並列的にデータを入出力して、データの書き込
みと読出しを行う。The 8-bit data read out onto the complementary common data line is further amplified by the main amplifier 18 and output to the subsequent stage, and then output to the outside via an output buffer 22 or the like. Furthermore, 8-bit write data supplied from the outside via the input buffer 21 is amplified by the write driver 20 and provided to the complementary common data line. The dynamic RAM of this embodiment inputs and outputs data to and from the outside in parallel in units of 8 bits to write and read data.

【００２４】本実施例のダイナミックＲＡＭは、デバイ
ステストのための回路として、パターンレジスタ１９、
判定回路２５、セレクタ２４などを内蔵し、テスタの負
担を軽減する。The dynamic RAM of this embodiment includes a pattern register 19, a circuit for device testing, and
A judgment circuit 25, a selector 24, etc. are built in to reduce the burden on the tester.

【００２５】パターンレジスタ１９は、特に制限されな
いが、チップ周辺部にレイアウトされ、テスト用の期待
値データを外部から書き換え可能に保持するものであり
、入力バッファ２１を介して期待値データが書き込まれ
、書き込まれた期待値データは判定回路２５に出力され
る。本実施例に従えば、前記期待値データは８ビットと
される。Although not particularly limited, the pattern register 19 is laid out on the periphery of the chip and holds expected value data for testing in a rewritable manner from the outside, and the expected value data is written through the input buffer 21. , the written expected value data is output to the determination circuit 25. According to this embodiment, the expected value data is 8 bits.

【００２６】前記判定回路２５は、前記メインアンプ１
８から出力されるメモリセルアレイ１０の読出しデータ
ＲＤと前記パターンレジスタ１９が保持する期待値デー
タＰＲとを入力し、双方のデータＲＤ，ＰＤが一致する
第１状態、前記読出しデータＲＤが前記期待値データＰ
Ｄの論理値反転データＰＤ＊（本明細書において記号＊
はロウアクティブ又は信号反転を意味するものとする）
に一致する第２状態、前記第１及び第２状態以外の第３
状態を判定し、夫々の状態を識別可能にその判定結果を
出力するものである。判定回路２５の出力はセレクタ２
４を通して出力バッファ２２から外部に出力される。こ
の判定回路２５の詳細については後で説明するが、全ビ
ットの正転状態並びに反転状態の２種類のテストデータ
（８ビット）に対して１種類の期待値データを以て自ら
テスト結果を出力でき、その出力は２ビット以下に縮約
されるという特徴を有する。The determination circuit 25 includes the main amplifier 1
The read data RD of the memory cell array 10 outputted from the memory cell array 8 and the expected value data PR held by the pattern register 19 are input, and a first state where both data RD and PD match, the read data RD is the expected value Data P
Logical value inversion data PD* (symbol * in this specification) of D
shall mean low active or signal inversion)
a third state other than the first and second states;
It determines the status and outputs the determination results in a manner that allows each status to be identified. The output of the judgment circuit 25 is the selector 2
The signal is output from the output buffer 22 to the outside through the signal line 4. The details of this judgment circuit 25 will be explained later, but it can output a test result by itself using one type of expected value data for two types of test data (8 bits) of normal rotation state and inversion state of all bits. Its output is characterized by being reduced to 2 bits or less.

【００２７】前記セレクタ２４は、上記メインアンプ１
８の出力と判定回路２５の出力とを択一的に、後段の出
力バッファ２２に伝達可能とするもので、本実施例ダイ
ナミックＲＡＭの通常動作モードにおいては、メインア
ンプ１８の出力を選択し、また、縮約テストモードにお
いては、上記判定回路２５の出力を選択する。そのよう
な選択制御は制御回路２３から出力される信号例えば縮
約テスト出力イネーブル信号ＴＯＥによって行われる。 例えば外部データ入出力端子の下位側端子を、判定回路
２５の出力に割り当てる場合、テスト結果の出力に兼用
される外部データ入出力端子Ｐｎに関しては図４に１ビ
ット分が代表的に示されるセレクタ論理を採用すること
ができる。テスト結果の出力に前記セレクタ２４を利用
することによりテスト出力専用の外部端子を設けなくて
も済む。ダイナミックＲＡＭのパッケージに未使用外部
端子が存在する場合には当該端子をテスト結果の出力専
用端子として割り当てることもできる。この場合にはセ
レクタ２４は不要であるが、テスト出力専用に出力バッ
ファを追加しなければならない。尚、図４の１ビット分
のセレクタ論理は、論理積回路ＡＮＤ、論理和回路ＯＲ
、インバータＩＮＶ、及びクロックドインバータＣＩＮ
Ｖによって構成される。The selector 24 is the main amplifier 1
8 and the output of the determination circuit 25 can be alternatively transmitted to the subsequent output buffer 22. In the normal operation mode of the dynamic RAM of this embodiment, the output of the main amplifier 18 is selected; Furthermore, in the reduction test mode, the output of the determination circuit 25 is selected. Such selection control is performed by a signal output from the control circuit 23, for example, a reduction test output enable signal TOE. For example, when assigning the lower terminal of the external data input/output terminal to the output of the determination circuit 25, for the external data input/output terminal Pn which is also used for outputting the test result, the selector for one bit is typically shown in FIG. Logic can be employed. By using the selector 24 to output the test results, there is no need to provide an external terminal exclusively for test output. If there is an unused external terminal in the dynamic RAM package, this terminal can be assigned as a terminal exclusively for outputting test results. In this case, the selector 24 is not required, but an output buffer must be added exclusively for test output. Note that the selector logic for 1 bit in FIG. 4 is a logical product circuit AND, a logical sum circuit OR
, inverter INV, and clocked inverter CIN
Constructed by V.

【００２８】２３はダイナミックＲＡＭの動作モードの
設定制御や内部動作タイミング信号の生成を行う制御回
路である。この制御回路２３には、ロウアドレス信号の
有効性若しくはチップ選択を指示するためのロウアドレ
スストローブ信号ＲＡＳ＊、カラムアドレス信号の有効
性などを示すカラムアドレスストローブ信号ＣＡＳ＊、
データ書込みを指示するライトイネーブル信号ＷＥ＊、
データの外部出力を指示するアウトプットイネーブル信
号ＯＥ＊などの各種制御信号と、アドレス信号の数ビッ
トが供給され、それら信号レベルの組み合わせなどに基
づいて内部動作モードと内部動作タイミング信号などが
形成される。Reference numeral 23 denotes a control circuit that controls the setting of the dynamic RAM operation mode and generates internal operation timing signals. The control circuit 23 includes a row address strobe signal RAS* for instructing the validity of the row address signal or chip selection, a column address strobe signal CAS* for indicating the validity of the column address signal, etc.
Write enable signal WE* instructing data writing,
Various control signals such as the output enable signal OE*, which instructs external output of data, and several bits of address signals are supplied, and internal operation modes and internal operation timing signals are formed based on the combination of these signal levels. Ru.

【００２９】本実施例のダイナミックＲＡＭにおけるテ
ストモードは、特に制限されないが、縮約テストモード
、ＶＰＬ印加テストモード、ＶＢＢストップテストモー
ドなどとされる。縮約テストモードは前記判定回路２５
を用いたテストである。ＶＰＬ印加テストモードはプレ
ート電位として電源電圧を供給して回路素子にストレス
を与えて動作させるためのテストモードである。ＶＢＢ
ストップテストモードはＶＢＢジェネレータの動作を停
止させて動作させるためのテストである。Test modes in the dynamic RAM of this embodiment are not particularly limited, but may include a reduction test mode, a VPL application test mode, a VBB stop test mode, and the like. In the reduction test mode, the judgment circuit 25
This is a test using The VPL application test mode is a test mode in which a power supply voltage is supplied as a plate potential to apply stress to a circuit element and cause it to operate. VBB
The stop test mode is a test for stopping and operating the VBB generator.

【００３０】縮約テストモードの設定は、特に制限され
ないが、カラムアドレスストローブ信号ＣＡＳ＊及びラ
イトイネーブル信号ＷＥ＊をロウレベルにし、且つ、ア
ウトプットイネーブル信号ＯＥを電源電圧以上のレベル
（イクストラハイレベル）にした状態で、ロウアドレス
ストローブ信号ＲＡＳ＊をロウレベルにすることによっ
て設定される。縮約テストモードの解除は、ロウアドレ
スストローブ信号ＲＡＳ＊をロウレベルにする前にカラ
ムアドレスストローブ信号ＣＡＳ＊をローレベルにすれ
ばよい。尚、その他のテストモードは、特に制限されな
いが、所謂ＷＣＢＲ即ちカラムアドレスストローブ信号
ＣＡＳ＊，ライトイネーブル信号ＷＥ＊をロウレベルに
した状態で、ロウアドレスストローブ信号ＲＡＳ＊をロ
ウレベルにすることによって設定され、その種別はアド
レス信号の所定ビット例えば下位側所定アドレスビット
の論理値の組み合わせによって決定される。The setting of the reduction test mode is not particularly limited, but the column address strobe signal CAS* and the write enable signal WE* are set to low level, and the output enable signal OE is set to a level higher than the power supply voltage (extra high level). ), the row address strobe signal RAS* is set to low level. The reduction test mode can be canceled by setting the column address strobe signal CAS* to a low level before setting the row address strobe signal RAS* to a low level. Note that the other test modes are set by setting the row address strobe signal RAS* to the low level while the so-called WCBR, that is, the column address strobe signal CAS* and the write enable signal WE* are set to the low level, although there are no particular restrictions. The type is determined by a combination of logical values of predetermined bits of the address signal, for example, lower predetermined address bits.

【００３１】〔２〕．縮約出力１ビット形式の判定回路
[2]. Determination circuit for reduced output 1-bit format

【００３２】図２には前記判定回路２５の一例が示され
る。同図に示される判定回路はテストの縮約結果を１ビ
ットの信号として出力する例であり、判定回路それ自体
の回路規模も小さくされている。FIG. 2 shows an example of the determination circuit 25. The determination circuit shown in the figure is an example in which the reduced test result is output as a 1-bit signal, and the circuit scale of the determination circuit itself is also reduced.

【００３３】前記判定回路２５は、メモリセルアレイ１
０の読出しデータＲＤと前記パターンレジスタ１９が保
持する期待値データＰＲとの双方が一致する第１状態又
は前記読出しデータＲＤが前記期待値データＰＤの論理
値反転データＰＤ＊に一致する第２状態と前記第１及び
第２状態以外の第３状態とを区別する信号ＦＡＩＬ／Ｐ
ＡＳＳ＊（第１信号の一例）を生成する第１論理回路２
７（第１論理手段の一例）と、前記第１状態とそれ以外
の状態を区別するための信号ｎｏｔＰＤ／ＰＤ＊（第２
信号の一例）を生成する第２論理回路２６（第２論理手
段の一例）と、前記第１信号及び第２信号を受けること
により、前記第１乃至第３状態を１ビットの信号ＴＯＵ
のハイレベル、ロウレベル、及び高インピーダンス状態
によって区別して出力するクロックドインバータ（出力
回路の一例）４０を有する。The determination circuit 25 is a memory cell array 1
A first state in which the read data RD of 0 and the expected value data PR held by the pattern register 19 match, or a second state in which the read data RD matches the logical value inversion data PD* of the expected value data PD. and a third state other than the first and second states.
First logic circuit 2 that generates ASS* (an example of the first signal)
7 (an example of the first logic means), and a signal notPD/PD* (second
A second logic circuit 26 (an example of a second logic means) that generates a signal (an example of a signal) receives the first signal and the second signal, thereby converting the first to third states into a 1-bit signal TOU.
It has a clocked inverter (an example of an output circuit) 40 that outputs signals differentiated by high level, low level, and high impedance state.

【００３４】前記第１論理回路２７は、前記モリセルア
レイ１０からの読出しデータＲＤと前記パターンレジス
タ１９から出力される期待値データＰＤとの夫々のビッ
トの論理値の一致／不一致をビット単位で判定する８個
の排他的論理和回路ＥＯＲ１１乃至ＥＯＲ１８（第４論
理回路の一例）と、前記全ての排他的論理和回路ＥＯＲ
１１乃至ＥＯＲ１８の出力の全ビット一致／不一致を判
別する排他的論理和回路ＥＯＲ１００（第５論理回路の
一例）とによって構成される。前記第２論理回路２６は
、前記８個の排他的論理和回ＥＯＲ１１乃至ＥＯＲ１８
を前記第１論理回路２７と共用し、それら排他的論理和
回ＥＯＲ１１乃至ＥＯＲ１８をの全ての出力の論理値が
一定論理値（この例においては「１」）を採るか否かを
判別する論理和回路ＯＲ２００（第６論理回路の一例）
とによって構成される。尚、前記排他的論理和回路の具
体的な一例並びにその入出力の真理値は図５に示される
。この排他的論理和回路は論理積回路ＡＮＤ、論理和回
路ＯＲ、及びインバータＩＮＶによって構成される。The first logic circuit 27 determines on a bit-by-bit basis whether the logical values of the read data RD from the memory cell array 10 and the expected value data PD outputted from the pattern register 19 match or differ. eight exclusive OR circuits EOR11 to EOR18 (an example of the fourth logic circuit), and all the exclusive OR circuits EOR
11 to EOR18, and an exclusive OR circuit EOR100 (an example of a fifth logic circuit) that determines whether all bits of the outputs of EOR18 match/mismatch. The second logic circuit 26 includes the eight exclusive OR circuits EOR11 to EOR18.
is shared with the first logic circuit 27, and determines whether or not the logic values of all outputs of the exclusive OR circuits EOR11 to EOR18 take a constant logic value (“1” in this example). Sum circuit OR200 (an example of the 6th logic circuit)
It is composed of A specific example of the exclusive OR circuit and its input/output truth values are shown in FIG. This exclusive OR circuit is composed of an AND circuit AND, an OR circuit OR, and an inverter INV.

【００３５】次に、図２に示される前記判定回路の動作
を図６を参照しながら説明する。Next, the operation of the determination circuit shown in FIG. 2 will be explained with reference to FIG. 6.

【００３６】前記縮約モードが設定されると、テスタか
ら指示される最初の書き込み動作において期待値データ
ＰＤが入力バッファ２１を介してパターンレジスタ１９
に書き込まれる。図６に従えば、その期待値データＰＤ
は、「００１１００１０」とされる。次いでテスタはダ
イナミックＲＡＭに対し、順次アドレスを走査するよう
にアドレスを指定して各アドレスにつき書き込み動作と
読出し動作を順次繰り返していく。このとき、メモリセ
ルアレイに書き込み可能なテストデータは前記期待値デ
ータＰＤと同一のデータに限定されず、その全ビットを
論理反転したデータも可能とされ、「００１１００１０
」及び「１１００１１０１」の２種類とされる。特に制
限されないが、テスタはこの２種類のテストデータをメ
モリセルのアドレス毎に交互に書き込んでいったり、或
いは、メモリセルの全部のメモリセルに順番に正転状態
のテストデータを書き込み、次にその書き込んだテスト
データを順次読出し且つ当該読出しアドレスを反転状態
のテストデータに書き換えていくという操作を多数回繰
り返し行うＺマーチング形式で書き込みを行うこともで
きる。When the reduction mode is set, the expected value data PD is transferred to the pattern register 19 via the input buffer 21 in the first write operation instructed by the tester.
will be written to. According to FIG. 6, the expected value data PD
is set to "00110010". Next, the tester specifies addresses in the dynamic RAM so as to sequentially scan the addresses, and sequentially repeats a write operation and a read operation for each address. At this time, the test data that can be written into the memory cell array is not limited to the same data as the expected value data PD, but also data in which all bits are logically inverted, such as "00110010
” and “11001101”. Although not particularly limited, the tester may alternately write these two types of test data for each memory cell address, or write normal rotation state test data to all memory cells in order, and then It is also possible to write in a Z-marching format in which the written test data is sequentially read out and the read address is rewritten with inverted test data, which is repeated many times.

【００３７】メモリセルアレイ１０から読出されるデー
タＲＤとパターンレジスタ１９の期待値データＰＤが完
全同一の場合（第１状態）、前記排他的論理和回路ＥＯ
Ｒ１１乃至ＥＯＲ１８の出力は全ビット「０」にされる
。データＲＤが期待値データＰＤの反転データＰＤ＊で
ある場合（第２状態）、前記排他的論理和回路ＥＯＲ１
１乃至ＥＯＲ１８の出力は全ビット「１」にされる。 データＲＤと期待値データＰＤとの関係がそれ以外の場
合（第３状態）、排他的論理和回路ＥＯＲ１１乃至ＥＯ
Ｒ１８の出力は「１」と「０」が混在されたランダムな
ビット列とされる。When the data RD read from the memory cell array 10 and the expected value data PD of the pattern register 19 are completely the same (first state), the exclusive OR circuit EO
The outputs of R11 to EOR18 are all set to "0". When the data RD is the inverted data PD* of the expected value data PD (second state), the exclusive OR circuit EOR1
The outputs of EOR1 to EOR18 are all set to "1". If the relationship between data RD and expected value data PD is other than that (third state), exclusive OR circuits EOR11 to EO
The output of R18 is a random bit string containing a mixture of "1" and "0".

【００３８】したがって、排他的論理和回路ＥＯＲ１０
０から出力される信号ＦＡＩＬ／ＰＡＳＳ＊は、前記第
１状態と第２状態の何れの場合にも「０」とされ、それ
以外の第３状態の時は「１」とされる。即ち、信号ＦＡ
ＩＬ／ＰＡＳＳ＊が「０」のときは、メモリセルアレイ
１０からの読出しデータＲＤが期待値データＰＤ又はそ
の反転データＰＤ＊であること（第１状態又は第２状態
）を意味する。信号ＦＡＩＬ／ＰＡＳＳ＊が「１」のと
きは、メモリセルアレイからの読出しデータＲＤが期待
値データＰＤでもその反転データＰＤ＊でもないこと（
第３状態）を意味し、これによって異常（ＦＡＩＬ）で
あることが知れる。Therefore, exclusive OR circuit EOR10
The signal FAIL/PASS* output from 0 is set to "0" in both the first state and the second state, and is set to "1" in the other third state. That is, the signal FA
When IL/PASS* is "0", it means that the read data RD from the memory cell array 10 is the expected value data PD or its inverted data PD* (first state or second state). When the signal FAIL/PASS* is "1", it means that the read data RD from the memory cell array is neither the expected value data PD nor its inverted data PD* (
3rd state), from which it is known that there is an abnormality (FAIL).

【００３９】また、前記論理和回路ＯＲ２００の出力信
号ｎｏｔＰＤ／ＰＤ＊は、排他的論理和回路ＥＯＲ１１
乃至ＥＯＲ１８の出力が全ビット「０」にされる場合、
即ち、データＲＤとパターンレジスタ１９の期待値デー
タＰＤが完全同一とされる第１状態の場合にだけ、「０
」とされ、それ以外の第２状態及び第３状態の場合には
「１」にされる。したがって、前記信号ＦＡＩＬ／ＰＡ
ＳＳ＊の「０」により読出しデータＲＤが期待値データ
ＰＤ又はその反転データＰＤ＊である（第１状態又は第
２状態）と判定されたとき、前記信号ｎｏｔＰＤ／ＰＤ
＊が「０」のときはその読出し状態が第１状態であり、
前記信号ｎｏｔＰＤ／ＰＤ＊が「１」のときはその読出
し状態が第２状態であることを知らせる。Further, the output signal notPD/PD* of the OR circuit OR200 is output from the exclusive OR circuit EOR11.
When the output of EOR18 is set to all bits “0”,
That is, only in the first state where the data RD and the expected value data PD of the pattern register 19 are completely the same, "0" is generated.
", and is set to "1" in the other second and third states. Therefore, the signal FAIL/PA
When it is determined that the read data RD is the expected value data PD or its inverted data PD* (first state or second state) due to “0” of SS*, the signal notPD/PD
When * is "0", the read state is the first state,
When the signal notPD/PD* is "1", it is notified that the read state is the second state.

【００４０】前記信号ＦＡＩＬ／ＰＡＳＳ＊及びｎｏｔ
ＰＤ／ＰＤ＊を直接外部に出力することも可能であるが
、本実施例においでは、前記信号ＦＡＩＬ／ＰＡＳＳ＊
はクロックドインバータ４０の制御端子に与えられ、前
記信号ｎｏｔＰＤ／ＰＤ＊はクロックドインバータ４０
の入力端子に与えられ、判定結果を１ビットの信号ＴＯ
ＵＴで外部に通知する。即ち、信号ＦＡＩＬ／ＰＡＳＳ
＊の「１」によって判定されたＦＡＩＬ状態（第３状態
）は信号ＴＯＵＴの高インピーダンス状態として外部に
通知される。信号出ＦＡＩＬ／ＰＡＳＳ＊の「０」によ
って判定されるＰＡＳＳ状態（第１状態又は第２状態）
では、信号ｎｏｔＰＤ／ＰＤ＊のレベルが反転されて外
部に出力され、信号ＴＯＵＴが「１」のときは第１状態
、「０」のときは第２状態であることを外部に通知する
。図２のクロックドインバータ４０は図４に示される出
力バッファとして機能するクロックドインバータＣＩＮ
Ｖによって実現することもできる。The signals FAIL/PASS* and not
It is also possible to directly output the PD/PD* to the outside, but in this embodiment, the signal FAIL/PASS*
is given to the control terminal of the clocked inverter 40, and the signal notPD/PD* is given to the control terminal of the clocked inverter 40.
is applied to the input terminal of the 1-bit signal TO
Notify the outside using UT. That is, the signal FAIL/PASS
The FAIL state (third state) determined by "1" of * is notified to the outside as a high impedance state of the signal TOUT. PASS state (first state or second state) determined by “0” of signal output FAIL/PASS*
Then, the level of the signal notPD/PD* is inverted and output to the outside, and the outside is notified that when the signal TOUT is "1", it is in the first state, and when it is "0", it is in the second state. The clocked inverter 40 of FIG. 2 is replaced by a clocked inverter CIN functioning as an output buffer shown in FIG.
It can also be realized by V.

【００４１】ここで、前記第１状態乃至第３状態はメモ
リセルアレイ１０から読出して得られたデータＲＤに対
する判定結果である。実際の動作では、ノイズなどの影
響によって偶然にテストデータの全ビットが反転して書
き込まれたり、或いは、アドレスデコード論理の故障な
どによってアドレス信号で指定されるアドレスとは異な
るアドレス例えば隣のアドレスのメモリセルが選択され
るような異常若しくは故障を生ずることがある。このよ
うに異常若しくは故障が有る場合でも、メモリセルアレ
イ１０からの読出しデータＲＤが期待値データＰＤ又は
その反転データＰＤ＊に一致する限り、信号ＴＯＵＴの
出力レベルだけだけではそのような異常を見い出すこと
はできないが、テストデータの書き込みを行うテスタは
、その書き込み動作が期待値データＰＤに一致するテス
トデータの書き込みか、或いは期待値データＰＤの反転
データに等しいテストデータの書き込みかを認識してい
るので、信号ＴＯＵＴの３値を参照することによりその
ような異常の有無も認識することができる。斯る異常の
認識は、少なくとも論理値の正転状態並びに反転状態の
テストデータを書き込んでこれを読出すというテスト手
順を採ることによって実現される。１種類のテストパタ
ーンだけを次々に書き込んで読出すだけではそのような
異常をテスタで判定することはできない。このような意
味において、全ビットの正転状態並びに反転状態の２種
類のテストデータに対して１種類の期待値データを以て
自ら判定を行ってその結果を出力可能にすることが、テ
ストの信頼性向上並びにテスト効率向上という点で意義
を持つ。Here, the first to third states are determination results for data RD read out from the memory cell array 10. In actual operation, all bits of test data may be accidentally written inverted due to the influence of noise, or an address different from the address specified by the address signal, such as an adjacent address, may be written due to a failure in the address decoding logic. An abnormality or failure may occur in which a memory cell is selected. Even if there is an abnormality or failure in this way, as long as the read data RD from the memory cell array 10 matches the expected value data PD or its inverted data PD*, such an abnormality cannot be detected using only the output level of the signal TOUT. However, a tester that writes test data recognizes whether the write operation is writing test data that matches the expected value data PD or writing test data that is equal to the inverted data of the expected value data PD. Therefore, by referring to the three values of the signal TOUT, the presence or absence of such an abnormality can be recognized. Recognition of such an abnormality is realized by adopting a test procedure in which at least test data of normal and inverted states of logical values is written and read. A tester cannot determine such an abnormality by simply writing and reading one type of test pattern one after another. In this sense, the reliability of the test is improved by making a self-judgment using one type of expected value data for two types of test data (normal and inverted states of all bits) and being able to output the results. It is significant in terms of improvement in performance and test efficiency.

【００４２】図８には縮約テストのタイミングチャート
が示される。同図においてＤｉｎ０乃至Ｄｉｎ７は外部
データ入出力端子からデータ入力バッファ２１に至る入
力信号線を意味し、Ｄｏｕｔ０乃至Ｄｏｕｔ７はデータ
出力バッファ２２から外部データ入出力端子に至る出力
信号線を意味し、ＡＤＤＲは外部から与えられるアドレ
ス信号を意味する。図のテストにおいて図示しないテス
タはＴＰで示されるテストデータとそのテストデータの
全ビットを反転させたテストデータＴＰ＊とを利用する
。このとき期待値データＰＤはテストデータＴＰと同一
とされる。縮約テストに当たりテスタは最初に縮約テス
トモードを設定する。即ち、カラムアドレスストローブ
信号ＣＡＳ＊及びライトイネーブル信号ＷＥ＊をロウレ
ベルにし、且つ、アウトプットイネーブル信号ＯＥを電
源電圧以上のレベル（イクストラハイレベル）にした状
態で、ロウアドレスストローブ信号ＲＡＳ＊をロウレベ
ルにする。この動作モード設定サイクルにおいてテスタ
はテストデータＴＰと同一の期待値データＰＤとアドレ
ス信号を出力する。これにより期待値データＰＤがパタ
ーンレジスタ１９に書き込まれる。このときのアドレス
信号はパターンレジスタを指定するアドレス又はパター
ンレジスタへの書き込み動作を指定する制御データとし
ての意味を持つ。FIG. 8 shows a timing chart of the reduction test. In the figure, Din0 to Din7 mean input signal lines from the external data input/output terminal to the data input buffer 21, Dout0 to Dout7 mean output signal lines from the data output buffer 22 to the external data input/output terminal, and ADDR means an address signal given from the outside. In the test shown in the figure, a tester (not shown) uses test data indicated by TP and test data TP* obtained by inverting all bits of the test data. At this time, the expected value data PD is assumed to be the same as the test data TP. For the reduction test, the tester first sets the reduction test mode. That is, with the column address strobe signal CAS* and the write enable signal WE* set to low level, and the output enable signal OE set to a level higher than the power supply voltage (extra high level), the row address strobe signal RAS* is set to low level. Make it. In this operation mode setting cycle, the tester outputs the same expected value data PD as the test data TP and an address signal. As a result, the expected value data PD is written into the pattern register 19. The address signal at this time has a meaning as an address specifying a pattern register or control data specifying a write operation to the pattern register.

【００４３】次のサイクルは書き込みサイクルとされ、
当該書き込みサイクルではアドレス信号ＡＤＤＲによっ
て指定されるメモリセルにテストデータＴＰが書き込ま
れ、続いて同一アドレスのメモリセルからデータが読出
され、その読出しデータＲＤと期待値データＰＤとが前
記判定回路２５に供給され、その判定結果信号ＴＯＵＴ
が例えばＤｏｕｔ０に出力される。その他の出力Ｄｏｕ
ｔ１乃至Ｄｏｕｔ７は高インピーダンス状態（ＨｉＺ）
にされる。図示はされないが、次の書き込みサイクルで
はアドレス信号ＡＤＤＲによって指定されるメモリセル
にテストデータＴＰ＊が書き込まれ、同様にそれに続く
サイクルではそれと同一アドレスのメモリセルから読出
されたデータＲＤと期待値データＰＤとの判定結果ＴＯ
ＵＴがＤｏｕｔ０に出力される。以下縮約テストモード
が解除されるまで順次異なったアドレスのメモリセルに
対する書き込み動作と縮約読出し動作が交互に繰り返さ
れる。The next cycle is a write cycle,
In the write cycle, test data TP is written into the memory cell specified by the address signal ADDR, and then data is read from the memory cell at the same address, and the read data RD and expected value data PD are sent to the determination circuit 25. The judgment result signal TOUT
is output to Dout0, for example. Other output Dou
t1 to Dout7 are in high impedance state (HiZ)
be made into Although not shown, in the next write cycle, test data TP* is written into the memory cell designated by address signal ADDR, and similarly, in the subsequent cycle, data RD and expected value data read from the memory cell at the same address. Judgment result with PD TO
UT is output to Dout0. Thereafter, write operations and reduced read operations for memory cells at different addresses are alternately repeated until the reduced test mode is canceled.

【００４４】前記書き込み動作と縮約読出し動作とをメ
モリセルアレイ１０の全てのメモリセルに対して行い、
或いは書き込みアドレスの順番を適宜変えて同様の処理
を一巡或いは数巡した後、当該テストデータＴＰ，ＴＰ
＊のパターンを変えるときは、換言すれば期待値データ
ＰＤのパターンを変更するときは、ロウアドレスストロ
ーブ信号ＲＡＳ＊をロウレベルにする前にカラムアドレ
スストローブ信号ＣＡＳ＊をローレベルにして、縮約テ
ストモードを一旦解除する。その後必要に応じて同様の
処理を繰り返す。以上述べた縮約テストモードにおける
テストの全体的なフローチャートは図１０に示される。Performing the write operation and reduced read operation on all memory cells of the memory cell array 10,
Alternatively, after performing the same process once or several times by changing the order of write addresses as appropriate, write the test data TP, TP
*When changing the pattern of expected value data PD, in other words, when changing the pattern of expected value data PD, set the column address strobe signal CAS* to a low level before setting the row address strobe signal RAS* to a low level, and perform a reduction test. Cancel the mode once. Thereafter, similar processing is repeated as necessary. An overall flowchart of the test in the reduced test mode described above is shown in FIG.

【００４５】図９には通常のアクセス動作でテストを行
う場合のフローチャートが示される。同図においては、
テストデータＴＰの書き込み動作と読出し動作、並びに
テストデータＴＰ＊の書き込み動作と読出し動作を交互
に繰り返していく。この場合、テスタは各読出し動作で
出力される８ビットのデータを取り込んで内部比較回路
を介してその出力の正当性を判定していく。この場合に
は、１個のダイナミックＲＡＭが少なくともテスタの８
個のデータ入力端子と８個の比較判定回路を占有するこ
とになる。FIG. 9 shows a flowchart when testing is performed using normal access operations. In the same figure,
The write operation and read operation of the test data TP and the write operation and read operation of the test data TP* are alternately repeated. In this case, the tester takes in 8-bit data output in each read operation and determines the validity of the output via an internal comparison circuit. In this case, one dynamic RAM is at least 8
This occupies eight data input terminals and eight comparison/judgment circuits.

【００４６】上記実施例によれば以下の作用効果を得る
ことができる。According to the above embodiment, the following effects can be obtained.

【００４７】（１）判定回路２５は、パターンレジスタ
１９が保持する期待値データＰＤと前記メモリセルアレ
イ１０からの読出しデータＲＤとが一致する第１状態、
前記読出しデータＲＤが前記期待値データＰＤの論理値
反転データＰＤ＊に一致する第２状態、前記第１及び第
２状態以外の第３状態を判定して、夫々の状態を識別可
能な２ビットの信号ＦＡＩＬ／ＰＡＳＳ＊，ｎｏｔＰＤ
／ＰＤ＊を生成し、さらにこれをクロックドインバータ
４０から出力される１ビットの信号ＴＯＵＴのハイレベ
ル、ロウレベル、高インピーダンスによって外部に通知
するから、ダイナミックＲＡＭは、全ビットの正転状態
並びに反転状態の２種類のテストデータに対して１種類
の期待値データＰＤを以て自らテスト結果を外部に出力
することができる。(1) The determination circuit 25 determines a first state in which the expected value data PD held by the pattern register 19 and the read data RD from the memory cell array 10 match;
2 bits that can identify each state by determining a second state in which the read data RD matches logical value inversion data PD* of the expected value data PD, and a third state other than the first and second states; Signal FAIL/PASS*, notPD
/PD* and notifies this to the outside by the high level, low level, and high impedance of the 1-bit signal TOUT output from the clocked inverter 40, so the dynamic RAM can detect the normal and inverted states of all bits. It is possible to output test results to the outside using one type of expected value data PD for two types of state test data.

【００４８】（２）上記により、正転状態のテストデー
タとその反転状態のテストデータとの２種類のテストデ
ータをメモリセルＭＣのアドレス毎に交互に書き込みな
がら読出して、メモリセルアレイ全体１０に対するテス
トデータの書き込み読出しを通じてダイナミックＲＡＭ
のデバイステストを行う場合、その２種類のテストデー
タに対して１種類の期待値データをパターンレジスタ１
９に書き込めばよい。したがって、そのようなテストを
テストデータのパターンを変えたり、書き込み読出しア
ドレスの順番を変化させたりして、１個のダイナミック
ＲＡＭに対して何回も行う場合、期待値データの書き換
えという点においてテストステップ数を減らすことがで
きる。同様に、メモリセルの全部のメモリセルに順番に
正転状態のテストデータを書き込み、次にその書き込ん
だテストデータを順次読出し且つ当該読出しアドレスを
反転状態のテストデータに書き換えていく、という操作
を多数回繰り返し行うＺマーチング形式のテストにおい
ては、書き込み読出し動作をメモリセルアレイに対して
一巡する毎に期待値データを交互に書き換える処理が一
切必要とされず、期待値データの書き換えステップ数を
更に減らすことができる。(2) As described above, the entire memory cell array 10 is tested by alternately writing and reading two types of test data, ie, test data in the normal rotation state and test data in the inverted state, for each address of the memory cell MC. Dynamic RAM through reading and writing data
When performing a device test, one type of expected value data is stored in pattern register 1 for the two types of test data.
Just write it in 9. Therefore, if such a test is performed on a single dynamic RAM many times by changing the test data pattern or changing the order of write/read addresses, the test will not be effective in terms of rewriting the expected value data. The number of steps can be reduced. Similarly, the operation of sequentially writing test data in the normal rotation state to all memory cells of the memory cells, then sequentially reading out the written test data and rewriting the read address with test data in the inversion state is performed. In the Z-marching type test that is repeated many times, there is no need to alternately rewrite the expected value data each time the write/read operation goes around the memory cell array, further reducing the number of steps for rewriting the expected value data. be able to.

【００４９】（３）判定回路２５の判定結果出力は第１
状態乃至第３状態の何れに該当するかをテスタ側で判定
可能にするから、テスタは、そのときダイナミックＲＡ
Ｍに書き込んだテストデータが期待値データに対して正
転データであるか反転データであるかの認識に基づけば
、テストデータをダイナミックＲＡＭに書き込むときに
ノイズの影響などによって偶然にテストデータが反転し
て書き込まれたり、アドレスデコード論理の故障などに
よってアドレス信号で指定されるアドレスとは異なるア
ドレス例えば隣のアドレスのメモリセルが選択されたよ
うな異常が生じている場合に、前記判定結果信号ＴＯＵ
Ｔがハイレベル又はロウレベルであっても、そのような
不良を認識することができ、信頼性の高いテストが保証
される。斯る異常の認識は、少なくとも論理値の正転状
態並びに反転状態のテストデータを書き込んでこれを読
出すというテスト手順を採ることによって実現されるも
のであり、１種類のテストパターンだけを次々に書き込
んで読出すだけではそのような異常をテスタで判定する
ことはできず、このような意味において、全ビットの正
転状態並びに反転状態の２種類のテストデータに対して
１種類の期待値データを以て自ら判定を行ってその結果
を出力可能にする、本実施例の内蔵テスト回路は、テス
ト効率を向上させつつ信頼性の高いテストを保証する。(3) The judgment result output of the judgment circuit 25 is the first
Since it is possible for the tester to determine which of the states to the third state it corresponds to, the tester then uses the dynamic RA
Based on the recognition of whether the test data written to M is normal data or inverted data with respect to the expected value data, it is possible that the test data is accidentally reversed due to the influence of noise when writing the test data to the dynamic RAM. When an abnormality occurs, such as when a memory cell with an address different from the address specified by the address signal, for example, an adjacent address, is selected due to a failure in the address decoding logic, etc., the determination result signal TOU
Even if T is at a high or low level, such defects can be recognized and a reliable test is guaranteed. Recognition of such abnormalities is achieved by adopting a test procedure in which at least test data in the normal and inverted states of logical values is written and read out, and only one type of test pattern is sequentially read out. It is not possible for a tester to determine such an abnormality simply by writing and reading, and in this sense, one type of expected value data is required for two types of test data: normal rotation state and inversion state of all bits. The built-in test circuit of this embodiment, which can perform self-judgment and output the result, improves test efficiency and guarantees highly reliable testing.

【００５０】（４）第１及び第２論理回路で形成された
信号ＦＡＩＬ／ＰＡＳＳ＊，ｎｏｔＰＤ／ＰＤ＊をクロ
ックドインバータ４０で１ビットの信号ＴＯＵＴとし、
当該信号によって前記第１乃至第３状態を識別可能であ
るから、並列入出力可能なデータのビット数８に対して
、テスト結果を１ビットに縮約して出力することができ
る。これにより、テスト対象とされるダイナミックＲＡ
Ｍの並列出力ビット数が多くても、その数に影響される
ことなく数多くの半導体集積回路をテスタで一括して能
率的にテストする事ができ、この点においてもテスト効
率を向上させる。(4) The signals FAIL/PASS* and notPD/PD* formed by the first and second logic circuits are converted into a 1-bit signal TOUT by the clocked inverter 40,
Since the first to third states can be identified by the signal, the test result can be reduced to 1 bit and output for 8 bits of data that can be input/output in parallel. This allows the dynamic RA to be tested.
Even if the number of parallel output bits of M is large, a large number of semiconductor integrated circuits can be efficiently tested at once by a tester without being affected by the number, and the test efficiency is improved in this respect as well.

【００５１】（５）第１論理回路２７及び第２論理回路
２６は排他的論理和回路を共有するから、判定回路の回
路規模の小型化に寄与する。(5) Since the first logic circuit 27 and the second logic circuit 26 share the exclusive OR circuit, this contributes to miniaturization of the circuit scale of the determination circuit.

【００５２】〔３〕．縮約出力２ビット形式の判定回路
[3]. Determination circuit with reduced output 2-bit format

【００５３】図３には前記判定回路２５の別の例が示さ
れる。同図に示される判定回路はテストの縮約結果を２
ビットの信号として出力する例である。図３に示される
判定回路は、第１論理回路の構成と縮約出力ビット数が
図２の構成と相違される。この例における第１論理回路
２８は、前記メモリセルアレイ１０の読出しデータＲＤ
と前記パターンレジスタ１９が保持する期待値データＰ
Ｒとの双方が一致する第１状態又は前記読出しデータＲ
Ｄが前記期待値データＰＤの論理値反転データＰＤ＊に
一致する第２状態と前記第１及び第２状態以外の第３状
態とを区別する第１信号としての信号ＦＡＩＬ／ＰＡＳ
Ｓ＊を生成するものであり、その機能は図２の回路と同
じである。但し、排他的論れ和回路ＥＯＲ１１乃至ＥＯ
Ｒ１８を第２論理回路２６とは共有せず、固有の回路に
よって構成される。即ち、　　前記第１論理回路２８は
、上記メモリセルアレイ１０からの読出しデータＲＤの
論理状態を、上記パターンレジスタ１９の保持データＰ
Ｒの論理状態に応じてビット単位で選択的に反転するた
めの選択的論理反転回路４２と、この反転回路４２の出
力の排他的論理和を得る排他的論理和回路ＥＯＲ１００
とを含んで構成される。このとき上記選択的論理反転回
路４２は、上記メモリセルアレイ１０からの読出しデー
タＲＤの論理をビット単位で反転するための複数のイン
バータＩＮ１１乃至ＩＮＶ１８と、上記パターンレジス
タ１９の保持データＲＤの論理状態に応じてこのインバ
ータＩＮＶ１１乃至ＩＮＶ１８による論理反転データ及
び論理反転前のデータを択一的に選択可能なセレクタＳ
ＥＬ１１乃至ＳＥＬ１８とを含んで構成される。FIG. 3 shows another example of the determination circuit 25. The judgment circuit shown in the figure divides the test reduction result into 2
This is an example of outputting as a bit signal. The determination circuit shown in FIG. 3 is different from the configuration shown in FIG. 2 in the configuration of the first logic circuit and the number of reduced output bits. The first logic circuit 28 in this example is configured to read the read data RD of the memory cell array 10.
and the expected value data P held by the pattern register 19.
the first state or the read data R in which both of R and R match;
a signal FAIL/PAS as a first signal that distinguishes between a second state in which D matches the logical value inversion data PD* of the expected value data PD and a third state other than the first and second states;
This circuit generates S*, and its function is the same as the circuit in FIG. However, exclusive OR circuits EOR11 to EO
R18 is not shared with the second logic circuit 26 and is configured by a unique circuit. That is, the first logic circuit 28 converts the logic state of the read data RD from the memory cell array 10 into the data P held in the pattern register 19.
A selective logic inversion circuit 42 for selectively inverting bit by bit according to the logic state of R, and an exclusive OR circuit EOR100 for obtaining an exclusive OR of the output of this inversion circuit 42.
It consists of: At this time, the selective logic inversion circuit 42 connects a plurality of inverters IN11 to INV18 for inverting the logic of the read data RD from the memory cell array 10 bit by bit, and changes the logic state of the data RD held in the pattern register 19. A selector S that can selectively select logically inverted data and data before logically inverted by the inverters INV11 to INV18 accordingly.
It is configured to include EL11 to SEL18.

【００５４】次に、図３に示される前記判定回路の作用
を図７を参照しながら説明する。Next, the operation of the determination circuit shown in FIG. 3 will be explained with reference to FIG.

【００５５】前記縮約モードが設定されると、テスタか
ら指示される最初の書き込み動作において期待値データ
ＰＤが入力バッファ２１を介してパターンレジスタ１９
に書き込まれる。図７に従えば、その期待値データＰＤ
は、「００１１００１０」とされる。次いでテスタはダ
イナミックＲＡＭに対し、順次アドレスを走査するよう
にアドレスを指定して各アドレスにつき書き込み動作と
読出し動作を順次繰り返していく。このとき、メモリセ
ルアレイに書き込み可能なテストデータは前記期待値デ
ータＰＤと同一のデータに限定されず、その全ビットを
論理反転したデータも可能とされ、「００１１００１０
」及び「１１００１１０１」の２種類とされる。特に制
限されないが、テスタはこの２種類のテストデータをメ
モリセルのアドレス毎に交互に書き込んでいったり、或
いは、メモリセルの全部のメモリセルに順番に正転状態
のテストデータを書き込み、次にその書き込んだテスト
データを順次読出し且つ当該読出しアドレスを反転状態
のテストデータに書き換えていくという操作を多数回繰
り返し行うＺマーチング形式で書き込みを行うこともで
きる。When the reduction mode is set, the expected value data PD is transferred to the pattern register 19 via the input buffer 21 in the first write operation instructed by the tester.
will be written to. According to FIG. 7, the expected value data PD
is set to "00110010". Next, the tester specifies addresses in the dynamic RAM so as to sequentially scan the addresses, and sequentially repeats a write operation and a read operation for each address. At this time, the test data that can be written into the memory cell array is not limited to the same data as the expected value data PD, but also data in which all bits are logically inverted, such as "00110010
” and “11001101”. Although not particularly limited, the tester may alternately write these two types of test data for each memory cell address, or write normal rotation state test data to all memory cells in order, and then It is also possible to write in a Z-marching format in which the written test data is sequentially read out and the read address is rewritten with inverted test data, which is repeated many times.

【００５６】前記メモリセルアレイ１０から読出される
テストデータＲＤが「００１１００１０」である場合（
これをＤ読出しという）、判定回路２５内の第１論理回
路２８では、セレクタＳＥＬ１１乃至ＳＥＬ１８の選択
作用により、読出しデータＲＤのうち、パターンレジス
タ１９の期待値データが「１」とされるビットに対応す
るビットとして、インバータＩＮＶ１１乃至ＩＮＶ１８
により反転されたものが割り当てられ、その結果、セレ
クタＳＥＬ１１乃至ＳＥＬ１８の出力すなわち排他的論
理和回路ＥＯＲ１００の入力データは、「００００００
００」とされる。従ってその場合の排他的論理和回路Ｅ
ＯＲ１００の出力は全ビット同一により「０」とされる
。他方、上記メモリセルアレイ１０から読出されるテス
トデータＲＤが「１１００１１０１」の場合（これをＤ
＊読出しという）、判定回路２５では、上記の場合と同
様にセレクタＳＥＬ１１乃至ＳＥＬ１８の選択作用によ
り、読出しデータＲＤのうち、パターンレジスタ１９の
期待値データＰＤが「１」とされるビットに対応するビ
ットとして、ＩＮＶ１１乃至ＩＮＶ１８により反転され
たものが割り当てられ、その結果、セレクタＳＥＬ１１
乃至ＳＥＬ１８の出力すなわち排他的論理和回路ＥＯＲ
１００の入力データは、「１１１１１１１１」とされる
。従ってその場合の排他的論理和回路ＥＯＲ１００の出
力も全ビット同一により「０」とされる。このように排
他的論理和回路ＥＯＲ１００の出力が「０」の場合、そ
れは上記メモリセルアレイ１０に書き込まれたデータが
正しく読出されたこと、即ち読出されたデータＲＤは期
待値データＰＤ又はその全ビット反転データＰＤ＊であ
ることを意味し、良否（ＦＡＩＬ／ＰＡＳＳ）チェック
は、信号ＦＡＩＬ／ＰＡＳＳ＊のロウレベルにより、良
（ＰＡＳＳ）とされる。これに対して、図７に示される
ように、上記メモリセルアレイ１０からの読出しデータ
ＲＤの４ビット目にエラーを生じ、読出しデータが「１
１０１１１０１」となった場合には、セレクタＳＥＬ１
１乃至ＳＥＬ１８の出力すなわち排他的論理和回路ＥＯ
Ｒ１００の入力データは、「１１１０１１１１」とされ
、その結果、排他的論理和回路ＥＯＲ１００の出力は、
上記の場合と異なり、「１」とされる。このように排他
的論理和回路ＥＯＲ１００の出力が「１」の場合、それ
は、上記メモリセルアレイ１０から読出されたデータは
期待値データＰＤにも又その反転データＰＤ＊にも一致
しないこと、即ちメモリセルアレイ１０に書き込んだテ
ストデータが正しく読出せなかったことを意味し、良否
（ＦＡＩＬ／ＰＡＳＳ＊）チェックは、信号ＦＡＩＬ／
ＰＡＳＳ＊のハイレベルにより、不良（ＦＡＩＬ）とさ
れる。When the test data RD read from the memory cell array 10 is "00110010" (
In the first logic circuit 28 in the determination circuit 25, the expected value data of the pattern register 19 is set to "1" in the read data RD by the selection action of the selectors SEL11 to SEL18. As corresponding bits, inverters INV11 to INV18
As a result, the output of the selectors SEL11 to SEL18, that is, the input data of the exclusive OR circuit EOR100, is "000000".
00". Therefore, in that case, exclusive OR circuit E
The output of OR100 is set to "0" since all bits are the same. On the other hand, if the test data RD read from the memory cell array 10 is "11001101" (this is
In the determination circuit 25, similarly to the above case, the selection action of the selectors SEL11 to SEL18 corresponds to the bit of the read data RD for which the expected value data PD of the pattern register 19 is set to "1". Bits inverted by INV11 to INV18 are assigned, and as a result, selector SEL11
Output of SEL18, that is, exclusive OR circuit EOR
The input data of 100 is "11111111". Therefore, in this case, the output of the exclusive OR circuit EOR100 is also set to "0" since all bits are the same. In this way, when the output of the exclusive OR circuit EOR100 is "0", it means that the data written in the memory cell array 10 has been correctly read, that is, the read data RD is the expected value data PD or all its bits. This means that the data is inverted data PD*, and the pass/fail (FAIL/PASS) check is determined to be pass (PASS) by the low level of the signal FAIL/PASS*. On the other hand, as shown in FIG. 7, an error occurs in the fourth bit of the read data RD from the memory cell array 10, and the read data becomes "1".
1011101", selector SEL1
1 to SEL18 outputs, that is, exclusive OR circuit EO
The input data of R100 is "11101111", and as a result, the output of exclusive OR circuit EOR100 is
Unlike the above case, it is set to "1". When the output of the exclusive OR circuit EOR100 is "1" in this way, it means that the data read from the memory cell array 10 does not match the expected value data PD or its inverted data PD*, that is, the memory This means that the test data written to the cell array 10 could not be read correctly, and the pass/fail (FAIL/PASS*) check is performed using the signal FAIL/
A high level of PASS* indicates a failure (FAIL).

【００５７】上記のように、排他的論理和回路ＥＯＲ１
００の１ビット出力信号ＦＡＩＬ／ＰＡＳＳ＊は、上記
メモリセルアレイ１０からの読出しデータにエラービッ
トが存在するか否かの判別結果が反映されており、その
ように縮約された情報がセレクタ２４及び出力ドライバ
２２を介して外部出力され、図示されないテスタに入力
されることにより、上記メモリセルアレイ１０の良否判
断が可能とされる。As mentioned above, exclusive OR circuit EOR1
The 1-bit output signal FAIL/PASS* of 00 reflects the result of determining whether or not there is an error bit in the read data from the memory cell array 10, and the information so reduced is transmitted to the selector 24 and By outputting the signal to the outside via the output driver 22 and inputting it to a tester (not shown), it is possible to judge whether or not the memory cell array 10 is good or bad.

【００５８】ここで、上記の良否（ＦＡＩＬ／ＰＡＳＳ
＊）チェックのみでは、例えばＤ読出しの場合にセレク
タＳＥＬ１１ＵＥＤＳＥＬ１８の出力が「１１１１１１
１１」とされたり、あるいはＤ＊読出しの場合にセレク
タＳＥＬ１１乃至ＳＥＬ１８の出力が「０００００００
０」とされたとき、そのような状態は本来不良であるの
にも拘らず、排他的論理和回路ＥＯＲ１００の出力が「
０」とされ、良（ＰＡＳＳ）とされてしまう。斯る事態
は、ノイズなどの影響によって偶然にテストデータが反
転して書き込まれたり、或いは、アドレスデコード論理
の故障などによってアドレス信号で指定されるアドレス
とは異なるアドレス例えば隣のアドレスのメモリセルが
選択されたときなどに生ずる。そのため、第２論理回路
２６は、ｎｏｔＰＤ／ＰＤ＊チェック、即ち、読出され
たテストデータＲＤが期待値データＰＤに一致するデー
タかそれ以外のデータかを判定する信号ｎｏｔＰＤ／Ｐ
Ｄ＊を出力する。[0058] Here, the above-mentioned pass/fail (FAIL/PASS)
*) When checking only, for example, in the case of D read, the output of selector SEL11UEDSEL18 is "111111".
11", or in the case of D* reading, the outputs of selectors SEL11 to SEL18 are "0000000.
0", the output of the exclusive OR circuit EOR100 becomes "0", even though such a state is inherently defective.
0" and is marked as good (PASS). Such a situation may occur when the test data is accidentally written inverted due to the influence of noise, or when a memory cell at an address different from the address specified by the address signal, for example, a neighboring address, is written due to a failure in the address decoding logic. Occurs when selected. Therefore, the second logic circuit 26 performs a notPD/PD* check, that is, a signal notPD/P that determines whether the read test data RD matches the expected value data PD or other data.
Output D*.

【００５９】すなわち、第２論理回路２６は、上記メモ
リセルアレイ１０からの読出しデータＲＤと、パターン
レジスタ１９の期待値データＰＲとの排他的論理和演算
を、排他的論理和回路２８−１乃至２８−１６によりビ
ット単位で行い、それらの出力の論理和が論理和回路２
９により求められ、その論理和出力がｎｏｔＰＤ／ＰＤ
＊チェック出力とされる。論理和回路２９の出力は、上
記メモリセルアレイ１０からの読出しデータＲＤと、パ
ターンレジスタ１９の期待値データＰＲとが完全に一致
している場合には、「０」とされ、一致していない場合
には「１」とされる。つまり、Ｄ読出しの場合には、上
記メモリセルアレイ１０からの読出しデータＲＤと、パ
ターンレジスタ１９の期待値データＰＲとがともに「０
０１１００１０」であり、完全に一致するので、論理和
回路２９の出力ｎｏｔＰＤ／ＰＤ＊が「０」とされるの
に対して、Ｄ＊読出しの場合には、上記メモリセルアレ
イ１０からの読出しデータＲＤが「１１００１１０１」
、パターンレジスタ１９の期待値データＰＲが「００１
１００１０」とされ、両データが不一致とされることに
より、論理和回路２９の出力は「１」とされる。テスタ
は、現在のテストステップがＤ読出しかＤ＊読出しかは
自ら認識している。Ｄ読出し（期待値データＰＤに一致
すべきデータＲＤの読出し）において、前記１ビットの
信号ｎｏｔＰＤ／ＰＤ＊が「１」とされる場合（読出し
データＲＤは期待値データＰＤの反転データ）には、例
えＦＡＩＬ／ＰＡＳＳ＊が「０」とされた場合でも不良
と判断され、同様にＤ＊読出し（期待値データＰＤの全
ビット反転データに一致すべきデータＲＤの読出し）に
おいて出力ｎｏｔＰＤ／ＰＤ＊が「０」とされる場合（
読出しデータＲＤは期待値データＰＤに一致）には、例
えＦＡＩＬ／ＰＡＳＳ＊が「０」とされた場合でも不良
と判断される。したがって、第１論理回路２８の出力信
号ＦＡＩＬ／ＰＡＳＳ＊及び第２論理回路２６の出力信
号ｎｏｔＰＤ／ＰＤ＊をテスタに与えることにより、１
種類の期待値データに対して正転並びに反転した２種類
のテストデータを用いて、信頼性の高いテスト結果を得
ることができる。That is, the second logic circuit 26 performs an exclusive OR operation on the read data RD from the memory cell array 10 and the expected value data PR in the pattern register 19 using exclusive OR circuits 28-1 to 28. -16 bit by bit, and the logical sum of these outputs is the logical sum circuit 2.
9, and the logical sum output is notPD/PD
*This is considered a check output. The output of the OR circuit 29 is "0" when the read data RD from the memory cell array 10 and the expected value data PR of the pattern register 19 completely match, and when they do not match. is set to ``1''. That is, in the case of D read, both the read data RD from the memory cell array 10 and the expected value data PR of the pattern register 19 are "0".
0110010" and completely match, the output notPD/PD* of the OR circuit 29 is set to "0", whereas in the case of D* reading, the read data RD from the memory cell array 10 is is "11001101"
, the expected value data PR of the pattern register 19 is “001
10010'', and since both data do not match, the output of the OR circuit 29 is set to ``1''. The tester itself recognizes whether the current test step is D read or D* read. In D reading (reading of data RD that should match expected value data PD), if the 1-bit signal notPD/PD* is set to "1" (read data RD is inverted data of expected value data PD), , even if FAIL/PASS* is set to "0", it is determined to be defective, and similarly, when reading D* (reading data RD that should match the inverted data of all bits of expected value data PD), the output notPD/PD* When is set to “0” (
The read data RD matches the expected value data PD) is determined to be defective even if FAIL/PASS* is set to "0". Therefore, by providing the output signal FAIL/PASS* of the first logic circuit 28 and the output signal notPD/PD* of the second logic circuit 26 to the tester, 1
Highly reliable test results can be obtained by using two types of test data that are normal and inverted with respect to each type of expected value data.

【００６０】上記図３の判定回路を採用したダイナミッ
クＲＡＭにおいても、前記第１状態、前記第２状態、前
記第３状態を判定して、夫々の状態を識別可能な２ビッ
トの信号ＦＡＩＬ／ＰＡＳＳ＊，ｎｏｔＰＤ／ＰＤ＊を
出力するから、ダイナミックＲＡＭは、全ビットの正転
状態並びに反転状態の２種類のテストデータに対して１
種類の期待値データＰＤを以て自らテスト結果を出力す
ることができる。このことは、図２の場合と同様にテス
ト効率の向上とテストの信頼性向上に寄与する。更に、
判定結果は２ビットに縮約された信号であるから、テス
ト対象とされるダイナミックＲＡＭの並列出力ビット数
が多くても、その数に影響されることなく数多くの半導
体集積回路をテスタで一括して能率的にテストする事が
でき、この点においてもテスト効率を向上させる。Also in the dynamic RAM employing the determination circuit shown in FIG. *, notPD/PD*, the dynamic RAM outputs 1 for two types of test data: normal rotation state and inversion state of all bits.
It is possible to output test results by oneself using expected value data PD of different types. This contributes to improving test efficiency and test reliability as in the case of FIG. 2. Furthermore,
Since the judgment result is a signal reduced to 2 bits, even if the dynamic RAM being tested has a large number of parallel output bits, it is possible to test many semiconductor integrated circuits at once without being affected by the number of parallel output bits. This also improves test efficiency in this respect.

【００６１】尚、図３の判定回路においても、図２のク
ロックドインバータ４０や図４のクロックドインバータ
ＣＩＮＶを採用して、その信号ＦＡＩＬ／ＰＡＳＳ＊，
ｎｏｔＰＤ／ＰＤ＊を１ビットの信号に縮訳して出力す
るようにしてもよい。Note that the determination circuit of FIG. 3 also employs the clocked inverter 40 of FIG. 2 and the clocked inverter CINV of FIG. 4, and the signals FAIL/PASS*,
NotPD/PD* may be reduced to a 1-bit signal and output.

【００６２】〔４〕．カラム選択前の読出しデータを処
理する判定回路[4]. Judgment circuit that processes read data before column selection

【００６３】図１１には本発明の他の実施例に係るダイ
ナミックＲＡＭが示される。図１１に示されるダイナミ
ックＲＡＭでは、メモリセルアレイ１０の良否判別に用
いられる読出しデータを、カラム選択回路１５の選択前
のデータとするため、センスアンプ１４とカラム選択回
路１５との間に、判定回路２５を配置するようにしてい
る。このときの判定回路２５の構成は、図２又は図３の
何れの回路を採用することもできる。例えばメモリセル
に書き込むテストデータの正転／反転状態をワード線毎
に切り替えていくテストに対応させる場合には、図２の
構成に含まれる排他的論理和回路ＥＯＲの数を相補デー
タ線対の数に呼応して増やせばよく、期待値データは８
個の排他的論理和回路ＥＯＲ１１乃至ＥＯＲ１８を１組
として全ての共通に供給すればよい。その他のテストの
形式に応じて判定回路の細部の回路構成を変更すること
ができる。FIG. 11 shows a dynamic RAM according to another embodiment of the present invention. In the dynamic RAM shown in FIG. 11, a determination circuit is provided between the sense amplifier 14 and the column selection circuit 15 so that the read data used for determining the quality of the memory cell array 10 is data before selection by the column selection circuit 15. I am trying to place 25. For the configuration of the determination circuit 25 at this time, either the circuit shown in FIG. 2 or FIG. 3 can be adopted. For example, when supporting a test in which the normal/inverted state of test data written to a memory cell is switched for each word line, the number of exclusive OR circuits EOR included in the configuration of FIG. Just increase it according to the number, and the expected value data is 8
The exclusive OR circuits EOR11 to EOR18 may be supplied as a set to all the exclusive OR circuits EOR11 to EOR18. The detailed circuit configuration of the determination circuit can be changed depending on other test formats.

【００６４】テストモードにおいて、ロウデコーダ１１
の出力に基づいてワード線ＷＬの選択が行われ、そのと
き、選択レベルに駆動されたワード線ＷＬに結合される
全てのメモリセルＭＣの記憶データ（先に書き込まれた
テスト用データ）の読出しが行われる。その読出しデー
タは、それぞれ対応するセンスアンプ１４で増幅され、
判定回路（ＣＭＰ）２５に入力される。この判定回路２
５は、メモリセルアレイ１０に書き込まれたテスト用デ
ータの当該メモリセルアレイ１０からの読出しデータ及
び上記保持手段の保持データに基づいて上記メモリセル
アレイの良否判別を行う。本実施例の場合、カラム選択
回路１５の前段に判定回路２５を配置しているため、上
記実施例の場合のように、メインアンプ１８の後段に判
定回路２５を配置する場合に比して、同時にテスティン
グできるメモリセルＭＣの数が多くなる。例えば１本の
ワード線に８×２５６個のメモリセルが結合されている
場合には、その全てのテスティングを同時に行うことが
でき、それによりテスティング時間の短縮化が可能とさ
れる。In the test mode, the row decoder 11
The word line WL is selected based on the output of the word line WL, and at that time, the stored data (previously written test data) of all memory cells MC coupled to the word line WL driven to the selection level is read. will be held. The read data is amplified by the corresponding sense amplifier 14,
The signal is input to a determination circuit (CMP) 25. This judgment circuit 2
5 determines whether or not the memory cell array is good or bad based on the data read from the memory cell array 10 of the test data written in the memory cell array 10 and the data held by the holding means. In the case of this embodiment, since the determination circuit 25 is arranged before the column selection circuit 15, compared to the case where the determination circuit 25 is arranged after the main amplifier 18 as in the above embodiment, The number of memory cells MC that can be tested simultaneously increases. For example, if 8×256 memory cells are connected to one word line, testing of all of them can be performed simultaneously, thereby shortening the testing time.

【００６５】〔５〕．縮約出力端子の任意設定[5]. Arbitrary settings for reduced output terminals

【００６
６】図１１に示されるダイナミックＲＡＭは、前記判定
回路２５による判定結果の外部出力に使用される外部端
子を任意に選択可能とするものであり、例えば８個のデ
ータ入出力端子Ｄ０乃至Ｄ７の全てに対応して前記図４
に示されるセレクタ論理が８ビット分設けられている。 このセレクタ論理は図１１においてセレクタ２４に含ま
れる。さらに、前記８ビット分のセレクタ論理の中から
所望のビットを前記判定回路２５の判定結果出力用に割
当制御するための情報を保持して各セレクタ論理に供給
する制御情報保持手段としてのセレクトレジスタ３４が
設けられている。上記判定回路２５で形成される信号Ｆ
ＡＩＬ／ＰＡＳＳ＊，ｎｏｔＰＤ／ＰＤ＊は、セレクタ
２４を介して出力バッファ２２に伝達され、さらにこの
出力バッファ２２を介して外部に１ビットで出力可能と
される。即ち出力バッファ２２の１ビット分は図４のク
ロックドインバータＣＩＮＶによって構成される。前記
セレクトレジスタ３４の保持内容は、図４におけるテス
ト出力イネーブル信号ＴＯＥをどの外部端子に対応させ
てイネーブルレベルにするかを決定するための情報を有
する。このセレクトレジスタ３４への情報書込みは、テ
ストモードにおいてテスタなどがから行うことができる
。尚、信号ＦＡＩＬ／ＰＡＳＳ＊とｎｏｔＰＤ／ＰＤ＊
とを２ビットでそのまま外部に出力させる場合には、信
号ＦＡＩＬ／ＰＡＳＳ＊を出力する外部端子を決定する
ための情報と、信号ｎｏｔＰＤ／ＰＤ＊を出力するため
の外部端子を決定するための情報とを夫々別々にセレク
トレジスタ３４に設定すればよい。006
6] The dynamic RAM shown in FIG. 11 can arbitrarily select the external terminal used for externally outputting the judgment result by the judgment circuit 25. For example, eight data input/output terminals D0 to D7 can be selected. The above figure 4 corresponds to all
There are 8 bits of selector logic shown in FIG. This selector logic is included in selector 24 in FIG. Furthermore, a select register as a control information holding means for holding information for controlling the allocation of a desired bit from the 8 bits of selector logic for outputting the judgment result of the judgment circuit 25 and supplying the information to each selector logic. 34 are provided. Signal F formed by the determination circuit 25
AIL/PASS* and notPD/PD* are transmitted to the output buffer 22 via the selector 24, and can be further output via the output buffer 22 to the outside in one bit. That is, one bit of the output buffer 22 is constituted by the clocked inverter CINV shown in FIG. The contents held in the select register 34 include information for determining which external terminal the test output enable signal TOE in FIG. 4 should correspond to at an enable level. Information can be written into the select register 34 by a tester or the like in the test mode. Furthermore, the signals FAIL/PASS* and notPD/PD*
If you want to output 2 bits as is to the outside, information for determining the external terminal to output the signal FAIL/PASS*, and information for determining the external terminal to output the signal notPD/PD*. and may be set separately in the select register 34.

【００６７】セレクトレジスタ３４への情報書込みによ
って、メモリセルアレイ１０の良否判別情報の外部出力
に使用されるデータ外部端子を任意に設定することがで
きるという特有の効果がある。従って、図１５に示され
るように、ダイナミックＲＡＭが特定のシステム上に配
置されているとき、当該システム上におけるメモリテス
トなどに縮約テストモードを利用することができるよう
になる。即ち、図１５示されるように複数個のダイナミ
ックＲＡＭ（ＤＲＡＭ）が配置されているとき、縮約テ
スト結果の出力端子を夫々のダイナミックＲＡＭで相違
させることにより、当該複数個のダイナミックＲＡＭの
縮約テスト結果をデータバスを通じて並列的にマイクロ
プロセッサが取り込んむことができ、能率的にメモリテ
ストを行うことができる。この効果はデータバスのビッ
ト数にもよるがダイナミックＲＡＭの数が多い程顕著と
される。尚、縮約出力用外部端子を任意に設定するため
の回路構成は図１のダイナミックＲＡＭにも適用するこ
とができる。Writing information to the select register 34 has the unique effect that the data external terminal used for externally outputting the quality determination information of the memory cell array 10 can be arbitrarily set. Therefore, as shown in FIG. 15, when a dynamic RAM is placed on a specific system, the reduced test mode can be used for memory testing on that system. That is, when a plurality of dynamic RAMs (DRAMs) are arranged as shown in FIG. The test results can be taken in by the microprocessor in parallel via the data bus, allowing efficient memory testing. This effect is said to be more pronounced as the number of dynamic RAMs increases, although it depends on the number of bits of the data bus. Note that the circuit configuration for arbitrarily setting the external terminal for reduction output can also be applied to the dynamic RAM shown in FIG.

【００６８】〔６〕．テスト用アドレスカウンタ内蔵[6]. Built-in address counter for testing

【
００６９】図１２には、本発明のさらに別の実施例に係
るダイナミックＲＡＭが示される。[
FIG. 12 shows a dynamic RAM according to yet another embodiment of the present invention.

【００７０】図１２に示されるダイナミックＲＡＭでは
、ロウアドレスを生成するロウアドレスカウンタ３７と
、カラムアドレスを生成するカラムアドレスカウンタ３
９と、上記メモリセルアレイ１０のテスト時にのみ、上
記ロウアドレスカウンタ３７の出力及びカラムアドレス
カウンタ３９の出力を外部からの入力アドレス信号に代
えて後段回路に供給するアドレスマルチプレクサ３８，
４０とを含む。テストモードに入ると、ロウアドレスカ
ウンタ３７とカラムアドレスカウンタ３９とが、初期値
にセットされ、或いは外部からプリセットされる。 テストモードにおいてアドレスマルチプレクサ３８によ
りロウアドレスカウンタ３７の出力が選択され、それが
ロウデコーダ１１に伝達される。同様に、アドレスマル
チプレクサ４０によりカラムアドレスカウンタ３９の出
力が選択されて、それがカラムデコーダ１７に伝達され
る。ロウアドレスストローブ信号ＲＡＳ＊の立ち下がり
タイミングなどに同期してロウアドレスカウンタ３７や
、カラムアドレスカウンタ３９がカウントアップされ、
アドレスが更新される。それによってメモリセルアレイ
１０の全ビットのティスティングが可能とされる。The dynamic RAM shown in FIG. 12 includes a row address counter 37 that generates row addresses and a column address counter 3 that generates column addresses.
9, and an address multiplexer 38 that supplies the output of the row address counter 37 and the output of the column address counter 39 to subsequent circuits in place of external input address signals only when testing the memory cell array 10;
40. When entering the test mode, the row address counter 37 and column address counter 39 are set to initial values or preset from the outside. In the test mode, the output of the row address counter 37 is selected by the address multiplexer 38 and transmitted to the row decoder 11. Similarly, the output of the column address counter 39 is selected by the address multiplexer 40 and transmitted to the column decoder 17. The row address counter 37 and the column address counter 39 are counted up in synchronization with the falling timing of the row address strobe signal RAS*.
The address will be updated. This makes it possible to test all bits of the memory cell array 10.

【００７１】以上のように構成しても上記実施例と同様
の効果を得ることができると共に、ロウアドレスカウン
タ３７やカラムアドレスカウンタ３９を内蔵し、内部で
アドレス信号の生成が可能とされるので、テストモード
において外部からアドレス信号を供給する必要が無く、
従って、テストモードにおいて外部からのアドレス信号
の入力を行わずに済むという特有の効果がある。Even with the above configuration, the same effects as in the above embodiment can be obtained, and since the row address counter 37 and column address counter 39 are built in, it is possible to generate an address signal internally. , there is no need to supply address signals externally in test mode,
Therefore, there is a unique effect that there is no need to input an address signal from the outside in the test mode.

【００７２】〔７〕．シリアル入力パラレル出力形式の
パターンレジスタ[7]. Pattern register with serial input parallel output format

【００７３】図１３には本発明の更に別の実施例に係る
ダイナミックＲＡＭが示される。FIG. 13 shows a dynamic RAM according to yet another embodiment of the present invention.

【００７４】同図に示されるダイナミックＲＡＭは、外
部に対して１ビット単位でデータの入出力を行う構成に
おいてパターンレジスタ１９をシフトレジスタ化した実
施例である。同図に示されるダイナミックＲＡＭにおい
て、メインアンプ１８の出力までの読出し系と、ライト
ドライバ２０以降の書き込み系は図１と同じである。メ
インアンプ１８の８ビットの読出しデータはリードセレ
クタ５０より１ビットが選択される。その選択信号は、
カラムアドレス信号の所定の３ビットが供給されるカラ
ムアドレスバッファ１３０及びカラムデコーダ１７０に
より形成される。前記リードセレクタ５０の出力と判定
回路２５の出力は前記セレクタ２４によって選択されて
出力バッファ２２に与えられ。入力バッファ２１から供
給されるデータは、ライトセレクタ５１に供給され、前
記カラムデコーダ１７０の出力に基づいて当該書き込み
データを供給するライトドライバ２０の１ビット分の回
路を選択する。The dynamic RAM shown in the figure is an embodiment in which the pattern register 19 is made into a shift register in a configuration in which data is input/output to/from the outside in units of 1 bit. In the dynamic RAM shown in the figure, the read system up to the output of the main amplifier 18 and the write system after the write driver 20 are the same as in FIG. One bit of the 8-bit read data of the main amplifier 18 is selected by the read selector 50. The selection signal is
It is formed by a column address buffer 130 and a column decoder 170 to which predetermined three bits of a column address signal are supplied. The output of the read selector 50 and the output of the determination circuit 25 are selected by the selector 24 and provided to the output buffer 22. Data supplied from the input buffer 21 is supplied to a write selector 51, and based on the output of the column decoder 170, a circuit for one bit of the write driver 20 that supplies the write data is selected.

【００７５】このダイナミックＲＡＭに縮約テストモー
ドが設定されると、最初の８回の書き込みサイクルで順
次１ビットづつ合計８ビットの期待値データＰＤがパタ
ーンレジスタ１９にシリアル入力され、その８ビットの
期待値データＰＤは並列的に判定回路２５に与えられる
ことになる。テストデータの書き込みは１ビット単位で
８個の連続アドレスのメモリセルに対して行われ、次い
で当該８個のメモリセルの何れか１個を指定するアドレ
ス信号を以て縮約読出しを行う。このとき、前記８個の
メモリセルが選択されてその８ビットのデータが一括で
メインアンプ１８を介して判定回路２５に供給される。 判定回路２５は図２で説明したと同じ動作を行い、その
判定結果信号ＴＯＵＴがセレクタ２４で選択されてテス
タに読出される。引き続いて、前記８ビットのテストデ
ータの全ビットを論理反転したデータを用いて８回の書
き込み動作と１回の縮約読出し動作を行う。以下必要に
応じて上記動作を繰り返す。これにより、外部に対する
入出力ビット数が１ビットのダイナミックＲＡＭに対し
ては、８回のテストデータの書き込みに対して縮約読出
しを１回行えばよく、縮約読出し動作回数を全体的に減
らして能率的にテストを行うことができる。尚、シリア
ル入力パラレル出力形式のパターンレジスタを利用する
回路構成においても図３の判定回路を採用してもよい。When the reduction test mode is set in this dynamic RAM, the expected value data PD of 8 bits in total is serially input to the pattern register 19, 1 bit at a time, in the first 8 write cycles, and the 8 bits are The expected value data PD is given to the determination circuit 25 in parallel. Test data is written in 1-bit units to memory cells at eight consecutive addresses, and then reduced reading is performed using an address signal specifying any one of the eight memory cells. At this time, the eight memory cells are selected and their 8-bit data is collectively supplied to the determination circuit 25 via the main amplifier 18. The determination circuit 25 performs the same operation as explained in FIG. 2, and the determination result signal TOUT is selected by the selector 24 and read out to the tester. Subsequently, eight write operations and one reduced read operation are performed using data obtained by logically inverting all bits of the 8-bit test data. The above operations are then repeated as necessary. As a result, for a dynamic RAM with a 1-bit external input/output bit, only one abbreviated read is required for every eight test data writes, reducing the overall number of abbreviated read operations. You can perform tests efficiently. Note that the determination circuit shown in FIG. 3 may also be employed in a circuit configuration that utilizes a serial input parallel output type pattern register.

【００７６】〔８〕．縮約回路[8]. reduction circuit

【００７７】図１４には前記判定回路を複数個採用した
縮約回路の一実施例が示される。FIG. 14 shows an embodiment of a reduction circuit employing a plurality of the above judgment circuits.

【００７８】前記夫々の実施例は判定回路２５とパター
ンレジスタ１９を個々の半導体集積回路に内蔵させて縮
約テストを可能にしたが、図１４の実施例はその縮約テ
ストの機能をテスタ側の内蔵機能として、或いはテスタ
に対する外付け回路ボードとして実現する場合の実施例
である。縮約回路は前記判定回路２５を複数個有すると
共に、１個のパターンレジスタ１９を備える。パターン
レジスタ１９が保持すべき期待値データＰＤはパターン
発生回路６０から供給され、パターンレジスタ１９が保
持する期待値データＰＤは夫々の判定回路２５に共通に
供給される。テスト対象とされるダイナミックＲＡＭに
はパターン発生回路６０から出力されるテストデータ、
アドレス及び制御信号発生回路６１から出力されるアド
レス信号並びにアクセス制御信号が夫々並列的に供給さ
れる。夫々のダイナミックＲＡＭから出力される読出し
データＲＤは対応する判定回路２５に個別的に供給され
る。判定回路２５の縮約出力は夫々比較回路６２に供給
される。比較回路６２は、縮約出力が前記３値の何れを
採るかを判定基準データに基づいて比較し、その結果を
制御回路６３に出力する。反転基準データは、テストデ
ータが論理正転状態或いは論理反転状態の何れであるか
を示すデータとされ、期待値発生回路６４より与えられ
る。これにより制御回路６３は、各判定回路２５で１ビ
ットに縮約された情報に基づいて図２で説明したと同様
にダイナミックＲＡＭの良否を判定する。尚、判定回路
としては図３に示されるものを採用してもよい。In each of the embodiments described above, the determination circuit 25 and the pattern register 19 are built into each semiconductor integrated circuit to enable the reduction test, but in the embodiment of FIG. 14, the reduction test function is implemented on the tester side. This embodiment is implemented as a built-in function of a tester or as an external circuit board for a tester. The reduction circuit includes a plurality of the determination circuits 25 and one pattern register 19. The expected value data PD to be held by the pattern register 19 is supplied from the pattern generation circuit 60, and the expected value data PD held by the pattern register 19 is commonly supplied to each determination circuit 25. The dynamic RAM to be tested includes test data output from the pattern generation circuit 60,
The address signal and access control signal output from the address and control signal generation circuit 61 are each supplied in parallel. Read data RD output from each dynamic RAM is individually supplied to the corresponding determination circuit 25. The reduced outputs of the determination circuits 25 are supplied to comparison circuits 62, respectively. The comparison circuit 62 compares which of the three values the reduced output takes based on the determination reference data, and outputs the result to the control circuit 63. The inversion reference data is data indicating whether the test data is in a logically normal state or a logically inverted state, and is provided by the expected value generation circuit 64. As a result, the control circuit 63 determines the quality of the dynamic RAM based on the information reduced to 1 bit by each determination circuit 25 in the same manner as described with reference to FIG. Note that the determination circuit shown in FIG. 3 may be employed.

【００７９】[0079]

〔９〕．判定回路のテスト論理[9]. Judgment circuit test logic

【００８０
】図１６には判定回路のテスト論理の一例が示される。 同図にはメインアンプ１８及びパターンレジスタ１９の
夫々の１ビットの出力に対するテスト論理が代表的に示
されている。この論理は、パターンレジスタ１９の出力
と信号ＨＴＥＳＴとを２入力とする論理積回路ＡＮＤ２
５０、パターンレジスタ１９の出力をインバータＩＮＶ
２５３で反転した信号と信号ＬＴＥＳＴとを２入力とす
る論理積回路ＡＮＤ２５１、メインアンプ１８の出力と
信号ＮＯＲＭＡＬとを２入力とする論理積回路ＡＮＤ２
５２、及び各論理積回路ＡＮＤ２５０乃至ＡＮＤ２５２
の出力と信号ＦＴＥＳＴとを４入力とする論理和回路Ｏ
Ｒ２５４とによって構成され、判定回路２５には前記論
理和回路ＯＲ２５４の出力とパターンレジスタ１９の出
力が与えられる。前記信号ＮＯＲＭＡＬは、そのハイレ
ベルによりメインアンプ１８の出力を判定回路２５に与
えることにより、いままで説明した通常の縮約テスト動
作を可能にする。信号ＨＴＥＳＴは、そのハイレベルに
よりパターンレジスタ１９の出力を判定回路２５の２入
力双方に与えることにより、期待値データＰＤとリード
データＲＤとが一致する状態を強制的に作り出す。信号
ＬＴＥＳＴは、そのハイレベルによりパターンレジスタ
１９の正転出力と反転出力を判定回路２５の２入力に与
えることにより、期待値データＰＤとリードデータＲＤ
とが相互に論理反転する状態を強制的に作り出す。信号
ＦＴＥＳＴは期待値データＰＤに対して正転でも反転で
もないランダムな値をとることによって、強制的に前記
第３状態を作り出す信号とされる。斯るテスト論理によ
り、判定回路２５の動作テストが可能になる。このテス
ト論理は図１４に示される回路にも採用することができ
る。0080
FIG. 16 shows an example of the test logic of the determination circuit. The figure representatively shows test logic for the 1-bit outputs of the main amplifier 18 and pattern register 19, respectively. This logic consists of an AND circuit AND2 which has two inputs: the output of the pattern register 19 and the signal HTEST.
50, the output of the pattern register 19 is connected to the inverter INV
An AND circuit AND251 which has two inputs of the signal inverted by 253 and the signal LTEST, and an AND circuit AND2 which has two inputs of the output of the main amplifier 18 and the signal NORMAL.
52, and each AND circuit AND250 to AND252
OR circuit O with four inputs: the output of
The determination circuit 25 is supplied with the output of the logical sum circuit OR254 and the output of the pattern register 19. The signal NORMAL, when at its high level, provides the output of the main amplifier 18 to the determination circuit 25, thereby enabling the normal reduction test operation described above. The signal HTEST, at its high level, applies the output of the pattern register 19 to both two inputs of the determination circuit 25, thereby forcibly creating a state in which the expected value data PD and the read data RD match. The high level of the signal LTEST supplies the normal output and the inverted output of the pattern register 19 to the two inputs of the determination circuit 25, thereby determining the expected value data PD and the read data RD.
Forcibly create a state in which the logics of the two are mutually inverted. The signal FTEST is a signal that forcibly creates the third state by taking a random value that is neither normal rotation nor inversion of the expected value data PD. Such test logic makes it possible to test the operation of the determination circuit 25. This test logic can also be employed in the circuit shown in FIG.

【００８１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。[0081] Although the invention made by the present inventor has been specifically explained based on examples, it goes without saying that the present invention is not limited thereto and can be modified in various ways without departing from the gist thereof. stomach.

【００８２】例えば、パターンレジスタや判定回路のビ
ット数は８ビットに限定されず、それ以外の適宜のビッ
ト数で構成することができる。また、判定回路において
期待値データとリードデータとの一致／不一致を判定す
るための論理回路は排他的論理和回路に限定されず、排
他的負論理和回路を採用し、それに応じて判定回路のそ
の他の論理回路も負論理として構成することができる。 また、パターンレジスタ１９を複数個内蔵し、それを切
り換えることにより、テスト用データの変更を可能とす
ることもできる。また、テスト用データが予め書き込ま
れたＲＯＭ（リード・オンリ・メモリ）を内蔵するよう
にしてもよい。さらに、ライトドライバ２０内にレジス
タ等を備えるようにすれば、テスト用データを当該レジ
スタに保持することができるので、例えば、ライトイネ
ーブル信号ＷＥ＊、ロウアドレスストローブ信号ＲＡＳ
＊がローレベルのとき、上記ライトドライバ２０内のレ
ジスタや、パターンレジスタ１９にテスト用データを書
込むようにすることができる。そして、ロウアドレスス
トローブ信号ＲＡＳ＊のみがローレベルとされた場合に
上記メモリセルアレイ１０からの読出しデータとパター
ンレジスタ１９の保持データとを判定回路２５で比較し
て判別情報を得るように構成しても良い。For example, the number of bits of the pattern register and the determination circuit is not limited to 8 bits, but may be configured with any other suitable number of bits. In addition, the logic circuit for determining the match/mismatch between the expected value data and the read data in the determination circuit is not limited to an exclusive OR circuit, but an exclusive negative OR circuit is adopted, and the determination circuit is configured accordingly. Other logic circuits can also be configured as negative logic. Furthermore, by incorporating a plurality of pattern registers 19 and switching between them, it is also possible to change the test data. Further, a ROM (read only memory) in which test data is written in advance may be incorporated. Furthermore, if the write driver 20 is provided with a register or the like, test data can be held in the register, so that, for example, the write enable signal WE*, the row address strobe signal RAS
When * is at a low level, test data can be written to the register in the write driver 20 or the pattern register 19. Then, when only the row address strobe signal RAS* is set to a low level, the read data from the memory cell array 10 and the data held in the pattern register 19 are compared in a determination circuit 25 to obtain determination information. Also good.

【００８３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、スタティックＲＡ
Ｍやその他の半導体メモリ、さらには、それを含むよう
なマイクロコンピュータなどの論理ＬＳＩにも広く適用
することができる。[0083] In the above explanation, the invention made by the present inventor was mainly applied to dynamic RAM, which is the background field of application, but the present invention is not limited thereto, and is applicable to static RAM.
It can be widely applied to M and other semiconductor memories, as well as to logic LSIs such as microcomputers that include it.

【００８４】本発明は、少なくとも１種類の期待値デー
タに対して論理値が正逆転される２種類のテストデータ
を利用可能にする条件のものに適用することができる。The present invention can be applied to conditions that make it possible to use two types of test data whose logical values are reversed or reversed with respect to at least one type of expected value data.

【００８５】[0085]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。Effects of the Invention The effects obtained by typical inventions disclosed in this application are briefly explained below.

【００８６】すなわち、判定手段は、保持手段の期待値
データとメモリセルアレイからの読出しデータとが一致
する第１状態、前記読出しデータが前記期待値データの
論理値反転データに一致する第２状態、前記第１及び第
２状態以外の第３状態を判定して、その状態を識別可能
に出力するから、全ビットの正転状態並びに反転状態の
２種類のテストデータに対して１種類の期待値データを
以て自ら判定結果を出力することができる。That is, the determining means determines a first state in which the expected value data of the holding means and read data from the memory cell array match, a second state in which the read data matches logical value inverted data of the expected value data, Since the third state other than the first and second states is determined and the third state is output in a distinguishable manner, one type of expected value can be obtained for two types of test data: the normal rotation state and the inversion state of all bits. It is possible to output the judgment result by itself using the data.

【００８７】前記第１乃至第３状態を識別可能とする情
報は２ビット以下で足りるから、データの並列入出力可
能なビット数に対して、テスト結果を１ビット又は２ビ
ットに縮約して出力する事ができる。これにより、テス
ト対象とされる半導体集積回路の並列出力ビット数が多
くても、その数に影響されることなく数多くの半導体集
積回路を一括して能率的にテストすることができる。Since 2 bits or less is sufficient for the information that enables the identification of the first to third states, the test results can be reduced to 1 or 2 bits for the number of bits that can be input/output in parallel. It can be output. As a result, even if the number of parallel output bits of a semiconductor integrated circuit to be tested is large, a large number of semiconductor integrated circuits can be efficiently tested at once without being affected by the number.

【００８８】排他的論理和回路などの複数個の第４論理
回路を前記第１論理手段と共用し、該複数個の第４論理
回路の全ての出力の論理値が一定論理値を採るか否かを
判別する第５論理回路によって第２論理手段を構成する
ことにより、判定手段の回路規模を小さくすることがで
きる。A plurality of fourth logic circuits such as an exclusive OR circuit are shared with the first logic means, and whether the logic values of all outputs of the plurality of fourth logic circuits take a constant logic value or not. By configuring the second logic means with the fifth logic circuit that determines whether or not it is true, the circuit scale of the determination means can be reduced.

【００８９】第１信号及び第２信号を受けることにより
、前記第１乃至第３状態を１ビットの信号のハイレベル
、ロウレベル、及び高インピーダンス状態によって区別
して出力する出力回路を採用することにより、判定手段
による縮約結果を簡単に１ビットとすることができる。By employing an output circuit that receives the first signal and the second signal and outputs the first to third states by distinguishing them by high level, low level, and high impedance state of a 1-bit signal, The reduction result by the determination means can be easily reduced to 1 bit.

【００９０】期待値の保持手段をシリアル入力パラレル
出力形式のシフトレジスタにすることにより、外部から
メモリセルアレイに対して１回の書き込み動作で入出力
可能なデータのビット数に対してメモリセルアレイから
の読出し動作で一度に得られるデータのビット数が多い
場合に、読出し動作の回数を減らしていテスト効率を向
上させることができる。By using a serial input/parallel output type shift register as the expected value holding means, the number of bits of data that can be input/output from the outside to the memory cell array in one write operation is reduced. When the number of bits of data obtained at one time in a read operation is large, the number of read operations can be reduced and test efficiency can be improved.

【００９１】判定手段による判定結果の外部出力に使用
する外部端子を任意に選択可能とすることにより、縮約
テストの機能を用いて所定のシステム上におけるメモリ
テストを簡単に行うことができる。By making it possible to arbitrarily select the external terminal used for externally outputting the determination result by the determination means, it is possible to easily perform a memory test on a predetermined system using the reduction test function.

【００９２】テストに呼応してアドレスを発生するアド
レスカウンタを内蔵することにより、テスタの負担を軽
減することができる。By incorporating an address counter that generates an address in response to a test, the load on the tester can be reduced.

【００９３】前記判定手段及び保持手段を採用した縮約
回路をテスタに内蔵させ、或いはテスタの外付け回路と
して採用することによっても上記同様の効果を得ること
ができる。[0093] The same effect as described above can also be obtained by incorporating a reduction circuit employing the above-mentioned determining means and holding means into the tester, or by employing it as an external circuit of the tester.

【図面の簡単な説明】[Brief explanation of drawings]

【図１】図１は本発明の一実施例に係るダイナミックＲ
ＡＭのブロック図である。FIG. 1 shows a dynamic R according to an embodiment of the present invention.
It is a block diagram of AM.

【図２】図２は判定回路の一例を示す論理回路図である
。FIG. 2 is a logic circuit diagram showing an example of a determination circuit.

【図３】図３は判定回路の別の例を示す論理回路図であ
る。FIG. 3 is a logic circuit diagram showing another example of the determination circuit.

【図４】図４はメモリセルからの読出しデータと縮約結
果データとを選択的に外部に出力するためのセレクト論
理の一例論理回路図である。FIG. 4 is a logic circuit diagram of an example of select logic for selectively outputting read data from a memory cell and reduction result data to the outside.

【図５】図５は排他的論理和回路の一例説明図である。FIG. 5 is an explanatory diagram of an example of an exclusive OR circuit.

【図６】図６は図２に示される判定回路の一例動作説明
図である。FIG. 6 is an explanatory diagram of an example of the operation of the determination circuit shown in FIG. 2;

【図７】図７は図３に示される判定回路の一例動作説明
図である。FIG. 7 is an explanatory diagram of an example of the operation of the determination circuit shown in FIG. 3;

【図８】図８は縮約テストの一例タイミングチャートで
ある。FIG. 8 is a timing chart of an example of a contraction test.

【図９】図９は通常の書き込み並びに読出し動作を介し
てテストを行う場合の一例フローチャートである。FIG. 9 is a flowchart of an example of a case where a test is performed through normal write and read operations.

【図１０】図１０は縮約テストの全体的な一例フローチ
ャートである。FIG. 10 is an overall example flowchart of a reduction test.

【図１１】図１１は本発明の他の実施例に係るダイナミ
ックＲＡＭのブロック図であり、特にカラム選択前に判
定回路でリードデータを判定させ、また、縮訳出力端子
をプログラマブルに設定可能とする構成の一例説明図で
ある。を動作指させ、でる。FIG. 11 is a block diagram of a dynamic RAM according to another embodiment of the present invention, in particular, read data is determined by a determination circuit before column selection, and a reduction output terminal can be set programmably. It is an explanatory diagram of an example of the composition. Operate and exit.

【図１２】図１２は本発明の別の実施例に係るダイナミ
ックＲＡＭのブロック図であり、テスト用のアドレスカ
ウンタを内蔵する構成の一例説明図である。FIG. 12 is a block diagram of a dynamic RAM according to another embodiment of the present invention, and is an explanatory diagram of an example of a configuration including a built-in address counter for testing.

【図１３】図１３は本発明のさらに別の実施例に係るダ
イナミックＲＡＭのブロック図であり、しりある入力パ
ラレル出力形式のパターンレジスタを採用した構成の一
例説明図である。FIG. 13 is a block diagram of a dynamic RAM according to still another embodiment of the present invention, and is an explanatory diagram of an example of a configuration employing a pattern register with a certain input parallel output format.

【図１４】図１４は判定回路を複数個採用した縮約回路
の一実施例ブロック図である。FIG. 14 is a block diagram of an embodiment of a reduction circuit employing a plurality of determination circuits.

【図１５】図１５はシステム上におけるメモリテスト縮
約テストモードを利用して行うときの説明図である。FIG. 15 is an explanatory diagram when performing a memory test on the system using a reduction test mode.

【図１６】図１６は判定回路のテスト論理の一例を示す
論理回路図である。FIG. 16 is a logic circuit diagram showing an example of test logic of a determination circuit.

【符号の説明】[Explanation of symbols]

１０　　メモリセルアレイ １１　　ロウデコーダ １２　　ロウアドレスバッファ １３　　カラムアドレスバッファ １４　　センスアンプ １５　　カラム選択回路 １８　　メインアンプ １９　　パターンレジスタ ２０　　ライトドライバ ２１　　入力バッファ ２２　　出力ドライバ ２３　　制御回路 ２４　　セレクタ ２５　　判定回路 ＰＤ　　期待値データ ＲＤ　　リードデータ ２６　　第２論理回路（第２論理手段）２７　　第１論
理回路（第１論理手段）２８　　第１論理回路（第１論
理手段）ＦＡＩＬ／ＰＡＳＳ＊　　第１信号 ｎｏｔＰＤ／ＰＤ＊　　第２信号 ４０　　クロックドインバータ（出力回路）ＣＩＮＶ　
　クロックドインバータ（出力回路）Ｐｎ　　外部デー
タ入出力端子 ＥＯＲ１１乃至ＥＯＲ１８　　排他的論理和回路（第１
論理回路、第４論理回路） ＥＯＲ１００　　排他的論理和回路（第２論理回路、第
５論理回路） ＯＲ２００　　論理和回路（第３論理回路、第６論理回
路） ＳＥＬ１１乃至ＳＥＬ　　セレクタ ＩＮＶ１１乃至ＩＮＶ１８　　インバータ３４　　セレ
クトレジスタ ３７　　ロウアドレスカウンタ ３８　　アドレスマルチプレクサ ３９　　カラムアドレスカウンタ ４０　　アドレスマルチプレクサ ４２　　選択的論理反転回路10 Memory cell array 11 Row decoder 12 Row address buffer 13 Column address buffer 14 Sense amplifier 15 Column selection circuit 18 Main amplifier 19 Pattern register 20 Write driver 21 Input buffer 22 Output driver 23 Control circuit 24 Selector 25 Judgment circuit PD Expected value data RD Read Data 26 Second logic circuit (second logic means) 27 First logic circuit (first logic means) 28 First logic circuit (first logic means) FAIL/PASS* First signal notPD/PD* Second signal 40 Clock Inverter (output circuit) CINV
Clocked inverter (output circuit) Pn External data input/output terminals EOR11 to EOR18 Exclusive OR circuit (first
(Logic circuit, 4th logic circuit) EOR100 Exclusive OR circuit (2nd logic circuit, 5th logic circuit) OR200 OR circuit (3rd logic circuit, 6th logic circuit) SEL11 to SEL Selector INV11 to INV18 Inverter 34 Select Register 37 Row address counter 38 Address multiplexer 39 Column address counter 40 Address multiplexer 42 Selective logic inversion circuit

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】　　データの書き込み読出し可能なメモリ
セルを複数個配置したメモリセルアレイと、期待値デー
タを保持する保持手段と、前記保持手段から得られる期
待値データと前記メモリセルアレイからの読出しデータ
とを受け、双方のデータが一致する第１状態、前記読出
しデータが前記期待値データの論理値反転データに一致
する第２状態、前記第１及び第２状態以外の第３状態を
判定して、その判定結果を２ビット以下の信号で出力す
る判定手段と、を含んで成るものであることを特徴とす
る半導体集積回路。1. A memory cell array including a plurality of memory cells in which data can be written and read, a holding means for holding expected value data, and expected value data obtained from the holding means and read data from the memory cell array. and determining a first state in which both data match, a second state in which the read data matches logical value inversion data of the expected value data, and a third state other than the first and second states, A semiconductor integrated circuit comprising: determination means for outputting the determination result as a signal of 2 bits or less. 【請求項２】　　前記判定手段は、前記第１状態又は第
２状態と第３状態とを区別する１ビットの第１信号を形
成する第１論理手段と、第１状態とそれ以外の状態、又
は第２状態とそれ以外の状態を区別する１ビットの第２
信号を形成する第２論理手段と有して成るものであるこ
とを特徴とする請求項１記載の半導体集積回路。2. The determination means includes first logic means for forming a 1-bit first signal for distinguishing between the first state or the second state and the third state, and the first state and other states; or a 1-bit second that distinguishes the second state from other states.
2. The semiconductor integrated circuit according to claim 1, further comprising second logic means for forming a signal. 【請求項３】　　前記第１論理手段は、前記メモリセル
アレイからの読出しデータを、前記期待値データの各ビ
ットの論理値に応じてビット単位で選択的に反転するた
めの選択的論理反転回路と、この選択的論理反転回路の
出力の全ビット一致／不一致を判別する第１論理回路と
を含み、前記第２論理手段は、前記メモリセルアレイか
らの読出しデータと、前記期待値データとの一致／不一
致をビット単位で判定する複数個の第２論理回路と、そ
れら複数個の論理回路の全ての出力の論理値が一定論理
値を採るか否かを判別する第３論理回路とを含んで、成
るものであることを特徴とする請求項２記載の半導体集
積回路。3. The first logic means is a selective logic inversion circuit for selectively inverting read data from the memory cell array bit by bit according to the logic value of each bit of the expected value data. , a first logic circuit that determines whether all bits of the output of the selective logic inverting circuit match/mismatch, and the second logic means determines whether the read data from the memory cell array matches/mismatches the expected value data. including a plurality of second logic circuits that determine mismatch on a bit-by-bit basis, and a third logic circuit that determines whether or not the logic values of all outputs of the plurality of logic circuits take a constant logic value, 3. The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit comprises a semiconductor integrated circuit. 【請求項４】　　前記選択的論理反転回路は、前記メモ
リセルアレイからの読出しデータの論理値をビット単位
で反転するためのインバータと、前記保持手段から出力
される期待値データの論理状態に応じて前記インバータ
の出力と前記インバータによる論理値反転前のデータと
の何れかを選択して出力するセレクタとを含んで成るも
のであることを特徴とする請求項３記載の半導体集積回
路。4. The selective logic inversion circuit includes an inverter for inverting the logic value of the read data from the memory cell array bit by bit, and an inverter for inverting the logic value of the read data from the memory cell array in accordance with the logic state of the expected value data output from the holding means. 4. The semiconductor integrated circuit according to claim 3, further comprising a selector that selects and outputs either the output of the inverter or the data before logical value inversion by the inverter. 【請求項５】　　前記第１論理手段は、前記モリセルア
レイからの読出しデータと前記保持手段から出力される
期待値データとの夫々のビットの論理値の一致／不一致
をビット単位で判定する複数個の第４論理回路と、前記
全ての第４論理回路の出力の全ビット一致／不一致を判
別する第５論理回路とを含み、前記第２論理手段は、前
記複数個の第４論理回路を前記第１論理手段と共用し、
該複数個の第４論理回路の全ての出力の論理値が一定論
理値を採るか否かを判別する第６論理回路とを含んで、
成るものであることを特徴とする請求項２記載の半導体
集積回路。5. The first logic means includes a plurality of logic means for determining on a bit-by-bit basis whether the logical values of the read data from the memory cell array and the expected value data outputted from the holding means match or differ from each other. and a fifth logic circuit that determines whether all bits of the outputs of all of the fourth logic circuits match/mismatch, and the second logic means controls the plurality of fourth logic circuits from the plurality of fourth logic circuits. shared with the first logical means,
a sixth logic circuit that determines whether the logic values of all outputs of the plurality of fourth logic circuits take a constant logic value,
3. The semiconductor integrated circuit according to claim 2, wherein the semiconductor integrated circuit comprises a semiconductor integrated circuit. 【請求項６】　　前記第１信号及び第２信号を受けるこ
とにより、前記第１乃至第３状態を１ビットの信号のハ
イレベル、ロウレベル、及び高インピーダンス状態によ
って区別して出力する出力回路を有するものであること
を特徴とする請求項２乃至５の何れか１項記載の半導体
集積回路。6. An output circuit that receives the first signal and the second signal and outputs the first to third states by distinguishing them by a high level, a low level, and a high impedance state of a 1-bit signal. The semiconductor integrated circuit according to any one of claims 2 to 5, characterized in that: 【請求項７】　　前記保持手段は、シリアル入力パラレ
ル出力形式のシフトレジスタであることを特徴とする請
求項１乃至６の何れか１項記載の半導体集積回路。7. The semiconductor integrated circuit according to claim 1, wherein the holding means is a serial input parallel output type shift register. 【請求項８】　　前記判定手段の出力と前記メモリセル
から読出されるデータの出力とを選択可能な複数個のセ
レクタと、前記複数個のセレクタの中から所望のセレク
タを前記判定手段の判定結果出力用に割当制御するため
の情報を保持して各セレクタに供給する制御情報保持手
段と、を設けて成るものであることを特徴とする請求項
１乃至６の何れか１項記載の半導体集積回路。8. A plurality of selectors capable of selecting the output of the determination means and the output of the data read from the memory cell, and selecting a desired selector from the plurality of selectors according to the determination result of the determination means. 7. The semiconductor integrated circuit according to claim 1, further comprising control information holding means for holding information for controlling allocation for output and supplying the information to each selector. circuit. 【請求項９】　　前記メモリセルアレイに含まれるメモ
リセルを順次選択するためのアドレス信号を生成するア
ドレスカウンタを含んで成るものであることを特徴とす
る請求項１乃至８の何れか１項記載の半導体集積回路。9. The memory cell according to claim 1, further comprising an address counter that generates an address signal for sequentially selecting memory cells included in the memory cell array. Semiconductor integrated circuit. 【請求項１０】　　外部から供給される期待値データを
保持する保持手段と、前記保持手段が保持する期待値デ
ータを共通に受けると共に、外部入力端子群から夫々個
別的にデータを受け、双方のデータが一致する第１状態
、前記読出しデータが前記期待値データの論理値反転デ
ータに一致する第２状態、前記第１及び第２状態以外の
第３状態を判定して、その判定結果を出力する複数個の
判定手段とを含み、前記夫々の判定手段は、前記第１状
態又は第２状態と第３状態とを区別する１ビットの第１
信号を形成する第１論理手段と、第１状態とそれ以外の
状態、又は第２状態とそれ以外の状態を区別する１ビッ
トの第２信号を形成する第２論理手段と、前記第１信号
及び第２信号を受けることにより、前記第１乃至第３状
態を１ビットの信号のハイレベル、ロウレベル、及び高
インピーダンス状態によって区別して出力する出力回路
とを有し、て成るものであることを特徴とする縮約回路
。10. A holding means for holding expected value data supplied from the outside; and a holding means that commonly receives the expected value data held by the holding means and receives data individually from a group of external input terminals, and Determine a first state in which the data match, a second state in which the read data matches logical value inversion data of the expected value data, and a third state other than the first and second states, and output the determination results. a plurality of determining means, each of the determining means having a 1-bit first state that distinguishes the first state or the second state from the third state.
a first logic means for forming a signal; a second logic means for forming a 1-bit second signal for distinguishing between the first state and other states or between the second state and other states; and the first signal. and an output circuit that receives a second signal and outputs the first to third states by distinguishing them by high level, low level, and high impedance state of a 1-bit signal. Features a reduction circuit.