JPH04350961A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
Semiconductor integrated circuit device and manufacture thereofInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、マルチチップモジュー
ルを有する半導体集積回路装置およびその製造方法に適
用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and its manufacturing technology, and more particularly to a technology that is effective when applied to a semiconductor integrated circuit device having a multi-chip module and its manufacturing method.
【０００２】0002
【従来の技術】従来のマルチチップモジュール構造につ
いては、例えば株式会社日立製作所、１９８９年９月発
行「日立ＩＣメモリデータブック」Ｐ７６１〜Ｐ８６２
に記載があり、メモリモジュールの構造について説明さ
れている。[Prior Art] Regarding the conventional multi-chip module structure, for example, see Hitachi, Ltd., "Hitachi IC Memory Data Book" published September 1989, pages 761 to 862.
describes the structure of the memory module.
【０００３】この文献には、半導体チップの封止された
複数個のパッケージを、プリント配線基板上に実装し、
各パッケージ間をプリント配線基板内の配線によって接
続してなるメモリモジュール構造について説明されてい
る。In this document, a plurality of sealed packages of semiconductor chips are mounted on a printed wiring board,
A memory module structure in which each package is connected by wiring within a printed wiring board is described.
【０００４】0004
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。SUMMARY OF THE INVENTION However, the present inventor has discovered that the above-mentioned conventional technology has the following problems.
【０００５】第一に、従来技術は、パッケージ実装によ
ってマルチチップモジュールを構成するので、製品の平
面寸法および厚さ方向の寸法が大きくなる問題があった
。First, in the prior art, since a multi-chip module is constructed by package mounting, there is a problem in that the planar dimensions and the dimensions in the thickness direction of the product become large.
【０００６】第二に、従来技術は、個々の半導体チップ
を封止しなければならないので、材料や工数等が増加し
、製品のコストが増大する問題があった。[0006] Secondly, in the prior art, each semiconductor chip must be sealed, which increases the amount of materials and man-hours required, leading to an increase in the cost of the product.
【０００７】第三に、従来技術は、モジュール機能の多
様化に柔軟に対応することができない問題があった。Third, the conventional technology has the problem of not being able to flexibly respond to the diversification of module functions.
【０００８】従来、モジュール製品においては、例えば
モジュール機能を変更したり、端子配列を変更したりす
る必要が生じ、配線経路の一部を変更しなければならな
い場合があった。[0008] Conventionally, in module products, for example, it has become necessary to change the module function or change the terminal arrangement, and it has sometimes been necessary to change part of the wiring route.
【０００９】しかし、従来技術は、一部の変更の場合で
あっても配線基板全部を製造し直さなければならず、そ
のような変更等に柔軟に対応することができなかった。However, in the prior art, even in the case of a partial change, the entire wiring board had to be remanufactured, and such changes could not be flexibly accommodated.
【００１０】また、その場合、配線基板全部を製造し直
さなければならないので、材料や工数が増加し、製品の
コストが増大する問題も生じた。[0010] Furthermore, in that case, the entire wiring board must be remanufactured, resulting in an increase in materials and man-hours, resulting in an increase in product cost.
【００１１】本発明は上記課題に着目してなされたもの
であり、その目的は、マルチチップモジュールを有する
半導体集積回路装置を小形にすることのできる技術を提
供することにある。The present invention has been made in view of the above-mentioned problems, and its object is to provide a technique that can downsize a semiconductor integrated circuit device having a multi-chip module.
【００１２】本発明の他の目的は、マルチチップモジュ
ールを有する半導体集積回路装置のコストを低減するこ
とのできる技術を提供することにある。Another object of the present invention is to provide a technique that can reduce the cost of a semiconductor integrated circuit device having a multi-chip module.
【００１３】本発明の他の目的は、マルチチップモジュ
ールを有する半導体集積回路装置の機能の多様化に柔軟
に対応することのできる技術を提供することになる。Another object of the present invention is to provide a technique that can flexibly respond to the diversification of functions of a semiconductor integrated circuit device having a multi-chip module.
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。The above and other objects and novel features of the present invention will become apparent from the description of the specification and the accompanying drawings.
【００１５】[0015]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。[Means for Solving the Problems] Among the inventions disclosed in this application, a brief overview of typical inventions will be as follows.
It is as follows.
【００１６】すなわち、請求項１記載の発明は、リード
配線群に第一絶縁フィルムを介して実装された複数の半
導体チップからなるマルチチップモジュールを有する半
導体集積回路装置構造とするものである。That is, the invention as set forth in claim 1 provides a semiconductor integrated circuit device structure having a multi-chip module consisting of a plurality of semiconductor chips mounted on a lead wiring group via a first insulating film.
【００１７】請求項２記載の発明は、前記リード配線群
のうちの交差するリード配線間に第二絶縁フィルムを介
在させて、前記リード配線を積層させた半導体集積回路
装置構造とするものである。The invention according to claim 2 provides a semiconductor integrated circuit device structure in which the lead wires are stacked with a second insulating film interposed between the intersecting lead wires of the lead wire group. .
【００１８】請求項５記載の発明は、請求項２記載の半
導体集積回路装置を製造する際、前記半導体チップの実
装工程に先立って、前記リード配線群のうちの所定のリ
ード配線を、パターン形状の異なる他のリード配線に取
り換えて、前記リード配線群の配線経路を変更する半導
体集積回路装置の製造方法とするものである。According to a fifth aspect of the invention, when manufacturing the semiconductor integrated circuit device according to the second aspect, prior to the semiconductor chip mounting step, predetermined lead wires of the lead wire group are formed into a pattern shape. The present invention provides a method for manufacturing a semiconductor integrated circuit device in which the wiring route of the lead wiring group is changed by replacing the lead wiring with another lead wiring having a different value.
【００１９】[0019]
【作用】上記した請求項１記載の発明によれば、半導体
チップ自体をリード配線群上に実装するので、製品の平
面寸法および厚さ方向の寸法を縮小することができる。According to the invention as set forth in claim 1 above, since the semiconductor chip itself is mounted on the lead wiring group, the planar dimensions and the dimensions in the thickness direction of the product can be reduced.
【００２０】また、リード配線群上に実装された複数の
半導体チップを全体的に封止することにより、個々の半
導体チップを封止する必要がない。Furthermore, by encapsulating the plurality of semiconductor chips mounted on the lead wiring group as a whole, there is no need to encapsulate each individual semiconductor chip.
【００２１】その上、プリント配線基板等のような配線
基板の製造よりもリード配線群の製造の方が容易であり
、材料も少なくて済む。Furthermore, manufacturing the lead wiring group is easier than manufacturing a wiring board such as a printed wiring board, and requires less material.
【００２２】上記した請求項２記載の発明によれば、リ
ード配線群を多層構造とすることにより、マルチチップ
モジュールを有する半導体集積回路装置の平面寸法をさ
らに縮小することができる。According to the second aspect of the invention, the lead wire group has a multilayer structure, so that the planar dimensions of a semiconductor integrated circuit device having a multi-chip module can be further reduced.
【００２３】また、リード配線群を多層構造とすること
により、リード配線群に実装された複数の半導体チップ
間の配線接続の自由度を向上させることができる。Furthermore, by forming the lead wiring group into a multilayer structure, the degree of freedom in wiring connections between a plurality of semiconductor chips mounted on the lead wiring group can be improved.
【００２４】上記した請求項５記載の発明によれば、例
えばモジュール機能の変更や端子配列の変更等のために
モジュールを構成する配線経路の一部を変更しなければ
ならない場合、配線経路全部を作り直す必要はなく、変
更される部分だけを変えれば良い。According to the invention described in claim 5, when a part of the wiring route constituting the module has to be changed, for example, to change the module function or change the terminal arrangement, the entire wiring route is changed. There is no need to recreate it, just change the parts that need to be changed.
【００２５】[0025]
【実施例１】図１は本発明の一実施例である半導体集積
回路装置の要部平面図、図２は図１のＩＩ−ＩＩ線の断
面図、図３〜図７はリード配線群の配線経路の変更を説
明するための説明図である。[Embodiment 1] FIG. 1 is a plan view of essential parts of a semiconductor integrated circuit device which is an embodiment of the present invention, FIG. 2 is a sectional view taken along line II-II in FIG. 1, and FIGS. FIG. 3 is an explanatory diagram for explaining a change in a wiring route.
【００２６】図１および図２に示す本実施例１の半導体
集積回路装置は、例えばメモリモジュール１である。The semiconductor integrated circuit device of the first embodiment shown in FIGS. 1 and 2 is, for example, a memory module 1.
【００２７】メモリモジュール１を構成するリード配線
群２は、複数のリード配線２ａから構成されている。The lead wire group 2 constituting the memory module 1 is composed of a plurality of lead wires 2a.
【００２８】各リード配線２ａは、例えば４２アロイか
らなる。ただし、リード配線２ａの構成材料は、４２ア
ロイに限定されるものではなく種々変更可能であり、例
えばＦｅ− ５０Ｎｉ合金等でも良い。Each lead wire 2a is made of, for example, 42 alloy. However, the constituent material of the lead wiring 2a is not limited to 42 alloy, and can be changed in various ways, such as Fe-50Ni alloy.
【００２９】リード配線２ａ，２ａの交差する部分には
、図２に示すように、例えばポリイミド樹脂からなる絶
縁フィルム（第二絶縁フィルム）３が介在されており、
厚さ方向に配置されたリード配線２ａ，２ａ間の短絡が
防止されている。As shown in FIG. 2, an insulating film (second insulating film) 3 made of, for example, polyimide resin is interposed at the intersection of the lead wires 2a, 2a.
Short circuit between the lead wires 2a, 2a arranged in the thickness direction is prevented.
【００３０】また、絶縁フィルム３と、それを挟むリー
ド配線２ａ，２ａとは、図示しない所定の接着剤によっ
て接着されており、リード配線２ａ，２ａ同士が互いに
接合されている。Further, the insulating film 3 and the lead wires 2a, 2a sandwiching it are bonded together with a predetermined adhesive (not shown), and the lead wires 2a, 2a are bonded to each other.
【００３１】リード配線群２には、複数の半導体チップ
４ａ〜４ｃが接合されている。本実施例１においては、
リード配線群２の一方面と、各半導体チップ４ａ〜４ｃ
の主面とが、それらの間に、例えばポリイミド樹脂から
なる絶縁フィルム（第一絶縁フィルム）５ａ〜５ｃを介
在した状態で接合されている。A plurality of semiconductor chips 4a to 4c are bonded to the lead wiring group 2. In this Example 1,
One side of lead wiring group 2 and each semiconductor chip 4a to 4c
are bonded to each other with insulating films (first insulating films) 5a to 5c made of, for example, polyimide resin interposed therebetween.
【００３２】すなわち、本実施例１のメモリモジュール
１は、各半導体チップ４ａ〜４ｃの主面上に、絶縁フィ
ルム５ａ〜５ｃを介してリード配線２ａの配置された、
いわゆるリード・オン・チップ（以下、ＬＯＣという）
構造を有している。That is, in the memory module 1 of the first embodiment, the lead wiring 2a is arranged on the main surface of each semiconductor chip 4a to 4c via the insulating films 5a to 5c.
So-called lead-on-chip (hereinafter referred to as LOC)
It has a structure.
【００３３】なお、絶縁フィルム５ａ〜５ｃと、各半導
体チップ４ａ〜４ｃおよびリード配線群２とは、図示し
ない所定の接着剤によって接着されている。Note that the insulating films 5a to 5c, each of the semiconductor chips 4a to 4c, and the lead wiring group 2 are bonded together with a predetermined adhesive (not shown).
【００３４】各半導体チップ４ａ〜４ｃは、例えばシリ
コン（Ｓｉ）単結晶からなり、その各々の主面には、例
えばＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）やＳＲＡＭ（
Ｓｔａｔｉｃ ＲＡＭ）等のような半導体メモリ回路（
図示せず）が形成されている。Each of the semiconductor chips 4a to 4c is made of, for example, silicon (Si) single crystal, and each main surface thereof has a DRAM (Dynamic RAM) or SRAM (
Semiconductor memory circuits (Static RAM), etc.
(not shown) is formed.
【００３５】また、各半導体チップ４ａ〜４ｃの主面上
には、例えばＡｌまたはＡｌ合金からなるボンディング
パッド（以下、パッドという）６が複数形成されている
。A plurality of bonding pads (hereinafter referred to as pads) 6 made of, for example, Al or an Al alloy are formed on the main surface of each of the semiconductor chips 4a to 4c.
【００３６】パッド６は、半導体チップ４ａ〜４ｃに形
成された半導体メモリ回路の電極を外部に引き出すため
の外部引出し用端子である。The pads 6 are external lead-out terminals for leading out the electrodes of the semiconductor memory circuits formed on the semiconductor chips 4a to 4c.
【００３７】なお、図１は、各半導体チップ４ａ〜４ｃ
のパッド６の配列が全て同一の場合を示している。Note that FIG. 1 shows each semiconductor chip 4a to 4c.
This shows the case where all the pads 6 are arranged in the same way.
【００３８】パッド６と、リード配線２ａの一端とは、
例えば金（Ａｕ）からなるボンディングワイヤ７によっ
て電気的に接続されている。The pad 6 and one end of the lead wiring 2a are
For example, they are electrically connected by a bonding wire 7 made of gold (Au).
【００３９】そして、半導体チップ４ａ〜４ｃ、ボンデ
ィングワイヤ７およびリード配線群２は、図示しない所
定のモールド樹脂によって封止されている。The semiconductor chips 4a to 4c, bonding wires 7, and lead wiring group 2 are sealed with a predetermined molding resin (not shown).
【００４０】なお、図示はしないが、リード配線群２の
一部は、モールド樹脂から露出され、メモリモジュール
１を実装する基板の端子と電気的に接続されるアウター
リードを形成している。Although not shown, a portion of the lead wiring group 2 is exposed from the molding resin and forms an outer lead electrically connected to a terminal of the board on which the memory module 1 is mounted.
【００４１】このようなメモリモジュール１を製造する
には、例えば次のようにする。To manufacture such a memory module 1, for example, the following procedure is performed.
【００４２】まず、所定形状にパターン形成された複数
のリード配線２ａを、絶縁フィルム３を介して積層し、
かつ、互いに接合してリード配線群２を形成する。First, a plurality of lead wires 2a patterned into a predetermined shape are laminated with an insulating film 3 interposed therebetween.
Further, they are bonded to each other to form a lead wiring group 2.
【００４３】続いて、リード配線群２の一面上に接着剤
により絶縁フィルム５ａ〜５ｃを接合した後、その絶縁
フィルム５ａ〜５ｃ上に接着剤により半導体チップ４ａ
〜４ｃを接合する。Subsequently, after bonding the insulating films 5a to 5c with an adhesive onto one surface of the lead wiring group 2, the semiconductor chip 4a is bonded onto the insulating films 5a to 5c with an adhesive.
~ Join 4c.
【００４４】その後、各半導体チップ４ａ〜４ｃのパッ
ド６と、リード配線２ａの一端とをボンディングワイヤ
７によって電気的に接続する。Thereafter, the pads 6 of each of the semiconductor chips 4a to 4c and one end of the lead wiring 2a are electrically connected by bonding wires 7.
【００４５】最後に、半導体チップ４ａ〜４ｃ、ボンデ
ィングワイヤ７およびリード配線群２のアウターリード
を除く部分を、所定のモールド樹脂等によって封止し、
メモリモジュール１を製造する。Finally, the semiconductor chips 4a to 4c, the bonding wires 7, and the parts of the lead wiring group 2 except for the outer leads are sealed with a predetermined molding resin or the like.
A memory module 1 is manufactured.
【００４６】次に、例えばパッド配列の変更に伴うリー
ド配線群２の配線経路の変更を図３〜図７により説明す
る。Next, a change in the wiring route of the lead wiring group 2 due to a change in the pad arrangement, for example, will be explained with reference to FIGS. 3 to 7.
【００４７】図３は、半導体チップ４ａ〜４ｃのうちの
半導体チップ４ａのパッド６ａ，６ｂの配列のみが変更
される場合を示している。FIG. 3 shows a case where only the arrangement of pads 6a and 6b of semiconductor chip 4a among semiconductor chips 4a to 4c is changed.
【００４８】すなわち、半導体チップ４ａのパッド６ａ
，６ｂの配列のみが、他の半導体チップ４ｂ，４ｃのパ
ッド６ａ，６ｂの配列と異なる。That is, the pad 6a of the semiconductor chip 4a
, 6b is different from the arrangement of the pads 6a, 6b of the other semiconductor chips 4b, 4c.
【００４９】この場合、本実施例１においては、例えば
次のようにしてその配列の変更に対応する。In this case, in the first embodiment, the arrangement can be changed in the following manner, for example.
【００５０】まず、各半導体チップ４ａ〜４ｃにおいて
パッド６ａ，６ｂ以外の複数のパッド６の配列は同一な
ので、図４に示すように、その複数のパッド６に接続さ
れる複数のリード配線２ａは、その配置およびパターン
形状を変更しないで良い。First, in each of the semiconductor chips 4a to 4c, the arrangement of the plurality of pads 6 other than the pads 6a and 6b is the same, so as shown in FIG. 4, the plurality of lead wirings 2a connected to the plurality of pads 6 are , the arrangement and pattern shape need not be changed.
【００５１】すなわち、従来の場合は、パッド配列の一
部が変更されただけでも配線基板全部を製造し直さなけ
ればならないが、本実施例１の場合は、配列の変更され
ないパッド６に関係する複数のリード配線２ａをそのま
ま使用することができる。That is, in the conventional case, even if only a part of the pad arrangement is changed, the entire wiring board must be remanufactured, but in the case of the first embodiment, the wiring board related to the pad 6 whose arrangement is not changed. The plurality of lead wires 2a can be used as they are.
【００５２】続いて、図５の斜線で示すようなリード配
線２ｂを用意し、そのリード配線２ｂと他のリード配線
２ａとを絶縁フィルム３（図２参照）を介して接合する
。Subsequently, a lead wire 2b as shown by diagonal lines in FIG. 5 is prepared, and the lead wire 2b and another lead wire 2a are joined via an insulating film 3 (see FIG. 2).
【００５３】リード配線２ｂは、各半導体チップ４ａ〜
４ｃのパッド６ｂ間を電気的に接続するための配線であ
り、その形状が、図１の同一箇所に配置されているリー
ド配線２ａの形状と若干異なっている。The lead wiring 2b connects each semiconductor chip 4a to
This is a wiring for electrically connecting between the pads 6b of 4c, and its shape is slightly different from the shape of the lead wiring 2a arranged at the same location in FIG.
【００５４】その後、図６の斜線で示すようなリード配
線２ｃを用意し、そのリード配線２ｃと他のリード配線
２ａ，２ｂとを絶縁フィルム３（図２参照）を介して接
合し、リード配線群２を形成する。After that, a lead wire 2c as shown by diagonal lines in FIG. 6 is prepared, and the lead wire 2c and other lead wires 2a and 2b are joined via an insulating film 3 (see FIG. 2), and the lead wire Form group 2.
【００５５】リード配線２ｃは、各半導体チップ４ａ〜
４ｃのパッド６ａ間を電気的に接続するための配線であ
り、その形状が、図１の同一箇所に配置されているリー
ド配線２ａの形状と若干異なっている。The lead wiring 2c connects each semiconductor chip 4a to
The lead wire 2a is a wire for electrically connecting the pads 6a of the pads 4c, and its shape is slightly different from the shape of the lead wire 2a arranged at the same location in FIG.
【００５６】次いで、図７に示すように、リード配線群
２上に接着剤により絶縁フィルム５ａ〜５ｃを接着した
後、各絶縁フィルム５ａ〜５ｃ上に接着剤により各半導
体チップ４ａ〜４ｃを接着する。Next, as shown in FIG. 7, insulating films 5a to 5c are bonded onto lead wiring group 2 with adhesive, and then semiconductor chips 4a to 4c are bonded onto each insulating film 5a to 5c with adhesive. do.
【００５７】その後、パッド６と、リード配線２ａ〜２
ｃとを、ボンディングワイヤ７によって電気的に接続す
る。なお、図７では、リード配線２ｃのみを斜線で示す
。After that, the pad 6 and the lead wirings 2a to 2
c is electrically connected by bonding wire 7. Note that in FIG. 7, only the lead wiring 2c is shown with diagonal lines.
【００５８】このように本実施例１によれば、以下の効
果を得ることが可能となる。As described above, according to the first embodiment, the following effects can be obtained.
【００５９】（１）．半導体チップ４ａ〜４ｃ自体をリ
ード配線群２に実装するので、メモリモジュール１の平
面寸法および厚さ方向の寸法を縮小することができ、メ
モリモジュール１を小形とすることが可能となる。(1). Since the semiconductor chips 4a to 4c themselves are mounted on the lead wiring group 2, the planar dimensions and dimensions in the thickness direction of the memory module 1 can be reduced, and the memory module 1 can be made compact.
【００６０】（２）．半導体チップ４ａ〜４ｃ自体をリ
ード配線群２に実装するので、実装密度を向上させるこ
とができ、メモリモジュール１の全体寸法を増大させる
ことなく、モジュール機能やメモリ容量を向上させるこ
とが可能となる。(2). Since the semiconductor chips 4a to 4c themselves are mounted on the lead wiring group 2, the mounting density can be improved, and the module function and memory capacity can be improved without increasing the overall dimensions of the memory module 1. .
【００６１】（３）．リード配線群２を多層構造とする
ことにより、メモリモジュール１の平面寸法を縮小する
ことができ、メモリモジュール１をさらに小形にするこ
とが可能となる。(3). By forming the lead wiring group 2 into a multilayer structure, the planar dimensions of the memory module 1 can be reduced, and the memory module 1 can be made even more compact.
【００６２】（４）．リード配線群２を多層構造とする
ことにより、リード配線群２上の半導体チップ４ａ〜４
ｃ同士の配線接続の自由度を向上させることが可能とな
る。(4). By making the lead wiring group 2 have a multilayer structure, the semiconductor chips 4a to 4 on the lead wiring group 2
It becomes possible to improve the degree of freedom in wiring connections between c.c.
【００６３】（５）．リード配線群２上に実装された複
数の半導体チップ４ａ〜４ｃを全体的に封止することに
より、個々の半導体チップ４ａ〜４ｃを封止する必要が
ない。(5). By sealing the plurality of semiconductor chips 4a to 4c mounted on the lead wiring group 2 as a whole, there is no need to seal the individual semiconductor chips 4a to 4c.
【００６４】その上、プリント配線基板等のような配線
基板の製造よりもリード配線群２の形成の方が容易であ
り、材料も少なくて済む。Furthermore, forming the lead wiring group 2 is easier than manufacturing a wiring board such as a printed wiring board, and requires less material.
【００６５】これらにより、従来技術よりも材料および
工数を低減することができるので、メモリモジュール１
のコストを低減することが可能となる。[0065] With these, materials and man-hours can be reduced compared to the conventional technology, so the memory module 1
This makes it possible to reduce costs.
【００６６】（６）．半導体チップ４ａ〜４ｃをリード
配線群２に実装する工程に先立って、リード配線群２の
うちの所定のリード配線２ａを、パターン形状の異なる
他のリード配線２ｂ，２ｃに取り換えて、リード配線群
２の配線経路を変更することにより、例えばパッド６の
配列の変更等のためにモジュールを構成する配線経路の
一部のみを変更しなければならない場合でも、配線経路
全部を作り直す必要はなく、変更される部分だけを変え
れば良い。これにより、メモリモジュール１の多様化に
柔軟に対応することが可能となる。(6). Prior to the step of mounting the semiconductor chips 4a to 4c on the lead wiring group 2, a predetermined lead wiring 2a of the lead wiring group 2 is replaced with other lead wirings 2b and 2c having different pattern shapes, and the lead wiring group By changing the wiring route 2, even if only a part of the wiring route that makes up the module has to be changed, for example due to a change in the arrangement of the pads 6, there is no need to recreate the entire wiring route, and the change can be made. You only need to change the part that is done. This makes it possible to flexibly respond to diversification of the memory module 1.
【００６７】また、配線経路全部を作り直すのでなく、
変更される部分だけを変えれば良いので、パッド配列の
変更等に伴い配線基板全部を最初から製造し直す従来技
術の場合よりも、材料や工数を低減することができ、変
更によるメモリモジュール１のコストの増加を抑制する
ことが可能となる。[0067] In addition, instead of recreating the entire wiring route,
Since only the parts to be changed need to be changed, materials and man-hours can be reduced compared to the conventional technology in which the entire wiring board is remanufactured from scratch due to changes in pad arrangement, etc. It becomes possible to suppress an increase in costs.
【００６８】[0068]
【実施例２】図８は本発明の他の実施例である半導体集
積回路装置の要部平面図、図９は図８の半導体集積回路
装置の要部側面図である。Embodiment 2 FIG. 8 is a plan view of a main part of a semiconductor integrated circuit device according to another embodiment of the present invention, and FIG. 9 is a side view of a main part of the semiconductor integrated circuit device of FIG.
【００６９】本実施例２においては、図８および図９に
示すように、半導体チップ４ａ〜４ｃが、リード配線群
２の両面に交互に接合されている。In the second embodiment, as shown in FIGS. 8 and 9, semiconductor chips 4a to 4c are alternately bonded to both surfaces of lead wiring group 2.
【００７０】ただし、本実施例２においては、半導体チ
ップ４ａ〜４ｃの裏面と、リード配線群２とが、それら
の間に絶縁フィルム５ａ〜５ｃ（図９参照）を介在した
状態で接合されている。However, in the second embodiment, the back surfaces of the semiconductor chips 4a to 4c and the lead wiring group 2 are joined with insulating films 5a to 5c (see FIG. 9) interposed between them. There is.
【００７１】すなわち、本実施例２のメモリモジュール
１は、リード配線群２上に絶縁フィルム５ａ〜５ｃを介
して半導体チップ４ａ〜４ｃの実装された、いわゆるチ
ップ・オン・リード（以下、ＣＯＬという）構造を有し
ている。That is, the memory module 1 of the second embodiment is a so-called chip-on-lead (hereinafter referred to as COL) in which semiconductor chips 4a to 4c are mounted on the lead wiring group 2 via insulating films 5a to 5c. ) structure.
【００７２】ところで、本実施例２の場合、隣接する半
導体チップ４ａ〜４ｃのパッド６の配列が対称となる。In the case of the second embodiment, the pads 6 of adjacent semiconductor chips 4a to 4c are arranged symmetrically.
【００７３】そこで、図８に示すように、各リード配線
２ａを互いに平行に蛇行させることにより、リード配線
２ａ，２ａを交差させないようにすることができる。Therefore, as shown in FIG. 8, by making each lead wire 2a meander parallel to each other, it is possible to prevent the lead wires 2a, 2a from intersecting each other.
【００７４】このため、例えば静電誘導ノイズや電磁誘
導ノイズ等のような信号相互間の干渉現象の発生する箇
所を、隣接するリード配線２ａ，２ａ間のみとすること
ができるので、その信号相互間の干渉現象を低減するこ
とが可能となる。Therefore, the area where interference phenomena between signals such as electrostatic induction noise and electromagnetic induction noise occur can be limited to only between the adjacent lead wirings 2a, 2a, so that the signals are not mutually affected. It becomes possible to reduce the interference phenomenon between the two.
【００７５】ただし、メモリモジュール１を構成する上
で、リード配線２ａ，２ａを交差させることが必要な箇
所には、前記実施例１と同様、絶縁フィルム３を介して
リード配線２ａ，２ａを積層させる。However, in configuring the memory module 1, at locations where it is necessary for the lead wires 2a, 2a to intersect, the lead wires 2a, 2a are laminated with an insulating film 3 in between, as in the first embodiment. let
【００７６】このように本実施例２によれば、前記実施
例１で得られた効果の他に、以下の効果を得ることが可
能となる。As described above, according to the second embodiment, in addition to the effects obtained in the first embodiment, the following effects can be obtained.
【００７７】すなわち、隣接する半導体チップ４ａ〜４
ｃのパッド６の配列が対称となるので、各リード配線２
ａを互いに平行に蛇行させることにより、リード配線２
ａ，２ａを交差させないようにすることができる。That is, adjacent semiconductor chips 4a to 4
Since the arrangement of pads 6 of c is symmetrical, each lead wiring 2
By meandering the wires a parallel to each other, the lead wires 2
It is possible to prevent a and 2a from intersecting.
【００７８】このため、例えば静電誘導ノイズや電磁誘
導ノイズ等のような信号相互間の干渉現象の発生する箇
所を、隣接するリード配線２ａ，２ａ間のみとすること
ができるので、その信号相互間の干渉現象を低減するこ
とが可能となる。Therefore, the area where interference phenomena between signals such as electrostatic induction noise and electromagnetic induction noise occur can be limited to only between the adjacent lead wirings 2a, 2a, so that the signals are not mutually affected. It becomes possible to reduce the interference phenomenon between the two.
【００７９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。[0079] Above, the invention made by the present inventor has been specifically explained based on Examples, but the present invention is not limited to Examples 1 and 2, and various modifications can be made without departing from the gist thereof. It goes without saying that it is possible.
【００８０】例えば前記実施例１においては、ＬＯＣ構
造の場合について説明したが、これに限定されるもので
はなく、例えば図１０および図１１に示すように、リー
ド配線群２上に、絶縁フィルム５ａ〜５ｃを介して半導
体チップ４ａ〜４ｃが実装されたＣＯＬ構造としても良
い。この場合も前記実施例１と同様の効果を得ることが
可能となる。For example, in the first embodiment, the case of the LOC structure has been described, but the invention is not limited to this. For example, as shown in FIGS. 10 and 11, the insulating film 5a is A COL structure may be used in which the semiconductor chips 4a to 4c are mounted via the semiconductor chips 4a to 5c. In this case as well, it is possible to obtain the same effects as in the first embodiment.
【００８１】また、前記実施例１においては、モジュー
ル機能の多様化としてパッド配列の変更を例にとりそれ
に本発明を適用した場合について説明したが、これに限
定されるものではなく種々適用可能であり、例えばモジ
ュール機能自体の変更に対しても本発明を適用できる。
この場合もその変更に柔軟に対応することが可能である
。Furthermore, in the first embodiment, the case where the present invention is applied to changing the pad arrangement as an example of diversifying module functions was explained, but the present invention is not limited to this and various other applications are possible. For example, the present invention can also be applied to changes in module functions themselves. In this case as well, it is possible to flexibly respond to changes.
【００８２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
モジュールに適用した場合について説明したが、これに
限定されず種々適用可能であり、例えばメモリ回路およ
び論理回路を有するマルチチップモジュール等、他の半
導体集積回路装置に適用することも可能である。[0082] In the above explanation, the invention made by the present inventor was mainly applied to a memory module, which is the background field of application. It is also possible to apply the present invention to other semiconductor integrated circuit devices, such as multi-chip modules having logic circuits.
【００８３】[0083]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。[Effects of the Invention] Among the inventions disclosed in this application, the effects obtained by the typical inventions are briefly explained as follows.
It is as follows.
【００８４】（１）．すなわち、請求項１記載の発明に
よれば、半導体チップ自体をリード配線群上に実装する
ので、製品の平面寸法および厚さ方向の寸法を縮小する
ことができる。(1). That is, according to the first aspect of the invention, since the semiconductor chip itself is mounted on the lead wiring group, the planar dimensions and the dimensions in the thickness direction of the product can be reduced.
【００８５】これにより、マルチチップモジュールを有
する半導体集積回路装置を小形にすることが可能となる
。[0085] This makes it possible to downsize a semiconductor integrated circuit device having a multi-chip module.
【００８６】また、リード配線群上に実装された複数の
半導体チップを全体的に封止することにより、個々の半
導体チップを封止する必要がない。Furthermore, by encapsulating the plurality of semiconductor chips mounted on the lead wiring group as a whole, there is no need to encapsulate each individual semiconductor chip.
【００８７】その上、プリント配線基板等のような配線
基板の製造よりもリード配線の形成の方が容易であり、
材料も少なくて済む。Furthermore, forming lead wiring is easier than manufacturing wiring boards such as printed wiring boards,
It also requires less materials.
【００８８】これらにより、従来技術よりも材料および
工数を低減することができるので、マルチチップモジュ
ールを有する半導体集積回路装置のコストを低減するこ
とが可能となる。[0088] As a result of these, materials and man-hours can be reduced compared to the conventional technology, and therefore it is possible to reduce the cost of a semiconductor integrated circuit device having a multi-chip module.
【００８９】（２）．請求項２記載の発明によれば、リ
ード配線群を多層構造とすることにより、マルチチップ
モジュールを有する半導体集積回路装置の平面寸法をさ
らに縮小することができる。(2). According to the second aspect of the invention, by forming the lead wiring group into a multilayer structure, the planar dimensions of a semiconductor integrated circuit device having a multi-chip module can be further reduced.
【００９０】これにより、マルチチップモジュールを有
する半導体集積回路装置をさらに小形にすることが可能
となる。[0090] This makes it possible to further downsize a semiconductor integrated circuit device having a multi-chip module.
【００９１】また、リード配線群を多層構造とすること
により、リード配線群に実装された複数の半導体チップ
間の配線接続の自由度を向上させることが可能となる。Furthermore, by making the lead wiring group have a multilayer structure, it is possible to improve the degree of freedom in wiring connections between a plurality of semiconductor chips mounted on the lead wiring group.
【００９２】（３）．上記した請求項５記載の発明によ
れば、例えばモジュール機能の変更や端子配列の変更等
のためにモジュールを構成する配線経路の一部を変更し
なければならない場合、配線経路全部を作り直す必要は
なく、変更される部分だけを変えれば良い。これにより
、マルチチップモジュールを有する半導体集積回路装置
の機能の多様化に柔軟に対応することが可能となる。(3). According to the invention described in claim 5, when a part of the wiring route that constitutes the module has to be changed, for example, to change the module function or change the terminal arrangement, it is not necessary to recreate the entire wiring route. Instead, you only need to change the parts that will be changed. This makes it possible to flexibly respond to the diversification of functions of semiconductor integrated circuit devices having multi-chip modules.
【００９３】また、配線経路全部を作り直すのではなく
、変更される部分だけ変えれば良いので、従来技術より
も材料や工数を低減することができ、変更による製品コ
ストの増加を抑制することが可能となる。[0093] Also, since it is only necessary to change the parts that need to be changed instead of recreating the entire wiring route, it is possible to reduce materials and man-hours compared to conventional technology, and it is possible to suppress increases in product costs due to changes. becomes.
【図１】本発明の一実施例である半導体集積回路装置の
要部平面図である。FIG. 1 is a plan view of a main part of a semiconductor integrated circuit device that is an embodiment of the present invention.
【図２】図１のＩＩ−ＩＩ線の断面図である。FIG. 2 is a sectional view taken along line II-II in FIG. 1;
【図３】リード配線群の配線経路の変更を説明するため
の説明図である。FIG. 3 is an explanatory diagram for explaining a change in the wiring route of a lead wiring group.
【図４】図３に続くリード配線群の配線経路の変更を説
明するための説明図である。FIG. 4 is an explanatory diagram for explaining a change in the wiring route of the lead wiring group following FIG. 3;
【図５】図４に続くリード配線群の配線経路の変更を説
明するための説明図である。FIG. 5 is an explanatory diagram for explaining a change in the wiring route of the lead wiring group following FIG. 4;
【図６】図５に続くリード配線群の配線経路の変更を説
明するための説明図である。6 is an explanatory diagram for explaining a change in the wiring route of the lead wiring group following FIG. 5; FIG.
【図７】図６に続くリード配線群の配線経路の変更を説
明するための説明図である。7 is an explanatory diagram for explaining a change in the wiring route of the lead wiring group following FIG. 6; FIG.
【図８】本発明の他の実施例である半導体集積回路装置
の要部平面図である。FIG. 8 is a plan view of a main part of a semiconductor integrated circuit device according to another embodiment of the present invention.
【図９】図８の半導体集積回路装置の要部側面図である
。9 is a side view of essential parts of the semiconductor integrated circuit device of FIG. 8; FIG.
【図１０】本発明の他の実施例である半導体集積回路装
置の要部平面図である。FIG. 10 is a plan view of a main part of a semiconductor integrated circuit device according to another embodiment of the present invention.
【図１１】図１０のＸＩ−ＸＩ線の断面図である。11 is a sectional view taken along line XI-XI in FIG. 10. FIG.
１ メモリモジュール（半導体集積回路装置）２
リード配線群
２ａ リード配線
２ｂ リード配線
２ｃ リード配線
３ 絶縁フィルム（第二絶縁フィルム）４ａ 半導
体チップ
４ｂ 半導体チップ
４ｃ 半導体チップ
５ａ 絶縁フィルム（第一絶縁フィルム）５ｂ 絶
縁フィルム（第一絶縁フィルム）５ｃ 絶縁フィルム
（第一絶縁フィルム）６ ボンディングパッド
６ａ ボンディングパッド
６ｂ ボンディングパッド
７ ボンディングワイヤ1 Memory module (semiconductor integrated circuit device) 2
Lead wiring group 2a Lead wiring 2b Lead wiring 2c Lead wiring 3 Insulating film (second insulating film) 4a Semiconductor chip 4b Semiconductor chip 4c Semiconductor chip 5a Insulating film (first insulating film) 5b Insulating film (first insulating film) 5c Insulating Film (first insulating film) 6 Bonding pad 6a Bonding pad 6b Bonding pad 7 Bonding wire
Claims (5)
して実装された複数の半導体チップからなるマルチチッ
プモジュールを有することを特徴とする半導体集積回路
装置。1. A semiconductor integrated circuit device comprising a multi-chip module consisting of a plurality of semiconductor chips mounted on a lead wiring group via a first insulating film.
ード配線間に第二絶縁フィルムを介在させて、前記リー
ド配線を積層させたことを特徴とする請求項１記載の半
導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the lead wires are stacked with a second insulating film interposed between the intersecting lead wires of the lead wire group.
、前記リード配線群の一面とを前記第一絶縁フィルムを
介して接合したことを特徴とする請求項１または２記載
の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein a main surface or a back surface of the semiconductor chip and one surface of the lead wiring group are joined via the first insulating film.
チップを交互に実装したことを特徴とする請求項１また
は２記載の半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor chips are alternately mounted on both sides of the lead wiring group.
製造する際、前記半導体チップの実装工程に先立って、
前記リード配線群のうちの所定のリード配線を、パター
ン形状の異なる他のリード配線に取り換えて、前記リー
ド配線群の配線経路を変更することを特徴とする半導体
集積回路装置の製造方法。5. When manufacturing the semiconductor integrated circuit device according to claim 2, prior to the step of mounting the semiconductor chip,
A method for manufacturing a semiconductor integrated circuit device, characterized in that a predetermined lead wire of the lead wire group is replaced with another lead wire having a different pattern shape to change the wiring route of the lead wire group.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12430791A JPH04350961A (en) | 1991-05-29 | 1991-05-29 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12430791A JPH04350961A (en) | 1991-05-29 | 1991-05-29 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350961A true JPH04350961A (en) | 1992-12-04 |
Family
ID=14882096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12430791A Pending JPH04350961A (en) | 1991-05-29 | 1991-05-29 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04350961A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2720190A1 (en) * | 1994-05-20 | 1995-11-24 | Matra Marconi Space France | Method for connecting the output pads of an integrated circuit chip, and multi-chip module thus obtained. |
| US6756661B2 (en) | 2000-03-24 | 2004-06-29 | Hitachi, Ltd. | Semiconductor device, a semiconductor module loaded with said semiconductor device and a method of manufacturing said semiconductor device |
-
1991
- 1991-05-29 JP JP12430791A patent/JPH04350961A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2720190A1 (en) * | 1994-05-20 | 1995-11-24 | Matra Marconi Space France | Method for connecting the output pads of an integrated circuit chip, and multi-chip module thus obtained. |
| US6756661B2 (en) | 2000-03-24 | 2004-06-29 | Hitachi, Ltd. | Semiconductor device, a semiconductor module loaded with said semiconductor device and a method of manufacturing said semiconductor device |
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