JPH04349720A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH04349720A JPH04349720A JP12153991A JP12153991A JPH04349720A JP H04349720 A JPH04349720 A JP H04349720A JP 12153991 A JP12153991 A JP 12153991A JP 12153991 A JP12153991 A JP 12153991A JP H04349720 A JPH04349720 A JP H04349720A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- sampling clock
- digital signal
- circuit
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、特
にサンプリングクロックを用いたＰＣＭ符号器などに用
いられるＡ／Ｄ変換器の高速化に関する。
にサンプリングクロックを用いたＰＣＭ符号器などに用
いられるＡ／Ｄ変換器の高速化に関する。
【０００２】
【従来の技術】従来、この種Ａ／Ｄ変換器は音声、動画
などのアナログ信号を入力し、サンプリングクロックで
サンプリングした後、レベル比較、量子化、圧縮、符号
化などの処理工程を経てディジタル信号に変換出力して
いる。このＡ／Ｄ変換器は、通常１回路で構成され専用
、或いは他回路との混在でＬＳＩ化されている。
などのアナログ信号を入力し、サンプリングクロックで
サンプリングした後、レベル比較、量子化、圧縮、符号
化などの処理工程を経てディジタル信号に変換出力して
いる。このＡ／Ｄ変換器は、通常１回路で構成され専用
、或いは他回路との混在でＬＳＩ化されている。
【０００３】
【発明が解決しようとする課題】以上説明した従来のＡ
／Ｄ変換器では、動画など高速のアナログ信号をディジ
タル信号に変換する場合、各処理工程の高速化が必要と
なるが、処理工程が多いなどのため技術的に困難な面が
あり、高速化が困難であった。
／Ｄ変換器では、動画など高速のアナログ信号をディジ
タル信号に変換する場合、各処理工程の高速化が必要と
なるが、処理工程が多いなどのため技術的に困難な面が
あり、高速化が困難であった。
【０００４】
【課題を解決するための手段】本発明のＡ／Ｄ変換器は
、サンプリングクロックを用いてアナログ信号をディジ
タル信号に変換する第１のＡ／Ｄ変換回路と、前記サン
プリングクロックの位相を反転させる位相反転回路と、
前記位相反転回路の出力を用い前記ァナログ信号をディ
ジタル信号に変換する第２のＡ／Ｄ変換回路と、前記第
１のＡ／Ｄ変換回路と前記第２のＡ／Ｄ変換回路の各出
力を前記サンプリングクロックを用いて多重化する多重
化回路とから構成している。
、サンプリングクロックを用いてアナログ信号をディジ
タル信号に変換する第１のＡ／Ｄ変換回路と、前記サン
プリングクロックの位相を反転させる位相反転回路と、
前記位相反転回路の出力を用い前記ァナログ信号をディ
ジタル信号に変換する第２のＡ／Ｄ変換回路と、前記第
１のＡ／Ｄ変換回路と前記第２のＡ／Ｄ変換回路の各出
力を前記サンプリングクロックを用いて多重化する多重
化回路とから構成している。
【０００５】或いは、アナログ信号を入力し、サンプリ
ングクロックを用いて前記アナログ信号をサンプリング
した後、ディジタル信号に変換出力するＡ／Ｄ変換回路
を有するＡ／Ｄ変換器において、前記アナログ信号を入
力し前記サンプリングクロックの位相を反転させたサン
プリングクロックを用いた他のＡ／Ｄ変換回路を付加し
、２つのＡ／Ｄ変換回路の出力を前記サンプリングクロ
ックを用いて多重化しディジタル信号として出力する多
重化回路とから構成している。
ングクロックを用いて前記アナログ信号をサンプリング
した後、ディジタル信号に変換出力するＡ／Ｄ変換回路
を有するＡ／Ｄ変換器において、前記アナログ信号を入
力し前記サンプリングクロックの位相を反転させたサン
プリングクロックを用いた他のＡ／Ｄ変換回路を付加し
、２つのＡ／Ｄ変換回路の出力を前記サンプリングクロ
ックを用いて多重化しディジタル信号として出力する多
重化回路とから構成している。
【０００６】
【実施例】次に本発明の実施例について図を参照し説明
する。図１は本実施例の回路構成を示すブロック図であ
る。入力端子１からのアナログ信号ａは、Ａ／Ｄ変換回
路（１）２とＡ／Ｄ変換回路（２）３に入力される。Ａ
／Ｄ変換回路（１）２において、入力されたアナログ信
号ａは、入力端子４からのサンプリングクロックｂのハ
イレベルによりサンプリングされ、量子化、圧縮、符号
化などの処理工程を経てディジタル信号ｄとなる。，一
方、Ａ／Ｄ変換回路（２）３においても、同様にアナロ
グ信号ａは変換されディジタル信号ｅとなるが、サンプ
リングクロックは位相反転回路６を通り位相が反転され
たサンプリングクロックｃを使用するので、ディジタル
信号ｅはディジタル信号ｄと位相が１８０°遅れていい
る。
する。図１は本実施例の回路構成を示すブロック図であ
る。入力端子１からのアナログ信号ａは、Ａ／Ｄ変換回
路（１）２とＡ／Ｄ変換回路（２）３に入力される。Ａ
／Ｄ変換回路（１）２において、入力されたアナログ信
号ａは、入力端子４からのサンプリングクロックｂのハ
イレベルによりサンプリングされ、量子化、圧縮、符号
化などの処理工程を経てディジタル信号ｄとなる。，一
方、Ａ／Ｄ変換回路（２）３においても、同様にアナロ
グ信号ａは変換されディジタル信号ｅとなるが、サンプ
リングクロックは位相反転回路６を通り位相が反転され
たサンプリングクロックｃを使用するので、ディジタル
信号ｅはディジタル信号ｄと位相が１８０°遅れていい
る。
【０００７】ディジタル信号ｄ、ｅは、多重回路５に入
力されサンプリングクロックｂにより交互に選択されて
時分割多重される。多重化されたディジタル信号ｆは、
１回のサンプリング周期に２つのサンプリング値を有す
るので、２倍の速度でディジタル信号化されたことにな
る。
力されサンプリングクロックｂにより交互に選択されて
時分割多重される。多重化されたディジタル信号ｆは、
１回のサンプリング周期に２つのサンプリング値を有す
るので、２倍の速度でディジタル信号化されたことにな
る。
【０００８】図２は本実施例の動作を説明するタイミン
グチャートである。入力されたアナログ信号ａは、位相
が反転したサンプリングクロックｂ、ｃで、それぞれ変
換され位相差１８０°のディジタル信号ｄ、ｅとなり、
両信号は時分割多重され２倍の速度のディジタル信号ｆ
となる。
グチャートである。入力されたアナログ信号ａは、位相
が反転したサンプリングクロックｂ、ｃで、それぞれ変
換され位相差１８０°のディジタル信号ｄ、ｅとなり、
両信号は時分割多重され２倍の速度のディジタル信号ｆ
となる。
【０００９】尚、本Ａ／Ｄ変換器に対応するＤ／Ａ変換
器においては、以上説明した変換過程と逆の過程を辿る
ことになる。
器においては、以上説明した変換過程と逆の過程を辿る
ことになる。
【００１０】
【発明の効果】以上説明したように本発明は、位相差１
８０°を有する２つのＡ／Ｄ変換回路の出力を多重化し
ているので、各Ａ／Ｄ変換回路の出力の２倍の速度を有
するディジタル信号を得ることができ、Ａ／Ｄ変換器の
高速化に効果がある。
８０°を有する２つのＡ／Ｄ変換回路の出力を多重化し
ているので、各Ａ／Ｄ変換回路の出力の２倍の速度を有
するディジタル信号を得ることができ、Ａ／Ｄ変換器の
高速化に効果がある。
【図１】本実施例の回路構成を示すブロック図である。
【図２】本実施例の動作を説明するタイミングチャート
である。
である。
１ 入力端子
２ Ａ／Ｄ変換回路（１）
３ Ａ／Ｄ変換回路｛２）
４ 入力端子
５ 多重回路
６ 位相反転回路
７ 出力端子
Claims (2)
- 【請求項１】 サンプリングクロックを用いてアナロ
グ信号をディジタル信号に変換する第１のＡ／Ｄ変換回
路と、前記サンプリングクロックの位相を反転させる位
相反転回路と、前記位相反転回路の出力を用い前記アナ
ログ信号をディジタル信号に変換する第２のＡ／Ｄ変換
回路と、前記第１のＡ／Ｄ変換回路と前記第２のＡ／Ｄ
変換回路の出力を前記サンプリングクロックを用いて多
重化する多重化回路を含むことを特徴とするＡ／Ｄ変換
器。 - 【請求項２】 アナログ信号を入力し、サンプリング
クロックを用いて前記アナログ信号をサンプリングした
後、ディジタル信号に変換出力するＡ／Ｄ変換回路を有
するＡ／Ｄ変換器において、前記アナログ信号を入力し
前記サンプリングクロックの位相を反転させたサンプリ
ングクロックを用いた他のＡ／Ｄ変換回路を付加し、２
つのＡ／Ｄ変換回路の出力を前記サンプリングクロック
を用いて多重化してディジタル信号として出力すること
を特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12153991A JPH04349720A (ja) | 1991-05-28 | 1991-05-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12153991A JPH04349720A (ja) | 1991-05-28 | 1991-05-28 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349720A true JPH04349720A (ja) | 1992-12-04 |
Family
ID=14813751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12153991A Pending JPH04349720A (ja) | 1991-05-28 | 1991-05-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017201257A (ja) * | 2016-05-06 | 2017-11-09 | 株式会社トーメーコーポレーション | 光断層像撮影装置 |
-
1991
- 1991-05-28 JP JP12153991A patent/JPH04349720A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017201257A (ja) * | 2016-05-06 | 2017-11-09 | 株式会社トーメーコーポレーション | 光断層像撮影装置 |
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