JPH04349715A - タイマ回路 - Google Patents
タイマ回路Info
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- JPH04349715A JPH04349715A JP3123349A JP12334991A JPH04349715A JP H04349715 A JPH04349715 A JP H04349715A JP 3123349 A JP3123349 A JP 3123349A JP 12334991 A JP12334991 A JP 12334991A JP H04349715 A JPH04349715 A JP H04349715A
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- JP
- Japan
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- pulse
- circuit
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- 230000035945 sensitivity Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001502 supplementing effect Effects 0.000 abstract 1
- 230000001934 delay Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/033—Monostable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/355—Monostable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路において時間
待ちタイマ等に用いられるにタイマ回路に関する。
待ちタイマ等に用いられるにタイマ回路に関する。
【０００２】
【従来の技術】電子回路において一定時間幅のパルスを
発生させようとする際には、一般にワンショットタイマ
（単安定マルチバイブレータ）が用いられる。しかし、
ワンショットタイマは、入力パルスをトリガとして使用
するだけなので、入力パルスのパルス幅を所定時間幅だ
け伸長させたいというような場合には利用できない。
発生させようとする際には、一般にワンショットタイマ
（単安定マルチバイブレータ）が用いられる。しかし、
ワンショットタイマは、入力パルスをトリガとして使用
するだけなので、入力パルスのパルス幅を所定時間幅だ
け伸長させたいというような場合には利用できない。
【０００３】そこで、このような場合、従来は、図５に
示すようなタイマ回路を用いて、入力パルスのパルス幅
をパルス伸長回路１１により所定時間分だけ伸長させる
ようにしていた。即ち、このタイマ回路のパルス伸長回
路１１は、入力パルスとこの入力パルスを遅延回路１１
ａによって遅延させたパルスとをＯＲ回路１１ｂに入力
するようになっている。すると、ＯＲ回路１１ｂの出力
は、図６に示すように、入力パルスのパルス幅を遅延回
路１１ａの遅延時間Ｄだけ伸長させたパルスとなる。
示すようなタイマ回路を用いて、入力パルスのパルス幅
をパルス伸長回路１１により所定時間分だけ伸長させる
ようにしていた。即ち、このタイマ回路のパルス伸長回
路１１は、入力パルスとこの入力パルスを遅延回路１１
ａによって遅延させたパルスとをＯＲ回路１１ｂに入力
するようになっている。すると、ＯＲ回路１１ｂの出力
は、図６に示すように、入力パルスのパルス幅を遅延回
路１１ａの遅延時間Ｄだけ伸長させたパルスとなる。
【０００４】ただし、入力パルスのパルス幅が遅延時間
Ｄよりも短い場合には、図７に示すように、入力パルス
が立ち下がってから遅延回路１１ａを通ったパルスが立
ち上がるまでの間にＯＲ回路１１ｂの出力が先に立ち下
がり、出力パルスが分断されることになる。従って、入
力パルスのパスル幅が短くなるおそれがある場合やパル
ス幅を大幅に伸長させたい場合には、図８に示すように
、遅延回路１１ａとＯＲ回路１１ｂとからなるパルス伸
長回路１１を複数段組み合わせて使用し、入力パルスの
パルス幅が短いものであっても任意の長さまで伸長させ
て出力することができるようにしていた。
Ｄよりも短い場合には、図７に示すように、入力パルス
が立ち下がってから遅延回路１１ａを通ったパルスが立
ち上がるまでの間にＯＲ回路１１ｂの出力が先に立ち下
がり、出力パルスが分断されることになる。従って、入
力パルスのパスル幅が短くなるおそれがある場合やパル
ス幅を大幅に伸長させたい場合には、図８に示すように
、遅延回路１１ａとＯＲ回路１１ｂとからなるパルス伸
長回路１１を複数段組み合わせて使用し、入力パルスの
パルス幅が短いものであっても任意の長さまで伸長させ
て出力することができるようにしていた。
【０００５】
【発明が解決しようとする課題】ところが、上記図８に
示した従来のタイマ回路であっても、入力パルスのパル
ス幅が各段のパルス伸長回路１１における遅延回路１１
ａの遅延時間よりもさらに短かった場合には、前記図７
で示した場合と同様に、出力パルスが分断されるのを避
けることができない。
示した従来のタイマ回路であっても、入力パルスのパル
ス幅が各段のパルス伸長回路１１における遅延回路１１
ａの遅延時間よりもさらに短かった場合には、前記図７
で示した場合と同様に、出力パルスが分断されるのを避
けることができない。
【０００６】このため、従来のタイマ回路は、入力パル
スのパルス幅が特に短く、かつ、パスル幅を大幅に伸長
させようとする場合には、パルス伸長回路１１の段数が
膨大なものとなり、回路規模が大きくなるという問題が
生じていた。
スのパルス幅が特に短く、かつ、パスル幅を大幅に伸長
させようとする場合には、パルス伸長回路１１の段数が
膨大なものとなり、回路規模が大きくなるという問題が
生じていた。
【０００７】本発明は、上記事情に鑑み、タイマ回路の
入力段に、入力パルスのパスル幅の最小値を確保するた
めの回路を設けることにより、入力パルスのパスル幅が
特に短い場合であっても、出力パルスの分断を確実に防
止することができるタイマ回路を提供することを目的と
している。
入力段に、入力パルスのパスル幅の最小値を確保するた
めの回路を設けることにより、入力パルスのパスル幅が
特に短い場合であっても、出力パルスの分断を確実に防
止することができるタイマ回路を提供することを目的と
している。
【０００８】
【課題を解決するための手段】本発明のタイマ回路は、
入力パルスのパルス幅を所定値に伸長させるパルス伸長
回路を備えたタイマ回路であって、入力パルスを所定時
間遅延させる遅延手段を有し、入力パルスの開始によっ
て出力をセットし、入力パスルが終了し、且つ該遅延手
段を介して入力したパルスが開始することにより出力を
リセットする自己保持回路を備え、該自己保持回路の出
力が該パルス伸長回路の入力とされており、そのことに
より上記目的が達成される。
入力パルスのパルス幅を所定値に伸長させるパルス伸長
回路を備えたタイマ回路であって、入力パルスを所定時
間遅延させる遅延手段を有し、入力パルスの開始によっ
て出力をセットし、入力パスルが終了し、且つ該遅延手
段を介して入力したパルスが開始することにより出力を
リセットする自己保持回路を備え、該自己保持回路の出
力が該パルス伸長回路の入力とされており、そのことに
より上記目的が達成される。
【０００９】上記構成に於いて、前記パルス伸長回路が
複数の遅延回路を有しており、該遅延回路の遅延特性と
前記遅延手段の遅延特性とが実質的に等しくされている
のが好ましい。
複数の遅延回路を有しており、該遅延回路の遅延特性と
前記遅延手段の遅延特性とが実質的に等しくされている
のが好ましい。
【００１０】また、上記構成に於いて、前記自己保持回
路の感度が前記パルス伸長回路の感度よりも高く設定さ
れているのが好ましい。
路の感度が前記パルス伸長回路の感度よりも高く設定さ
れているのが好ましい。
【００１１】
【作用】入力パルスは、図１に示すように、自己保持回
路１とに入力される。自己保持回路１では、入力パルス
が開始する（Ｈアクティブでは立ち上がる）ことにより
、出力がセットされる（Ｌアクティブでは立ち下がる）
。また、自己保持回路に設けられているリセット遅延回
路１２では、入力パルスを所定時間（リセット遅延時間
）だけ遅延させてから出力する。
路１とに入力される。自己保持回路１では、入力パルス
が開始する（Ｈアクティブでは立ち上がる）ことにより
、出力がセットされる（Ｌアクティブでは立ち下がる）
。また、自己保持回路に設けられているリセット遅延回
路１２では、入力パルスを所定時間（リセット遅延時間
）だけ遅延させてから出力する。
【００１２】ここで、入力パルスのパルス幅がリセット
遅延回路１２の遅延時間より長いとすると、自己保持回
路１では、リセット遅延回路１２を介して入力したパル
スが開始した後に入力パルスが終了する（Ｌアクティブ
では立ち上がる）。従って、先にセットされた自己保持
回路１の出力は、リセット遅延回路１２を介して入力し
たパルスとは無関係に入力パルスの終了時にリセットさ
れ、入力パルスがそのままのパルス幅を維持したまま出
力されることになる。
遅延回路１２の遅延時間より長いとすると、自己保持回
路１では、リセット遅延回路１２を介して入力したパル
スが開始した後に入力パルスが終了する（Ｌアクティブ
では立ち上がる）。従って、先にセットされた自己保持
回路１の出力は、リセット遅延回路１２を介して入力し
たパルスとは無関係に入力パルスの終了時にリセットさ
れ、入力パルスがそのままのパルス幅を維持したまま出
力されることになる。
【００１３】また、入力パルスのパルス幅がリセット遅
延回路１２の遅延時間より短いとすると、自己保持回路
１では、入力パルスが終了した後にリセット遅延回路１
２を介する入力パルスが開始する。従って、先にセット
された自己保持回路１の出力は、入力パルスの終了のタ
イミングとは無関係に、リセット遅延回路１２を介する
入力パルスの開始時にリセットされ、常にリセット遅延
回路１２のリセット遅延時間分のパルス幅を有するパル
スを出力することになる。
延回路１２の遅延時間より短いとすると、自己保持回路
１では、入力パルスが終了した後にリセット遅延回路１
２を介する入力パルスが開始する。従って、先にセット
された自己保持回路１の出力は、入力パルスの終了のタ
イミングとは無関係に、リセット遅延回路１２を介する
入力パルスの開始時にリセットされ、常にリセット遅延
回路１２のリセット遅延時間分のパルス幅を有するパル
スを出力することになる。
【００１４】そして、上記自己保持回路１を介した入力
パルスがパルス伸長回路２に入力されて、この入力パル
スのパルス幅を遅延時間に伸長したパルスを出力するこ
とになる。なお、パルス伸長回路２は、通常複数段を組
み合わせて使用され、各段の遅延回路の遅延時間を総和
した遅延時間に伸長させることができる。
パルスがパルス伸長回路２に入力されて、この入力パル
スのパルス幅を遅延時間に伸長したパルスを出力するこ
とになる。なお、パルス伸長回路２は、通常複数段を組
み合わせて使用され、各段の遅延回路の遅延時間を総和
した遅延時間に伸長させることができる。
【００１５】この結果、自己保持回路１は、入力パルス
のパルス幅が特に短い場合にも、これを最低限リセット
遅延時間まで補填するので、パルス伸長回路２の各段の
遅延時間をこのリセット遅延時間と同じか、又は、それ
より短い時間に設定しておけば、入力パルスが分断され
て出力されるのを確実に防止することができる。また、
入力パルスが十分に長い場合には、この入力パルスのパ
ルス幅が確実に保存され、これにパルス伸長回路２での
各段の遅延時間の総和分を伸長したパルスを出力するこ
とができる。
のパルス幅が特に短い場合にも、これを最低限リセット
遅延時間まで補填するので、パルス伸長回路２の各段の
遅延時間をこのリセット遅延時間と同じか、又は、それ
より短い時間に設定しておけば、入力パルスが分断され
て出力されるのを確実に防止することができる。また、
入力パルスが十分に長い場合には、この入力パルスのパ
ルス幅が確実に保存され、これにパルス伸長回路２での
各段の遅延時間の総和分を伸長したパルスを出力するこ
とができる。
【００１６】
【実施例】本発明を実施例について以下に説明する。
【００１７】図１に本発明の実施例を示す。入力パルス
は、自己保持回路１に入力される。自己保持回路１は、
入力増幅回路１ａ、ＣＭＯＳインバータ回路１ｂ及び１
ｃ、並びにリセット遅延回路１２を備えている。入力増
幅回路１ａは、直列に接続されたＰチャンネルトランジ
スタ（以下、「Ｐ−トランジスタ」）Ｐ１及びＮチャン
ネルトランジスタ（以下、「Ｎ−トランジスタ」）Ｎ１
を備えており、通常のＣＭＯＳインバータより増幅度が
高いものである。Ｐ−トランジスタＰ１のゲートは接地
されており、Ｎ−トランジスタＮ１のゲートには増幅器
１３を介して入力パルスが入力される。インバータ回路
１ｂは直列に接続されたＰ−トランジスタＰ２及びＮ−
トランジスタＮ２を、インバータ回路１ｃは直列に接続
されたＰ−トランジスタＰ３及びＮ−トランジスタＮ３
を有している。入力増幅回路１ａのトランジスタＰ１及
びＮ１の接続点Ａは、インバータ回路１ｃのトランジス
タＰ３及びＮ３の接続点に接続されており、更にインバ
ータ回路１ｂのトランジスタＰ２及びＮ２のゲートにも
接続されている。トランジスタＰ２及びＮ２の接続点Ｂ
は、リセット遅延回路１２の入力とされており、更にイ
ンバータ回路１ｃのトランジスタＰ３及びＮ３のゲート
にも接続されている。リセット遅延回路１２は、５個の
インバータ回路を直列に接続した回路からなり、入力を
リセット遅延時間ｄだけ遅延させ、反転して出力する回
路である。 リセット遅延回路１２の出力（接続点Ｃ）は、Ｎ−トラ
ンジスタＮ３とグランドとの間に設けられているＮ−ト
ランジスタＮ４のゲートに接続されている。
は、自己保持回路１に入力される。自己保持回路１は、
入力増幅回路１ａ、ＣＭＯＳインバータ回路１ｂ及び１
ｃ、並びにリセット遅延回路１２を備えている。入力増
幅回路１ａは、直列に接続されたＰチャンネルトランジ
スタ（以下、「Ｐ−トランジスタ」）Ｐ１及びＮチャン
ネルトランジスタ（以下、「Ｎ−トランジスタ」）Ｎ１
を備えており、通常のＣＭＯＳインバータより増幅度が
高いものである。Ｐ−トランジスタＰ１のゲートは接地
されており、Ｎ−トランジスタＮ１のゲートには増幅器
１３を介して入力パルスが入力される。インバータ回路
１ｂは直列に接続されたＰ−トランジスタＰ２及びＮ−
トランジスタＮ２を、インバータ回路１ｃは直列に接続
されたＰ−トランジスタＰ３及びＮ−トランジスタＮ３
を有している。入力増幅回路１ａのトランジスタＰ１及
びＮ１の接続点Ａは、インバータ回路１ｃのトランジス
タＰ３及びＮ３の接続点に接続されており、更にインバ
ータ回路１ｂのトランジスタＰ２及びＮ２のゲートにも
接続されている。トランジスタＰ２及びＮ２の接続点Ｂ
は、リセット遅延回路１２の入力とされており、更にイ
ンバータ回路１ｃのトランジスタＰ３及びＮ３のゲート
にも接続されている。リセット遅延回路１２は、５個の
インバータ回路を直列に接続した回路からなり、入力を
リセット遅延時間ｄだけ遅延させ、反転して出力する回
路である。 リセット遅延回路１２の出力（接続点Ｃ）は、Ｎ−トラ
ンジスタＮ３とグランドとの間に設けられているＮ−ト
ランジスタＮ４のゲートに接続されている。
【００１８】本実施例では接続点Ａが自己保持回路１の
出力（Ｌアクティブ）となり、この自己保持回路１の出
力は、各段のパルス伸長回路２に接続されている。各パ
ルス伸長回路２は、遅延回路２ａとＮＡＮＤ回路２ｂと
によって構成されている。各遅延回路２ａは５個のイン
バータ回路を直列接続した回路からなり、それぞれがリ
セット遅延回路１２と同じ遅延特性を有している。各段
のパルス伸長回路２におけるＮＡＮＤ回路２ｂの一方の
入力には、それぞれ自己保持回路１の出力（接続点Ａ）
が接続されている。また、初段のパルス伸長回路２にお
けるＮＡＮＤ回路２ｂの他方の入力には、自己保持回路
１の出力が遅延回路２ａを介して接続されている。さら
に、二段目以降のパルス伸長回路２におけるＮＡＮＤ回
路２ｂの他方の入力には、前段のパルス伸長回路２にお
けるＮＡＮＤ回路２ｂの出力がそれぞれの遅延回路２ａ
を介して接続されている。そして、最終段のパルス伸長
回路２におけるＮＡＮＤ回路２ｂの出力が実施例のタイ
マ回路の出力となる。
出力（Ｌアクティブ）となり、この自己保持回路１の出
力は、各段のパルス伸長回路２に接続されている。各パ
ルス伸長回路２は、遅延回路２ａとＮＡＮＤ回路２ｂと
によって構成されている。各遅延回路２ａは５個のイン
バータ回路を直列接続した回路からなり、それぞれがリ
セット遅延回路１２と同じ遅延特性を有している。各段
のパルス伸長回路２におけるＮＡＮＤ回路２ｂの一方の
入力には、それぞれ自己保持回路１の出力（接続点Ａ）
が接続されている。また、初段のパルス伸長回路２にお
けるＮＡＮＤ回路２ｂの他方の入力には、自己保持回路
１の出力が遅延回路２ａを介して接続されている。さら
に、二段目以降のパルス伸長回路２におけるＮＡＮＤ回
路２ｂの他方の入力には、前段のパルス伸長回路２にお
けるＮＡＮＤ回路２ｂの出力がそれぞれの遅延回路２ａ
を介して接続されている。そして、最終段のパルス伸長
回路２におけるＮＡＮＤ回路２ｂの出力が実施例のタイ
マ回路の出力となる。
【００１９】上記構成のタイマ回路の動作を図２乃至図
４を用いて説明する。
４を用いて説明する。
【００２０】初期状態に於いては、図１に示すように、
入力増幅回路１ａのＮ−トランジスタＮ１はＯＦＦであ
るので、接続点ＡはＨレベルである。従って、インバー
タ回路１ｂのＰ−トランジスタＰ２及びＮ−トランジス
タＮ２はそれぞれＯＦＦ及びＯＮであり、接続点Ｂ及び
ＣはそれぞれＬレベル、Ｈレベルである。また、インバ
ータ回路１ｃのＰ−トランジスタＰ３及びＮ−トランジ
スタＮ３はそれぞれＯＮ及びＯＦＦであり、Ｎ−トラン
ジスタＮ４はＯＮである。
入力増幅回路１ａのＮ−トランジスタＮ１はＯＦＦであ
るので、接続点ＡはＨレベルである。従って、インバー
タ回路１ｂのＰ−トランジスタＰ２及びＮ−トランジス
タＮ２はそれぞれＯＦＦ及びＯＮであり、接続点Ｂ及び
ＣはそれぞれＬレベル、Ｈレベルである。また、インバ
ータ回路１ｃのＰ−トランジスタＰ３及びＮ−トランジ
スタＮ３はそれぞれＯＮ及びＯＦＦであり、Ｎ−トラン
ジスタＮ４はＯＮである。
【００２１】上記状態に於いて時刻ｔ１（図２）で入力
パルスが立ち上がると、Ｎ−トランジスタＮ１がＯＮと
なるので、接続点ＡはＨレベルからＬレベルに向かう。 接続点Ａの電位がトランジスタＰ２及びＮ２の閾値以下
に低下すると、Ｐ−トランジスタＰ２はＯＮし、Ｎ−ト
ランジスタＮ２はＯＦＦする（時刻ｔ２）。このため、
接続点ＢはＬレベルからＨレベルとなり、インバータ回
路１ｃのＰ−トランジスタＰ３及びＮ−トランジスタＮ
３はそれぞれＯＦＦ及びＯＮとなるが、接続点ＣはＨレ
ベルのままであるのでＮ−トランジスタＮ４はＯＮを維
持する。接続点ＡはＮ−トランジスタＮ３及びＮ４を介
して接地され、その電位はＬレベルとなり、この状態が
保持される。換言すれば、これらのＰ−トランジスタＰ
２、Ｐ３及びＮ−トランジスタＮ２〜Ｎ４によってラッ
チ回路が形成されている。従って、時刻ｔ２の後に図４
に示すように、入力パルスが立ち下がりＮ−トランジス
タＮ１がＯＦＦに戻ったとしても、接続点ＡがＨレベル
に戻ることはない。
パルスが立ち上がると、Ｎ−トランジスタＮ１がＯＮと
なるので、接続点ＡはＨレベルからＬレベルに向かう。 接続点Ａの電位がトランジスタＰ２及びＮ２の閾値以下
に低下すると、Ｐ−トランジスタＰ２はＯＮし、Ｎ−ト
ランジスタＮ２はＯＦＦする（時刻ｔ２）。このため、
接続点ＢはＬレベルからＨレベルとなり、インバータ回
路１ｃのＰ−トランジスタＰ３及びＮ−トランジスタＮ
３はそれぞれＯＦＦ及びＯＮとなるが、接続点ＣはＨレ
ベルのままであるのでＮ−トランジスタＮ４はＯＮを維
持する。接続点ＡはＮ−トランジスタＮ３及びＮ４を介
して接地され、その電位はＬレベルとなり、この状態が
保持される。換言すれば、これらのＰ−トランジスタＰ
２、Ｐ３及びＮ−トランジスタＮ２〜Ｎ４によってラッ
チ回路が形成されている。従って、時刻ｔ２の後に図４
に示すように、入力パルスが立ち下がりＮ−トランジス
タＮ１がＯＦＦに戻ったとしても、接続点ＡがＨレベル
に戻ることはない。
【００２２】次に、時刻ｔ２からリセット遅延回路１２
のリセット時間ｄが経過すると（時刻ｔ３）、接続点Ｃ
がＬレベルになるので、Ｎ−トランジスタＮ４がＯＦＦ
し、接続点Ａの電位を保持していたラッチは解除される
。図４に示したように、この時既に入力パルスが立ち下
がっていてＮ−トランジスタＮ１及びＮ３がＯＦＦに戻
っている場合には、接続点Ａの電位はＰ−トランジスタ
Ｐ１により徐々にＨレベルに戻って行く。接続点Ａの電
位がトランジスタＰ２及びＮ２の閾値以上になると（時
刻ｔ４）、Ｐ−トランジスタＰ２はＯＦＦし、Ｎ−トラ
ンジスタＮ２はＯＮし、各トランジスタは初期状態に戻
り、接続点Ａは急速に元のＨレベルに戻る。また、やが
ては接続点Ｃも初期状態（Ｈレベル）に戻る。従って、
入力パルスのパルス幅が特に短い場合であっても、自己
保持回路１から出力されるパルスは、図４に示すように
、必ずリセット遅延時間ｄだけのパルス幅を有するもの
となる。尚、実際には、自己保持回路１の出力のパルス
幅は図２から判るようにリセット遅延時間ｄよりも若干
長くなるが、通常の場合にはリセット遅延時間ｄと同等
として扱うことができる。
のリセット時間ｄが経過すると（時刻ｔ３）、接続点Ｃ
がＬレベルになるので、Ｎ−トランジスタＮ４がＯＦＦ
し、接続点Ａの電位を保持していたラッチは解除される
。図４に示したように、この時既に入力パルスが立ち下
がっていてＮ−トランジスタＮ１及びＮ３がＯＦＦに戻
っている場合には、接続点Ａの電位はＰ−トランジスタ
Ｐ１により徐々にＨレベルに戻って行く。接続点Ａの電
位がトランジスタＰ２及びＮ２の閾値以上になると（時
刻ｔ４）、Ｐ−トランジスタＰ２はＯＦＦし、Ｎ−トラ
ンジスタＮ２はＯＮし、各トランジスタは初期状態に戻
り、接続点Ａは急速に元のＨレベルに戻る。また、やが
ては接続点Ｃも初期状態（Ｈレベル）に戻る。従って、
入力パルスのパルス幅が特に短い場合であっても、自己
保持回路１から出力されるパルスは、図４に示すように
、必ずリセット遅延時間ｄだけのパルス幅を有するもの
となる。尚、実際には、自己保持回路１の出力のパルス
幅は図２から判るようにリセット遅延時間ｄよりも若干
長くなるが、通常の場合にはリセット遅延時間ｄと同等
として扱うことができる。
【００２３】また、時刻ｔ３に於いて、まだ入力パルス
が立ち下がっていない場合には、Ｎ−トランジスタＮ４
がＯＦＦに戻ってもＮ−トランジスタＮ１がＯＮのまま
なので、接続点ＡはＬレベルが維持される。そして、入
力パルスが立ち下がってＮ−トランジスタＮ１がＯＦＦ
に戻ると、接続点ＡはＨレベルに戻るようになる。従っ
て、入力パルスの幅が十分に長い場合には、自己保持回
路１からは、図３に示すように、入力パルスがそのパル
ス幅を維持したまま出力されることになる。
が立ち下がっていない場合には、Ｎ−トランジスタＮ４
がＯＦＦに戻ってもＮ−トランジスタＮ１がＯＮのまま
なので、接続点ＡはＬレベルが維持される。そして、入
力パルスが立ち下がってＮ−トランジスタＮ１がＯＦＦ
に戻ると、接続点ＡはＨレベルに戻るようになる。従っ
て、入力パルスの幅が十分に長い場合には、自己保持回
路１からは、図３に示すように、入力パルスがそのパル
ス幅を維持したまま出力されることになる。
【００２４】自己保持回路１から出力されたパルスは、
前述のように各段のパルス伸長回路２に入力される。そ
して、この各段のパルス伸長回路２の遅延回路２ａで順
次パルス幅を伸長されて、最終段のパルス伸長回路２に
おけるＮＡＮＤ回路２ｂから出力されたパルスをタイマ
回路の出力パルスとする。この際、各段のパルス伸長回
路２における遅延回路２ａの遅延特性をリセット遅延回
路１２の遅延特性と一致させているので、ここに入力さ
れるパルスのパルス幅は、常に各遅延回路２ａの遅延時
間以上の長さを有することになる。
前述のように各段のパルス伸長回路２に入力される。そ
して、この各段のパルス伸長回路２の遅延回路２ａで順
次パルス幅を伸長されて、最終段のパルス伸長回路２に
おけるＮＡＮＤ回路２ｂから出力されたパルスをタイマ
回路の出力パルスとする。この際、各段のパルス伸長回
路２における遅延回路２ａの遅延特性をリセット遅延回
路１２の遅延特性と一致させているので、ここに入力さ
れるパルスのパルス幅は、常に各遅延回路２ａの遅延時
間以上の長さを有することになる。
【００２５】この結果、自己保持回路１は、入力パルス
のパルス幅が特に短い場合にも、これを最低限リセット
遅延時間ｄの長さまで補填するので、パルス伸長回路２
で入力パルスが分断されて出力されるのを確実に防止す
ることができる。また、入力パルスのパルス幅が十分に
長い場合には、この入力パルスのパルス幅が確実に保存
されるので、各段のパルス伸長回路２での遅延時間の総
和の分だけ伸長したパルスを出力することができる。
のパルス幅が特に短い場合にも、これを最低限リセット
遅延時間ｄの長さまで補填するので、パルス伸長回路２
で入力パルスが分断されて出力されるのを確実に防止す
ることができる。また、入力パルスのパルス幅が十分に
長い場合には、この入力パルスのパルス幅が確実に保存
されるので、各段のパルス伸長回路２での遅延時間の総
和の分だけ伸長したパルスを出力することができる。
【００２６】なお、自己保持回路１の感度を各パルス伸
長回路２よりも高く設定しておけば、不安定な入力パル
スに対しても本実施例のタイマ回路を確実に動作させる
ことができるようになる。
長回路２よりも高く設定しておけば、不安定な入力パル
スに対しても本実施例のタイマ回路を確実に動作させる
ことができるようになる。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
のタイマ回路によれば、入力パルスのパルス幅が特に短
い場合にも、これを一定以上の長さまで補填することが
できるので、パルス伸長回路で入力パルスが分断される
というおそれを確実になくすことができる。
のタイマ回路によれば、入力パルスのパルス幅が特に短
い場合にも、これを一定以上の長さまで補填することが
できるので、パルス伸長回路で入力パルスが分断される
というおそれを確実になくすことができる。
【図１】本発明の一実施例の回路図である。
【図２】その実施例に於ける自己保持回路の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図３】その実施例に於ける自己保持回路の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図４】その実施例に於ける、入力パルスのパルス幅が
特に短かった場合の自己保持回路の動作を説明するため
のタイムチャートである。
特に短かった場合の自己保持回路の動作を説明するため
のタイムチャートである。
【図５】従来のタイマ回路のブロック図である。
【図６】従来例の動作を示すためのタイムチャートであ
る。
る。
【図７】従来例に於ける、入力パルスのパルス幅が特に
短かった場合のタイマ回路の動作を示すためのタイムチ
ャートである。
短かった場合のタイマ回路の動作を示すためのタイムチ
ャートである。
【図８】従来の複数段のパルス伸長回路を備えたタイマ
回路のブロック図である。
回路のブロック図である。
１ 自己保持回路
２ パルス伸長回路
２ａ 遅延回路
２ｂ ＮＡＮＤ回路
Claims (3)
- 【請求項１】入力パルスのパルス幅を所定値に伸長させ
るパルス伸長回路を備えたタイマ回路であって、入力パ
ルスを所定時間遅延させる遅延手段を有し、入力パルス
の開始によって出力をセットし、入力パスルが終了し、
且つ該遅延手段を介して入力したパルスが開始すること
により出力をリセットする自己保持回路を備え、該自己
保持回路の出力が該パルス伸長回路の入力とされている
タイマ回路。 - 【請求項２】前記パルス伸長回路が複数の遅延回路を有
しており、該遅延回路の遅延特性と前記遅延手段の遅延
特性とが実質的に等しくされている請求項１に記載のタ
イマ回路。 - 【請求項３】前記自己保持回路の感度が前記パルス伸長
回路の感度よりも高く設定されている請求項１に記載の
タイマ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123349A JPH04349715A (ja) | 1991-05-28 | 1991-05-28 | タイマ回路 |
| US08/148,531 US5309034A (en) | 1991-05-28 | 1993-11-08 | Timer circuit for stretching the duration of an input pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123349A JPH04349715A (ja) | 1991-05-28 | 1991-05-28 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349715A true JPH04349715A (ja) | 1992-12-04 |
Family
ID=14858371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3123349A Pending JPH04349715A (ja) | 1991-05-28 | 1991-05-28 | タイマ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5309034A (ja) |
| JP (1) | JPH04349715A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3461944B2 (ja) * | 1994-12-26 | 2003-10-27 | 富士通株式会社 | パルス信号整形回路 |
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| TWI504148B (zh) * | 2012-10-23 | 2015-10-11 | Mstar Semiconductor Inc | 記憶體系統 |
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| DE2356997A1 (de) * | 1973-11-15 | 1975-05-28 | Aeg | Schaltungsanordnung zur verlaengerung der impulsdauer unter beibehaltung des impulsanfangs |
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| CA1159129A (en) * | 1979-11-27 | 1983-12-20 | Kazuo Murano | Asynchronous transmission system for binary-coded information |
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-
1991
- 1991-05-28 JP JP3123349A patent/JPH04349715A/ja active Pending
-
1993
- 1993-11-08 US US08/148,531 patent/US5309034A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5309034A (en) | 1994-05-03 |
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