JPH04348533A - Thin-film transistor and manufacture thereof - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、アモルファスシリコン
（以下ａ−Ｓｉと略す）膜を活性層に用いた薄膜トラ
ンジスタおよびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor using an amorphous silicon (hereinafter abbreviated as a-Si) film as an active layer and a method for manufacturing the same.
【０００２】0002
【従来の技術】薄膜トランジスタは基板上への成膜によ
りわずかの厚さで形成できるため、液晶表示装置のよう
な平面表示装置の制御などに用いられる。図２は薄膜Ｍ
ＯＳＦＥＴの断面構造を示す。ガラス基板１上にパター
ニングされた第一の金属層であるゲート電極２の上にゲ
ート絶縁膜である窒化シリコン膜 （以下ＳｉＮ膜と略
す）３、第一の半導体層として活性層であるｉ質ａ−Ｓ
ｉ膜４およびパッシベーション膜であるＳｉＮ膜５をプ
ラズマＣＶＤ法 （化学気相堆積法） 等により連続成
膜し、さらにパッシベーションＳｉＮ膜５の一部分をド
ライエッチングによりパターニングし、ソース， ドレ
イン用のコンタクトホールをあける。次に第二の半導体
層としてコンタクト層であるｎ型ａ−Ｓｉ膜６をモノシ
ラン （ＳｉＨ４ ），フォスフィン （ＰＨ３ ）
とＨ２ の混合ガスを反応ガスとして用いるプラズマＣ
ＶＤ法により成膜し、ドライエッチングによりｎ型ａ−
Ｓｉ膜６をパターニングする。さらに、ドライエッチン
グによりパッシベーションＳｉＮ膜５， ｉ質ａ−Ｓｉ
膜４およびゲートＳｉＮ膜３をパターニングする。次に
第二の金属層をスパッタ法等により成膜し、ウェットエ
ッチングによりパターニングしてソースおよびドレイン
電極７を形成する。2. Description of the Related Art Thin film transistors can be formed with a small thickness by forming a film on a substrate, and are therefore used for controlling flat display devices such as liquid crystal display devices. Figure 2 shows the thin film M
The cross-sectional structure of an OSFET is shown. A silicon nitride film (hereinafter abbreviated as SiN film) 3, which is a gate insulating film, is placed on a gate electrode 2, which is a first metal layer patterned on a glass substrate 1, and an i-type active layer, which is an active layer, is formed as a first semiconductor layer. a-S
The i film 4 and the SiN film 5 as a passivation film are successively formed by plasma CVD (chemical vapor deposition), etc., and a part of the passivation SiN film 5 is patterned by dry etching to form contact holes for sources and drains. Open. Next, an n-type a-Si film 6 which is a contact layer is formed as a second semiconductor layer using monosilane (SiH4) and phosphine (PH3).
Plasma C using a mixed gas of and H2 as a reaction gas
A film was formed using the VD method, and an n-type a-
The Si film 6 is patterned. Furthermore, by dry etching, the passivation SiN film 5, i-quality a-Si
The film 4 and gate SiN film 3 are patterned. Next, a second metal layer is formed by sputtering or the like, and patterned by wet etching to form source and drain electrodes 7.
【０００３】0003
【発明が解決しようとする課題】液晶表示装置等に用い
る薄膜トランジスタにおいてはオフ電流が小さいことが
要望される。図２に示した薄膜トランジスタにおいては
オフ電流を低減するためには、ｉ質ａ−Ｓｉ膜４の膜質
およびｉ質ａ−Ｓｉ膜４とパッシベーションＳｉＮ膜５
との界面特性が重要となってくる。SUMMARY OF THE INVENTION Thin film transistors used in liquid crystal display devices and the like are required to have low off-state current. In order to reduce the off-state current in the thin film transistor shown in FIG.
The characteristics of the interface with the material become important.
【０００４】本発明の目的は、上記の要望に対応してｉ
質ａ−Ｓｉ膜４の膜質およびｉ質ａ−Ｓｉ膜４とパッシ
ベーションＳｉＮ膜５との界面特性を改善し、オフ電流
を低減させた薄膜トランジスタの製造方法を提供するこ
とにある。[0004]An object of the present invention is to meet the above-mentioned needs.
It is an object of the present invention to provide a method for manufacturing a thin film transistor in which the quality of the high-quality a-Si film 4 and the interface characteristics between the high-quality a-Si film 4 and the passivation SiN film 5 are improved, and the off-state current is reduced.
【０００５】[0005]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、水素化けい素を含む反応ガスの分解に
より形成したａ−Ｓｉ膜に絶縁膜を介してゲート電極が
対向し、ａ−Ｓｉ膜のゲート電極に対向する領域の両側
にソースおよびドレイン電極が接触する薄膜トランジス
タの製造方法において、ａ−Ｓｉ膜形成時の反応ガスに
アクセプタ元素の化合物を添加するものとする。そして
アクセプタ元素がほう素であることが有効であり、ａ−
Ｓｉ膜形成時の反応ガスが水素化けい素としてモノシラ
ンを含み、そのモノシランに対する比が５×１０−５以
下のジボランを添加することが有効である。また別の本
発明の薄膜トランジスタは、弱いｎ型ないしｉ質の層と
ｐ型層とが積層されたａ−Ｓｉ膜を有し、そのａ−Ｓｉ
膜のｎ型ないしｉ質の層の表面と絶縁膜を介してゲート
電極が設けられ、そのゲート電極に対向する領域の両側
でａ−Ｓｉ膜のｐ型層を貫通して弱いｎ型ないしｉ質の
層に接触するソースおよびドレイン電極を備えたものと
する。そして、そのような薄膜トランジスタの製造の際
に、モノシランを含む反応ガスを用いてａ−Ｓｉ膜を形
成したのち、モノシランとそれに対する比が１０−５以
上であるジボランを添加した反応ガスを用いて前記ａ−
Ｓｉ膜の上にｐ型ａ−Ｓｉ膜を形成することが有効であ
る。あるいは、モノシランを含み、そのモノシランに対
する比が５×１０−５以下のジボランを添加した反応ガ
スを用いてａ−Ｓｉ膜を形成したのち、モノシランとそ
れに対する比が１０−５以上であって前記ａ−Ｓｉ膜形
成時より大きいジボランを添加した反応ガスを用いて前
記ａ−Ｓｉ膜の上にｐ型ａ−Ｓｉ膜を形成することも有
効である。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a structure in which a gate electrode faces an a-Si film formed by decomposing a reactive gas containing silicon hydride through an insulating film. , a method for manufacturing a thin film transistor in which source and drain electrodes are in contact with both sides of a region facing a gate electrode of an a-Si film, in which a compound of an acceptor element is added to a reaction gas during formation of an a-Si film. It is effective that the acceptor element is boron, and a-
It is effective to add monosilane as the silicon hydride in the reaction gas during Si film formation, and to add diborane in a ratio of 5×10 −5 or less to monosilane. Another thin film transistor of the present invention has an a-Si film in which a weak n-type or i-type layer and a p-type layer are laminated, and the a-Si
A gate electrode is provided between the surface of the n-type or i-type layer of the film and an insulating film, and a weak n-type or i-type layer is formed by penetrating the p-type layer of the a-Si film on both sides of the region facing the gate electrode. source and drain electrodes in contact with the quality layer. When manufacturing such thin film transistors, an a-Si film is formed using a reactive gas containing monosilane, and then a reactive gas containing monosilane and diborane having a ratio of 10-5 or more to monosilane is used to form an a-Si film. Said a-
It is effective to form a p-type a-Si film on the Si film. Alternatively, after forming an a-Si film using a reaction gas containing monosilane and adding diborane with a ratio of monosilane to monosilane of 5 x 10-5 or less, It is also effective to form a p-type a-Si film on the a-Si film using a reaction gas to which a larger amount of diborane is added than when forming the a-Si film.
【０００６】[0006]
【作用】通常ｉ質ａ−Ｓｉはなにもドーピングを行わな
い状態でも弱いｎ型になっている。このため、ｉ質ａ−
Ｓｉ膜を通じてのもれ電流が存在し、薄膜トランジスタ
のオフ電流増加の一因となっている。例えば図３に示す
ようにプラズマＣＶＤ法の流量２０ｃｃｍ のＳｉＨ４
を含む反応ガスはジボラン （Ｂ２ Ｈ６ ） を添
加すると、添加量が微量の間は導電率が減少し、さらに
添加量をふやすと今度はｐ型ａ−Ｓｉ膜となり、再び導
電率が増加する。そこで、ｉ質ａ−Ｓｉ膜成膜時に反応
ガスにアクセプタ元素の化合物を微量添加すれば、導電
率の小さい膜が得られ、オフ電流が低減する。あるいは
、ａ−Ｓｉ膜を２層構造とし、ゲート電極の設けられる
例と反対側に弱いｐ型の層を形成すると、この側の表面
層の電子濃度が低下してもれ電流を低減し、他の特性が
変化することなくオフ電流が減少する。[Operation] Normally, i-quality a-Si is weakly n-type even without any doping. For this reason, i quality a-
There is a leakage current through the Si film, which is a factor in increasing the off-state current of the thin film transistor. For example, as shown in Fig. 3, SiH4 with a flow rate of 20 ccm in the plasma CVD method
When diborane (B2 H6) is added to a reactive gas containing diborane (B2 H6), the conductivity decreases while the amount added is very small, and when the amount added is further increased, it becomes a p-type a-Si film and the conductivity increases again. Therefore, if a small amount of an acceptor element compound is added to the reaction gas when forming an i-quality a-Si film, a film with low conductivity can be obtained and the off-state current can be reduced. Alternatively, if the a-Si film has a two-layer structure and a weak p-type layer is formed on the side opposite to the gate electrode, the electron concentration in the surface layer on this side will decrease and the leakage current will be reduced. Off-state current is reduced without any change in other characteristics.
【０００７】[0007]
【実施例】図１（ａ） ないし（ｆ） は、本発明の一
実施例の薄膜トランジスタの製造工程を示し、図２と共
通の部分には同一の符号が付されている。同図（ａ）
ではガラス基板１上にＣｒ膜をスパッタ法等で成膜した
のちウェットエッチングでパターニングしてゲート電極
２を形成した。
同図（ｂ） ではその上にモノシランとＮＨ３ とＮ２
とＨ２ の混合ガスを用いてゲート絶縁ＳｉＮ膜３、
ＳｉＨ４とＨ２ およびＢ２ Ｈ６ の混合ガスを用い
てａ−Ｓｉ膜４、再びＳｉＨ４ とＮＨ３ とＮ２とＨ
２ の混合ガスを用いてパッシベーションＳｉＮ膜５を
プラズマＣＶＤ法等により連続成膜した。このうち、ａ
−Ｓｉ膜４の成膜条件は、ＳｉＨ４ ガスの流量を２０
ｃｃｍ，Ｈ２ ガスの流量を１８０ｃｃｍ、Ｈ２ で稀
釈して１００ｐｐｍの濃度のＢ２ Ｈ６ ガスの流量を
２ｃｃｍ 、すなわちＢ２Ｈ６ ／ＳｉＨ４ ＝１０−
５として１００ｎｍ の厚さに成膜した。図３からわか
るようにこのときの導電率は約５×１０−１２ である
。次いで同図（ｃ） ではパッシベーションＳｉＮ膜５
の一部分をドライエッチングによりパターニングし、ソ
ース， ドレイン用のコンタクトホール５１をあけた。
次に、同図（ｄ） ではＳｉＨ４ とＨ２ とフォスフ
ィン（ＰＨ３ ） の混合ガスを用いてｎ型ａ−Ｓｉ膜
６をプラズマＣＶＤ法により成膜し、ドライエッチング
によりパターニングした。さらに同図（ｅ） ではドラ
イエッチングによりパッシベーションＳｉＮ膜５， ｉ
質ａ−Ｓｉ膜４， ゲートＳｉＮ膜３をパターニングし
た。同図（ｆ） ではＭｏ膜をスパッタ法等により成膜
し、ウェットエッチングによりパターニングしてソース
， ドレイン電極７を形成した。得られた構造は図２と
同じである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 1A to 1F show the manufacturing process of a thin film transistor according to an embodiment of the present invention, and parts common to those in FIG. 2 are given the same reference numerals. Figure (a)
Then, a Cr film was formed on a glass substrate 1 by sputtering or the like, and then patterned by wet etching to form a gate electrode 2. In the same figure (b), monosilane, NH3 and N2 are added on top of it.
A gate insulating SiN film 3 is formed using a mixed gas of
A-Si film 4 was prepared using a mixed gas of SiH4 and H2 and B2 H6, and again SiH4, NH3, N2 and H
A passivation SiN film 5 was continuously formed by plasma CVD method using a mixed gas of 2. Of these, a
-The conditions for forming the Si film 4 are as follows: the flow rate of SiH4 gas is 20
ccm, the flow rate of H2 gas is 180 ccm, and the flow rate of B2 H6 gas diluted with H2 to have a concentration of 100 ppm is 2 ccm, that is, B2H6 /SiH4 = 10-
5, a film was formed to a thickness of 100 nm. As can be seen from FIG. 3, the conductivity at this time is about 5×10 −12 . Next, in the same figure (c), a passivation SiN film 5 is formed.
A portion of the structure was patterned by dry etching to form contact holes 51 for sources and drains. Next, as shown in FIG. 4(d), an n-type a-Si film 6 was formed by plasma CVD using a mixed gas of SiH4, H2, and phosphine (PH3), and patterned by dry etching. Furthermore, in the same figure (e), the passivation SiN film 5, i is etched by dry etching.
The a-Si film 4 and the gate SiN film 3 were patterned. In FIG. 4(f), a Mo film was formed by sputtering or the like, and patterned by wet etching to form source and drain electrodes 7. The resulting structure is the same as in FIG.
【０００８】図４（ａ） ないし（ｆ） は本発明の別
の実施例の薄膜トランジスタの製造工程を示し、図１と
共通の部分には同一の符号が付されている。この場合は
、図（ｂ） においてＳｉＨ４ の流量を２０ｃｃｍ
、Ｈ４ ガスの流量を１８０ｃｃｍ、Ｈ２ で稀釈して
濃度１００ｐｐｍのＢ２ Ｈ６ ガスの流量を２ｃｃｍ
，すなわちＢ２ Ｈ６ ／ＳｉＨ４ ＝１０−５の図１
（ｂ） におけるのと同じ条件でｉ質ａ−Ｓｉ膜４を厚
さ９０ｎｍに成膜したのち、ＳｉＨ４ ガスの流量を２
０ｃｃｍ，Ｈ２ ガスの流量を１８０ｃｃｍ， Ｈ２
で稀釈して濃度１００ｐｐｍのＢ２ Ｈ６ガスの流量を
１０ｃｃｍ 、すなわちＢ２ Ｈ６ ／ＳｉＨ４ ＝５
×１０−５の条件で成膜して２層構造とした点が異なっ
ている。図３からわかるように、生じた弱いｐ型ａ−Ｓ
ｉ膜８の導電率は５×１０−１１ である。また、コン
タクト層であるｎ型ａ−Ｓｉ膜６がｐ型ａ−Ｓｉ膜８と
接触するとｐｎ接合が生ずるので、図（ｃ） において
パッシベーションＳｉＮ膜５の一部分をドライエッチン
グによりパターニングし、ソース， ドレイン用のコン
タクトホールをあける際にドライエッチング時間を長く
して弱いｐ型層８まで除去し、図（ｄ） に示すように
ｉ質ａ−Ｓｉ膜４とｎ型ａ−Ｓｉ膜６がオーム接触する
ようにした。FIGS. 4(a) to 4(f) show the manufacturing process of a thin film transistor according to another embodiment of the present invention, in which parts common to those in FIG. 1 are given the same reference numerals. In this case, in Figure (b), the flow rate of SiH4 is set to 20 ccm.
, the flow rate of H4 gas is 180 ccm, and the flow rate of B2 H6 gas diluted with H2 to have a concentration of 100 ppm is 2 ccm.
, that is, FIG. 1 for B2 H6 /SiH4 =10-5
After forming an i-quality a-Si film 4 to a thickness of 90 nm under the same conditions as in (b), the flow rate of SiH4 gas was changed to 2.
0 ccm, H2 gas flow rate 180 ccm, H2
The flow rate of B2 H6 gas diluted with 100 ppm concentration is 10 ccm, that is, B2 H6 /SiH4 = 5
The difference is that the film was formed under the conditions of ×10 −5 to have a two-layer structure. As can be seen from Figure 3, the resulting weak p-type a-S
The conductivity of the i-film 8 is 5×10 −11 . Furthermore, since a pn junction occurs when the n-type a-Si film 6, which is a contact layer, comes into contact with the p-type a-Si film 8, a part of the passivation SiN film 5 is patterned by dry etching in FIG. When making a contact hole for the drain, the dry etching time is increased to remove even the weak p-type layer 8, and as shown in Figure (d), the i-quality a-Si film 4 and the n-type a-Si film 6 become ohmic. I made contact.
【０００９】図５はこのようにして製造した薄膜トラン
ジスタおよび従来の方法で製造した薄膜トランジスタの
電流・電圧特性を示し、オフ電流は実線４１の従来の薄
膜トランジスタにくらべ、点線４２の図１の実施例で製
造した場合は２分の１に、鎖線４３の図４の実施例で製
造した場合は４分の１に低減した。FIG. 5 shows the current/voltage characteristics of the thin film transistor manufactured in this way and the thin film transistor manufactured by the conventional method.The off-state current is lower in the example of FIG. In the case of manufacturing, the reduction was reduced to one half, and in the case of manufacturing according to the example shown in FIG. 4 indicated by the chain line 43, the reduction was reduced to one fourth.
【００１０】図４に示した実施例では、ｉ質ａ−Ｓｉ膜
４にもほう素をドーピングしているが、この膜はＳｉＨ
４ ガスとＨ２ ガスのみの混合ガスを用いて成膜して
も従来にくらべてオフ電流は低減する。In the embodiment shown in FIG. 4, the i-quality a-Si film 4 is also doped with boron;
Even if a film is formed using a mixed gas of only 4 gas and H2 gas, the off-state current is reduced compared to the conventional method.
【００１１】[0011]
【発明の効果】本発明によれば、薄膜トランジスタの製
造工程において、活性層のｉ質ａ−Ｓｉ膜の全域あるい
は一部にほう素などのアクセプタをドープすることによ
りａ−Ｓｉ膜の導電率が低下し、ａ−Ｓｉ膜を通じての
もれ電流が減少し、薄膜トランジスタのオフ電流が低減
した。
このようにして得られた薄膜トランジスタは、オンオフ
比が大きく、液晶表示素子に用いた場合コントラスト比
の高い良好な表示品質が得られる他、駆動回路等に用い
た場合も有効である。According to the present invention, in the manufacturing process of a thin film transistor, the electrical conductivity of the a-Si film can be increased by doping the whole or part of the i-quality a-Si film of the active layer with an acceptor such as boron. The leakage current through the a-Si film was reduced, and the off-state current of the thin film transistor was reduced. The thin film transistor thus obtained has a large on-off ratio and can provide good display quality with a high contrast ratio when used in a liquid crystal display element, and is also effective when used in a drive circuit or the like.
【図１】本発明の一実施例の薄膜トランジスタ製造工程
を（ａ） 〜（ｆ） の順に示す断面図[Fig. 1] Cross-sectional views showing the manufacturing process of a thin film transistor according to an embodiment of the present invention in the order of (a) to (f).
【図２】薄膜ト
ランジスタの断面構造図[Figure 2] Cross-sectional structure diagram of thin film transistor
【図３】濃度１００ｐｐｍのＢ
２ Ｈ６ ガス流量比に対するａ−Ｓｉ膜の導電型，
導電率の変化を示す線図[Figure 3] B at a concentration of 100 ppm
2 H6 Conductivity type of a-Si film with respect to gas flow rate ratio,
Diagram showing changes in conductivity
【図４】本発明の別の実施例の
薄膜トランジスタ製造工程を（ａ） 〜（ｆ） の順に
示す断面図FIG. 4 is a cross-sectional view showing the manufacturing process of a thin film transistor according to another embodiment of the present invention in the order of (a) to (f).
【図５】本発明の実施例および従来例により
薄膜トランジスタの伝達特性線図FIG. 5: Transfer characteristic diagram of thin film transistors according to embodiments of the present invention and conventional examples
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁ＳｉＮ膜 ４ ａ−Ｓｉ膜 ５ パッシベーションＳｉＮ膜 ６ ｎ型ａ−Ｓｉ膜 ７ ソース， ドレイン電極 ８ ｐ型ａ−Ｓｉ膜 1 Glass substrate 2 Gate electrode 3 Gate insulation SiN film 4 a-Si film 5 Passivation SiN film 6 N-type a-Si film 7 Source, drain electrode 8 P-type a-Si film
Claims (6)
形成したアモルファスシリコン膜に絶縁膜を介してゲー
ト電極が対向し、アモルファスシリコン膜のゲート電極
に対向する領域の両側にソースおよびドレイン電極が接
触する薄膜トランジスタの製造方法において、アモルフ
ァスシリコン膜形成時の反応ガスにアクセプタ元素の化
合物を添加することを特徴とする薄膜トランジスタの製
造方法。1. A gate electrode faces an amorphous silicon film formed by decomposing a reactive gas containing silicon hydride through an insulating film, and source and drain electrodes are provided on both sides of a region of the amorphous silicon film facing the gate electrode. 1. A method for manufacturing a thin film transistor in which a compound of an acceptor element is added to a reaction gas during formation of an amorphous silicon film.
載の薄膜トランジスタの製造方法。2. The method of manufacturing a thin film transistor according to claim 1, wherein the acceptor element is boron.
が水素化けい素としてモノシランを含み、そのモノシラ
ンに対する比が５×１０−５以下のジボランを添加する
請求項２記載の薄膜トランジスタの製造方法。3. The method for manufacturing a thin film transistor according to claim 2, wherein the reaction gas used to form the amorphous silicon film contains monosilane as silicon hydride, and diborane is added in a ratio of 5×10 −5 or less to monosilane.
されたアモルファスシリコン膜を有し、そのアモルファ
スシリコン膜のｎ型ないしｉ質の層の表面と絶縁膜を介
してゲート電極が設けられ、そのゲート電極に対向する
領域の両側でアモルファスシリコン膜のｐ型層を貫通し
て弱いｎ型ないしｉ質の層に接触するソースおよびドレ
イン電極を備えたことを特徴とする薄膜トランジスタ。4. An amorphous silicon film in which a weak n-type or i-type layer and a p-type layer are laminated, and a gate is formed between the surface of the n-type or i-type layer of the amorphous silicon film and an insulating film. A thin film transistor characterized in that an electrode is provided, and source and drain electrodes are provided that penetrate a p-type layer of an amorphous silicon film and contact a weak n-type or i-type layer on both sides of a region facing the gate electrode. .
るに際し、モノシランを含む反応ガスを用いてアモルフ
ァスシリコン膜を形成したのち、モノシランをそれに対
する比が１０−５以上であるジボランを添加した反応ガ
スを用いて前記アモルファスシリコン膜の上にｐ型アモ
ルファスシリコン膜を形成することを特徴とする薄膜ト
ランジスタの製造方法。5. In manufacturing the thin film transistor according to claim 4, after forming an amorphous silicon film using a reactive gas containing monosilane, a reactive gas containing diborane having a ratio of monosilane to monosilane of 10 −5 or more is added. A method for manufacturing a thin film transistor, characterized in that a p-type amorphous silicon film is formed on the amorphous silicon film using.
るに際し、モノシランを含み、そのモノシランに対する
比が５×１０−５以下のジボランを添加した反応ガスを
用いてアモルファスシリコン膜を形成したのち、モノシ
ランとそれに対する比が１０−５以上であって前記アモ
ルファスシリコン膜形成時より大きいジボランを添加し
た反応ガスを用いて前記アモルファスシリコン膜の上に
ｐ型アモルファスシリコン膜を形成することを特徴とす
る薄膜トランジスタの製造方法。6. In manufacturing the thin film transistor according to claim 4, after forming an amorphous silicon film using a reaction gas containing monosilane and adding diborane in a ratio of 5×10 −5 or less to monosilane, A thin film transistor characterized in that a p-type amorphous silicon film is formed on the amorphous silicon film using a reaction gas to which diborane is added, and the ratio thereof to the amorphous silicon film is 10 −5 or more and larger than that when forming the amorphous silicon film. manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12052091A JPH04348533A (en) | 1991-05-27 | 1991-05-27 | Thin-film transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12052091A JPH04348533A (en) | 1991-05-27 | 1991-05-27 | Thin-film transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348533A true JPH04348533A (en) | 1992-12-03 |
Family
ID=14788287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12052091A Pending JPH04348533A (en) | 1991-05-27 | 1991-05-27 | Thin-film transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348533A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129859A (en) * | 2008-11-28 | 2010-06-10 | Hitachi Displays Ltd | Display |
| JP2014131052A (en) * | 2008-11-07 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
-
1991
- 1991-05-27 JP JP12052091A patent/JPH04348533A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014131052A (en) * | 2008-11-07 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US8980665B2 (en) | 2008-11-07 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9231110B2 (en) | 2008-11-07 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2010129859A (en) * | 2008-11-28 | 2010-06-10 | Hitachi Displays Ltd | Display |
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