JPH04348531A - Manufacture of field effect transistor - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は、パンチスルーの起り
にくい電界効果トランジスタを製造することができる方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing field effect transistors that are less prone to punch-through.
【０００２】0002
【従来の技術】ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ
（以下、「ＭＯＳ型ＦＥＴ」という。）は、半導体集積
回路を構築するうえで不可欠なデバイスとなっている。[Prior Art] MOS (Metal Oxide)
2. Description of the Related Art Field-effect transistors (hereinafter referred to as MOS FETs) have become essential devices in constructing semiconductor integrated circuits.
【０００３】このようなＭＯＳ型ＦＥＴでは、ゲート電
極は、多結晶シリコン（以下、「ポリシリコン」という
。）で構成されることが多い。ポリシリコンが良好な被
エッチング性、良好な酸化特性、化学的安定性、優れた
ステップカバレージ性（下地段差にかかわらず均一な膜
厚で被覆する性質）を具えているからであった。In such a MOS type FET, the gate electrode is often made of polycrystalline silicon (hereinafter referred to as "polysilicon"). This is because polysilicon has good etchability, good oxidation properties, chemical stability, and excellent step coverage (the property of coating with a uniform thickness regardless of the level difference between the base layers).
【０００４】しかし、半導体集積回路の高集積化・高速
化が進むにつれ、ゲート電極を含む配線抵抗の増加が問
題となっている。配線抵抗の増加が集積回路の信号遅延
時間を増加させる原因となるからである。そこで、ポリ
シリコンより電気抵抗の低い高融点金属とシリコンとの
合金（シリサイド）をポリシリコン上に積層した２層構
造のゲート電極が用いられている。しかし、半導体集積
回路のより一層の高集積化を図る場合、このような構成
でも要求を満足出来なくなる。このため、より低抵抗な
ゲート電極材料が必要となっている。However, as semiconductor integrated circuits become more highly integrated and operate at higher speeds, an increase in wiring resistance including gate electrodes has become a problem. This is because an increase in wiring resistance causes an increase in signal delay time of the integrated circuit. Therefore, a gate electrode having a two-layer structure in which an alloy (silicide) of a high-melting point metal and silicon, which has an electrical resistance lower than that of polysilicon, is laminated on polysilicon is used. However, when attempting to further increase the degree of integration of semiconductor integrated circuits, even this configuration cannot satisfy the requirements. Therefore, a gate electrode material with lower resistance is required.
【０００５】このような要求を満たすゲート電極材料と
して高融点金属が注目され特にタングステンが注目され
ている。半導体集積回路製造プロセスでの熱処理に耐え
得ること、低抵抗であることなどの理由による。[0005] Refractory metals are attracting attention as gate electrode materials that meet these requirements, and tungsten in particular is attracting attention. This is because it can withstand heat treatment in the semiconductor integrated circuit manufacturing process and has low resistance.
【０００６】ゲート電極をタングステンで構成したＮチ
ャネルＭＯＳ型（以下、「ＮＭＯＳ型」という。）ＦＥ
Ｔは例えば以下のように製造される。図４（Ａ）〜（Ｃ
）及び図５（Ａ）〜（Ｃ）は、その説明に供する工程図
である。工程中の主な工程でのＦＥＴの様子を断面図に
よって示した図である。[0006] N-channel MOS type (hereinafter referred to as "NMOS type") FE whose gate electrode is made of tungsten
For example, T is manufactured as follows. Figures 4(A)-(C
) and FIGS. 5(A) to 5(C) are process diagrams for explaining the process. FIG. 3 is a cross-sectional view showing the state of the FET in the main steps in the process.
【０００７】先ず、ｐ型シリコン基板１１に素子間分離
のためのフィールド酸化膜１２が公知の方法により形成
される。次いで、このシリコン基板１１に例えば熱酸化
法により膜厚が例えば２０ｎｍ程度のゲート絶縁膜形成
用のシリコン酸化膜１３が形成される（図４（Ａ））。First, a field oxide film 12 for isolation between elements is formed on a p-type silicon substrate 11 by a known method. Next, a silicon oxide film 13 for forming a gate insulating film having a thickness of about 20 nm, for example, is formed on this silicon substrate 11 by, for example, a thermal oxidation method (FIG. 4(A)).
【０００８】次に、ＦＥＴの閾値電圧調整のための処理
がおこなわれる。特に、ゲート電極をタングステンで構
成しようとするＭＯＳ型ＦＥＴでは、タングステンの仕
事関数のために、ゲート電極をポリシリコンで構成した
場合に比べ閾値電圧が高くなるので、この処理は重要に
なる。閾値電圧を下げることは、ｐ型シリコン基板１１
にｎ型不純物をイオン注入法によりカウンタードーピン
グすることにより行える（例えば文献Ｉ：「超高速ＭＯ
Ｓデバイス」，培風館（昭和６１）ｐ．９７〜９８）。
これによりｐ型シリコン基板１１の表層部に基板１１の
導電型とは反対導電型で浅いｎ型層１４（このようなｎ
型層を「カウンタードープ層」と略称する。）が形成さ
れる（図４（Ｂ））。Next, processing for adjusting the threshold voltage of the FET is performed. This process is particularly important in a MOS FET whose gate electrode is made of tungsten, because the threshold voltage is higher than when the gate electrode is made of polysilicon due to the work function of tungsten. Lowering the threshold voltage is achieved by using the p-type silicon substrate 11.
This can be done by counter-doping n-type impurities by ion implantation (for example, Document I: “Ultrahigh-speed MO
S Device”, Baifukan (1986) p. 97-98). As a result, a shallow n-type layer 14 having a conductivity type opposite to that of the substrate 11 (such an
The type layer is abbreviated as a "counter-doped layer." ) is formed (FIG. 4(B)).
【０００９】次に、ゲート絶縁膜形成用のシリコン酸化
膜１３上にゲート電極形成用薄膜としてのタングステン
膜１５が例えばスパッタ法により例えば３００ｎｍ程度
の膜厚に形成される。次いで、ソース・ドレイン領域形
成のために後に行われる砒素（Ａｓ）イオン注入の際に
シリコン基板１１の、ゲート電極直下の部分（すなわち
チャネル部分）にチャネリングによりＡｓが導入される
ことを防止するために、タングステン膜１５上に膜厚２
００ｎｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ）膜１６が形成される（図４（Ｃ
））。Next, a tungsten film 15 as a thin film for forming a gate electrode is formed on the silicon oxide film 13 for forming a gate insulating film to a thickness of about 300 nm, for example, by sputtering. Next, in order to prevent As from being introduced by channeling into the portion of the silicon substrate 11 immediately below the gate electrode (i.e., the channel portion) during the arsenic (As) ion implantation that will be performed later to form the source/drain regions. Then, a film thickness of 2 is formed on the tungsten film 15.
00nm PSG (Phospho Silic)
ate glass) film 16 is formed (FIG. 4(C)
)).
【００１０】次に、タングステン膜１５をゲート電極所
定の形状にパターニングする際のマスクとなるレジスト
パターンが、ＰＳＧ膜１６上に公知の方法により形成さ
れる（図５（Ａ））。次いで、ＰＳＧ膜１６及びタング
ステン膜１５各々の、レジストパターン１７から露出す
る部分が公知のエッチング技術によってそれぞれ除去さ
れる。これにより、タングステン膜で構成されたゲート
電極１５ａが形成される（図５（Ｂ））。Next, a resist pattern that serves as a mask for patterning the tungsten film 15 into a predetermined shape of the gate electrode is formed on the PSG film 16 by a known method (FIG. 5A). Next, the portions of each of the PSG film 16 and the tungsten film 15 exposed from the resist pattern 17 are removed by a known etching technique. As a result, a gate electrode 15a made of a tungsten film is formed (FIG. 5(B)).
【００１１】次に、ソース・ドレイン領域形成のために
シリコン基板１１に例えばＡｓイオンが注入される。こ
のＡｓイオン注入の際フィールド酸化膜１２及びゲート
電極１５ａがマスクとして機能するのでゲート電極１５
ａ両側にソース・ドレイン領域１８がそれぞれ形成され
る（図５（Ｃ））。ここまでの工程でＮＭＯＳ型ＦＥＴ
の主要部が形成される。Next, for example, As ions are implanted into the silicon substrate 11 to form source/drain regions. During this As ion implantation, the field oxide film 12 and the gate electrode 15a function as a mask.
Source/drain regions 18 are formed on both sides of a (FIG. 5C). With the process up to this point, you can create an NMOS type FET.
The main part of is formed.
【００１２】0012
【発明が解決しようとする課題】しかしながら、従来の
製造方法では、シリコン基板にｎ型不純物をイオン注入
法により直接注入してカウンタードープ層１４を形成す
るため、チャネリング効果の影響があってカウンタード
ープ層のシャロー化は難しい。このため閾値電圧調整の
制御性の低下はさけがたかった。また、上述の文献Ｉｐ
．９８にも記載されているように、この閾値電圧調整の
困難さは基板の不純物濃度（アクセプタ濃度）が高い程
顕著である。したがって、従来の製造方法では、シリコ
ン基板の不純物濃度を高めるにもおのずと限界があるた
め、ソース・ドレイン領域近傍の空乏層が広がることに
起因するパンチスルーが生じ易いという問題点、ＦＥＴ
の微細化が行ないにくいという問題点があった。However, in the conventional manufacturing method, since the counter-doped layer 14 is formed by directly injecting n-type impurities into the silicon substrate by ion implantation, the counter-doped layer 14 is affected by the channeling effect. Shallowing the layer is difficult. Therefore, it was inevitable that the controllability of threshold voltage adjustment would deteriorate. In addition, the above-mentioned document Ip
．． As described in 98, the difficulty in adjusting the threshold voltage becomes more pronounced as the impurity concentration (acceptor concentration) of the substrate increases. Therefore, with conventional manufacturing methods, there is a natural limit to increasing the impurity concentration of the silicon substrate, so there is a problem that punch-through is likely to occur due to the expansion of the depletion layer near the source/drain region.
There was a problem in that it was difficult to miniaturize.
【００１３】このような問題点は、タングステンの仕事
関数（４．５５〜４．６３ｅＶ）と同程度の仕事関数を
有する例えばＭｏ（モリブデン，４．８ｅＶ）、Ｔａ（
タンタル，４．１５〜４．２５）、Ｔｉ（チタン，４．
３３）などの他の高融点金属でも生じると考えられる。
なお、上記仕事関数は文献（（株）サイエンスフォーラ
ム発行「超ＬＳＩ総合事典」，昭和６３，ｐ３２８）よ
り引用している。[0013] Such a problem can be solved by using materials such as Mo (molybdenum, 4.8 eV) and Ta (
Tantalum, 4.15-4.25), Ti (titanium, 4.
It is thought that this phenomenon also occurs in other high melting point metals such as 33). Incidentally, the above work function is quoted from a document ("Super LSI Comprehensive Encyclopedia" published by Science Forum Co., Ltd., 1984, p. 328).
【００１４】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は高融点金属でゲート
電極が構成されたＮＭＯＳ型ＦＥＴを製造する際にカウ
ンタードープ層を従来より制御性良く形成し得る方法を
提供することにある。The present invention has been made in view of the above points, and therefore, an object of the present invention is to improve the controllability of the counter-doped layer when manufacturing an NMOS type FET whose gate electrode is made of a high-melting point metal. The purpose is to provide a method that can be formed easily.
【００１５】[0015]
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、ｐ型の半導体下地にゲート絶縁
膜を具え、該ゲート絶縁膜上に高融点金属薄膜で構成し
たゲート電極を具え、前述の下地の前記ゲート電極下の
部分に浅いｎ型層（カウンタードープ層）を具えるＮＭ
ＯＳ型の電界効果トランジスタを製造するに当たり、カ
ウンタードープ層の形成は、ゲート電極形成用の高融点
金属薄膜を形成した後該高融点金属薄膜に対しｎ型不純
物を該ｎ型不純物がｐ型半導体下地まで至らぬ条件で導
入し、ｎ型不純物の導入が済んだこの試料を前述のｎ型
不純物が前述のｐ型半導体下地に固相拡散する条件で熱
処理することで行うことを特徴とする。[Means for Solving the Problems] In order to achieve this object, according to the present invention, a gate insulating film is provided on a p-type semiconductor base, and a gate electrode made of a high melting point metal thin film is provided on the gate insulating film. and a shallow n-type layer (counter-doped layer) in a portion of the underlayer below the gate electrode.
In manufacturing an OS type field effect transistor, the counter-doped layer is formed after forming a refractory metal thin film for forming a gate electrode, and then adding an n-type impurity to the refractory metal thin film so that the n-type impurity is a p-type semiconductor. The sample is introduced under conditions that do not reach the base layer, and the n-type impurity is then heat-treated under conditions such that the n-type impurity is solid-phase diffused into the p-type semiconductor base.
【００１６】なお、ここでｐ型半導体下地とは、例えば
、ｐ型半導体基板、ｎ型半導体基板に形成されたｐウエ
ル、他の基板にエピタキシャ成長させたｐ型半導体層等
であることができる。Note that the p-type semiconductor base here can be, for example, a p-type semiconductor substrate, a p-well formed on an n-type semiconductor substrate, a p-type semiconductor layer epitaxially grown on another substrate, etc. .
【００１７】また、この発明の実施に当たり、固相拡散
のための前述の熱処理は、ゲート電極形成用の高融点金
属薄膜をゲート電極形状にパターニングする前に実施し
ても、パターニング後に実施してもいずれでも良い。Further, in carrying out the present invention, the above-described heat treatment for solid phase diffusion may be performed before or after patterning the high melting point metal thin film for forming the gate electrode into the shape of the gate electrode. Either is fine.
【００１８】[0018]
【作用】この発明の電界効果トランジスタの製造方法に
よれば、カウンタードープ層は固相拡散によって形成さ
れるので従来より制御性良く形成される。したがって、
その分、基板の不純物濃度を従来より高くすることがで
きるので、パンチスルーを抑制し易くなり、また、ＦＥ
Ｔの微細化もし易くなる。According to the method of manufacturing a field effect transistor of the present invention, the counter-doped layer is formed by solid-phase diffusion, so that it can be formed with better controllability than before. therefore,
Correspondingly, the impurity concentration of the substrate can be made higher than before, making it easier to suppress punch-through.
It also becomes easier to miniaturize T.
【００１９】また、カウンタードープ層形成用のｎ型不
純物の高融点金属薄膜中への導入は、ｎ型不純物が基板
に達するような高エネルギーで行う必要はなく、少なく
とも高融点金属薄膜中に導入される程度のイオン注入条
件で行えば充分である。このため、ゲート絶縁膜形成用
薄膜はイオン注入損傷をほとんど受けずにすむようにな
るので、ゲート絶縁膜のイオン注入損傷に起因する劣化
が起きなくなることが期待される。Furthermore, it is not necessary to introduce the n-type impurity into the high-melting point metal thin film for forming the counter-doped layer with such high energy that the n-type impurity reaches the substrate; It is sufficient if the ion implantation conditions are as high as possible. For this reason, the thin film for forming the gate insulating film is hardly damaged by ion implantation, and it is expected that deterioration of the gate insulating film due to ion implantation damage will not occur.
【００２０】[0020]
【実施例】以下、図面を参照してこの発明の電界効果ト
ランジスタの製造方法の実施例について説明する。なお
、以下の説明中の温度、時間、膜厚、不純物濃度などの
数値的条件、使用材料はこの発明の範囲内の例示にすぎ
ない。また、図１（Ａ）及び（Ｂ）はこの発明の製造方
法の要部を抽出して示した図、また、図２（Ａ）〜（Ｃ
）及び図３（Ａ）〜（Ｃ）は実施例の製造工程中の主な
工程での素子の様子を概略的な断面図によって示した工
程図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Examples of the method for manufacturing a field effect transistor according to the present invention will be described below with reference to the drawings. Note that the numerical conditions such as temperature, time, film thickness, and impurity concentration, and the materials used in the following description are merely examples within the scope of the present invention. In addition, FIGS. 1(A) and 1(B) are diagrams showing the main parts of the manufacturing method of the present invention, and FIGS. 2(A) to (C)
) and FIGS. 3(A) to 3(C) are process diagrams showing schematic cross-sectional views of the state of the device at the main steps in the manufacturing process of the example.
【００２１】この発明では、ゲート電極が高融点金属で
構成され基板にカウンタードープ層を具えているＮＭＯ
Ｓ型の電界効果トランジスタを製造するに当たり、図１
（Ａ）及び（Ｂ）に示すように、ゲート電極形成用の高
融点金属薄膜２９形成後にこの薄膜２９に対しｎ型不純
物３１を該ｎ型不純物が基板（図示例ではｐウエル２３
）まで至らぬ条件で導入し（図１（Ａ））、その後、こ
の試料を熱処理し、ｎ型不純物が導入された高融点金属
薄膜２９ａ（ゲート絶縁膜形成用薄膜２７を含む場合も
ある。））中のｎ型不純物をｐウエル２３に固相拡散さ
せてカウンタードープ層３３を形成する（図１（Ｂ））
。このカウンタードープ層３３は、固相拡散で形成され
ているのでイオン注入法で直接形成する場合に比べシャ
ローな（浅い）ものになる。以下、この製造方法につい
て工程順に詳細に説明する。In the present invention, the gate electrode is made of a high melting point metal and the substrate is provided with a counter-doped layer.
When manufacturing an S-type field effect transistor, Figure 1
As shown in (A) and (B), after forming a high melting point metal thin film 29 for forming a gate electrode, an n-type impurity 31 is added to the thin film 29 to form a substrate (in the illustrated example, a p-well 23).
) (FIG. 1A), and then this sample is heat-treated to form a refractory metal thin film 29a (which may also include the gate insulating film forming thin film 27) into which n-type impurities are introduced. )) is solid-phase diffused into the p-well 23 to form a counter-doped layer 33 (FIG. 1(B))
. Since this counter-doped layer 33 is formed by solid-phase diffusion, it is shallower (shallower) than when it is directly formed by ion implantation. Hereinafter, this manufacturing method will be explained in detail in the order of steps.
【００２２】先ず、ｎ型シリコン基板２１にｐウエルを
形成するためのイオン注入用マスクとしての例えばレジ
ストパターン（図示せず）を公知の方法で形成する。次
いで、この基板２１にｐ型不純物例えばボロンを注入す
る。次に、レジストパターンを除去し、その後、この基
板を熱処理する。これによりｎ型シリコン基板２１にｐ
ウエル２３が形成される（図２（Ａ））。ｐウエル２３
のボロン濃度はこの実施例の場合１０１７ｃｍ−３程度
になるようにしている。First, a resist pattern (not shown), for example, as an ion implantation mask for forming a p-well on the n-type silicon substrate 21 is formed by a known method. Next, a p-type impurity such as boron is implanted into this substrate 21. Next, the resist pattern is removed, and then this substrate is heat treated. As a result, p
A well 23 is formed (FIG. 2(A)). p well 23
In this embodiment, the boron concentration is set to be about 1017 cm-3.
【００２３】次に、ｐウエル２３形成済みの基板２１に
公知の素子分離技術によってフィールド酸化膜２５を形
成する。次に、例えば熱酸化法によりｐウエル２３表面
にゲート絶縁膜形成用薄膜としてのシリコン酸化膜２７
を例えば２０ｎｍ程度の膜厚で形成する（図２（Ｂ））
。Next, a field oxide film 25 is formed on the substrate 21 on which the p-well 23 has been formed by a known device isolation technique. Next, a silicon oxide film 27 as a thin film for forming a gate insulating film is formed on the surface of the p-well 23 by, for example, thermal oxidation.
For example, the film is formed with a thickness of about 20 nm (FIG. 2(B)).
.
【００２４】次に、シリコン酸化膜２７形成済みの基板
２１上に、スパッタ法、ＣＶＤ法、エレクトロンビーム
蒸着法などの好適な方法を用いて、ゲート電極形成用の
高融点金属薄膜としてこの場合タングステン膜２９を例
えば３００ｎｍ程度の膜厚で形成する（図２（Ｃ））。Next, on the substrate 21 on which the silicon oxide film 27 has been formed, tungsten is deposited as a high melting point metal thin film for forming a gate electrode using a suitable method such as sputtering, CVD, or electron beam evaporation. The film 29 is formed to have a thickness of, for example, about 300 nm (FIG. 2(C)).
【００２５】次に、タングステン膜２９に対しｎ型不純
物例えばリン（Ｐ）または砒素（Ａｓ）をこのｎ型不純
物がｐウエル２３に至らない条件で導入する。ここで、
ｎ型不純物がｐウエル２３に至らないとは、ｎ型不純物
がタングステン膜２９のみに導入される場合、シリコン
酸化膜２７まで導入される場合、ｐウエル２３にｎ型不
純物が多少は導入されているがｐウエルにカウンタード
ープ層が形成される程度にまで高濃度には導入されてい
ない場合を含む。ｎ型不純物をタングステン膜２９のみ
に導入するための具体的な条件としては、例えばリンを
４０ＫｅＶのエネルギーで４×１０１１ｃｍ−２程度の
ドーズ量で注入すれば良い。これにより、ｎ型不純物が
導入された高融点金属薄膜（タングステン薄膜）２９ａ
が得られる（図３（Ａ））。Next, an n-type impurity such as phosphorus (P) or arsenic (As) is introduced into the tungsten film 29 under conditions that the n-type impurity does not reach the p-well 23. here,
The fact that the n-type impurity does not reach the p-well 23 means that if the n-type impurity is introduced only into the tungsten film 29, or if it is introduced up to the silicon oxide film 27, some n-type impurity is introduced into the p-well 23. However, this includes cases where the dopant is not introduced at a high concentration to the extent that a counter-doped layer is formed in the p-well. As a specific condition for introducing the n-type impurity only into the tungsten film 29, for example, phosphorus may be implanted at an energy of 40 KeV and a dose of about 4×10 11 cm −2 . As a result, a high melting point metal thin film (tungsten thin film) 29a into which n-type impurities are introduced
is obtained (FIG. 3(A)).
【００２６】次に、ソース・ドレイン領域形成のために
後に行われる砒素（Ａｓ）イオン注入の際にｐウエル２
３の、ゲート電極直下に相当する部分（すなわちチャネ
ル部分）にチャネリングによりＡｓが導入されることを
防止するために、タングステン膜２９ａ上に膜厚２００
ｎｍ程度のＰＳＧ膜３５を形成する（図３（Ｂ））。Next, during arsenic (As) ion implantation to be performed later to form source/drain regions, the p-well 2 is
In order to prevent As from being introduced by channeling into the portion directly below the gate electrode (i.e., the channel portion) of No. 3, a film thickness of 200 mm is formed on the tungsten film 29a.
A PSG film 35 with a thickness of approximately nm is formed (FIG. 3(B)).
【００２７】次に、この試料に対して熱処理を行う。そ
の条件は、タングステン膜２９ａ中のｎ型不純物がｐウ
エル２３に所定量固相拡散するような条件とする。この
条件は具体的にはＮＭＯＳＦＥＴの閾値電圧が所望の値
となるような条件に設定される。この実施例では、８０
０〜９００℃の温度で３０分の条件としている。ゲート
電極形成材料がポリシリコンである場合はポリシリコン
とシリコン酸化膜（ゲート絶縁膜）との界面にｎ型不純
物が偏析し易いため上述のような固相拡散は生じない。
しかし、高融点金属である場合は上述のような偏析は生
じず固相拡散が起きるようになる。この結果、ｐウエル
２３にカウンタードープ層３３が形成できる。Next, this sample is subjected to heat treatment. The conditions are such that a predetermined amount of the n-type impurity in the tungsten film 29a is solid-phase diffused into the p-well 23. Specifically, this condition is set so that the threshold voltage of the NMOSFET becomes a desired value. In this example, 80
The conditions are 30 minutes at a temperature of 0 to 900°C. When the gate electrode forming material is polysilicon, n-type impurities tend to segregate at the interface between polysilicon and a silicon oxide film (gate insulating film), so solid phase diffusion as described above does not occur. However, in the case of a high melting point metal, the above-mentioned segregation does not occur and solid phase diffusion occurs. As a result, a counter-doped layer 33 can be formed in the p-well 23.
【００２８】その後は、図５（Ａ）〜（Ｃ）を用いて説
明した手順と同様な手順で、タングステン膜１５のゲー
ト電極形状へのパターニングを行ってゲート電極を形成
し、さらにソース・ドレイン領域を形成する。After that, the tungsten film 15 is patterned into the shape of the gate electrode in the same manner as explained using FIGS. 5(A) to 5(C) to form the gate electrode. Form a region.
【００２９】この発明の製造方法では、カウンタードー
プ層は、ゲート電極形成用高融点薄膜中のｎ型不純物を
基板に固相拡散させることによって形成する。このため
、ゲート絶縁膜形成用薄膜形成後にこの薄膜を通して基
板にｎ型不純物をイオン注入してカウンタードープ層を
形成していた従来の製造方法に比べ、カウンタードープ
層のシャロー化が図れまた制御性も高まる。In the manufacturing method of the present invention, the counter-doped layer is formed by solid-phase diffusion of the n-type impurity in the high melting point thin film for forming the gate electrode into the substrate. For this reason, compared to the conventional manufacturing method in which a counter-doped layer is formed by ion-implanting n-type impurities into the substrate through this thin film after forming a thin film for forming a gate insulating film, the counter-doped layer can be made shallower and more controllable. It also increases.
【００３０】上述においてはこの発明の電界効果トラン
ジスタの製造方法の実施例について説明したがこの発明
は上述の実施例に限られるものではなく以下のような変
更を加えることが出来る。Although the embodiments of the method for manufacturing a field effect transistor according to the present invention have been described above, the present invention is not limited to the above-described embodiments, and the following modifications can be made.
【００３１】例えば、上述の実施例ではＰＳＧ膜３５を
形成後に固相拡散のための熱処理を行うこととしていた
。しかし、場合によっては固相拡散のための熱処理を先
に行っても良い。For example, in the above embodiment, heat treatment for solid phase diffusion was performed after forming the PSG film 35. However, in some cases, heat treatment for solid phase diffusion may be performed first.
【００３２】また、上述の実施例ではｐウエルにＮＭＯ
ＳＦＥＴを製造する例で説明したがもちろんｐ型基板に
直接ＮＭＯＳを製造する場合にもこの発明は適用できる
。[0032] Furthermore, in the above embodiment, NMO is placed in the p-well.
Although the explanation has been given using an example of manufacturing an SFET, the present invention can of course also be applied to the case of manufacturing an NMOS directly on a p-type substrate.
【００３３】また、上述の実施例では高融点金属をタン
グステンとしていたが、タングステン以外の高融点金属
でゲート電極を構成する場合にも実施例と同様な効果が
期待できる。Further, in the above embodiment, tungsten was used as the high melting point metal, but the same effects as in the embodiment can be expected when the gate electrode is made of a high melting point metal other than tungsten.
【００３４】[0034]
【発明の効果】上述した説明からも明らかなように、こ
の発明の電界効果トランジスタの製造方法によれば、ゲ
ート電極形成用の薄膜及びゲート絶縁膜形成用の薄膜の
少なくとも一方に予めｎ型不純物を導入させた後この試
料を熱処理し上記ｎ型不純物を基板に固相拡散させて閾
値調整のためのカウンタードープ層を形成する。このた
め、イオン注入法によって基板にｎ型不純物を導入して
カウンタードープ層を形成する従来方法に比べ、浅いカ
ウンタードープ層の形成が可能になり、さらにカウンタ
ードープ層の深さ方向の制御性も向上する。これは、基
板の不純物濃度を高めた場合でも所望のカウンタードー
プ層の形成が可能なことを意味するので、基板の不純物
濃度を従来より高く出来ることになる。このため、パン
チスルーが従来より生じにくくなり、微細化も可能にな
る。As is clear from the above description, according to the method for manufacturing a field effect transistor of the present invention, at least one of the thin film for forming the gate electrode and the thin film for forming the gate insulating film is doped with n-type impurities in advance. After introducing the n-type impurity, this sample is heat-treated to solid-phase diffuse the n-type impurity into the substrate to form a counter-doped layer for threshold adjustment. For this reason, compared to the conventional method of introducing n-type impurities into the substrate using ion implantation to form a counter-doped layer, it is possible to form a shallow counter-doped layer, and it is also possible to control the depth of the counter-doped layer. improves. This means that a desired counter-doped layer can be formed even when the impurity concentration of the substrate is increased, so that the impurity concentration of the substrate can be made higher than before. For this reason, punch-through is less likely to occur than in the past, and miniaturization becomes possible.
【００３５】また、ゲート絶縁膜は従来に比べイオン損
傷を受けなくなるので、イオン損傷によるゲート絶縁膜
の特性劣化が起きなくなることが期待できる。Furthermore, since the gate insulating film is less susceptible to ion damage than in the past, it can be expected that the characteristics of the gate insulating film will not deteriorate due to ion damage.
【図１】（Ａ）及び（Ｂ）は、この発明の要部を抽出し
て示した図である。FIGS. 1A and 1B are diagrams showing extracted main parts of the present invention.
【図２】（Ａ）〜（Ｃ）は、実施例の説明に供する工程
図である。FIGS. 2A to 2C are process diagrams for explaining examples.
【図３】（Ａ）〜（Ｃ）は、実施例の説明に供する図２
に続く工程図である。[Fig. 3] (A) to (C) are Fig. 2 for explaining the embodiment.
This is a process diagram following.
【図４】（Ａ）〜（Ｃ）は、従来技術の説明に供する工
程図である。FIGS. 4A to 4C are process diagrams for explaining the conventional technology.
【図５】（Ａ）〜（Ｃ）は、従来技術の説明に供する図
４に続く工程図である。FIGS. 5A to 5C are process diagrams following FIG. 4 for explaining the prior art.
２１：ｎ型シリコン基板
２３：ｐウエル
２５：フィールド酸化膜
２７：ゲート絶縁膜形成用の薄膜（シリコン酸化膜）２
９：ゲート電極形成用の高融点金属薄膜（タングステン
膜）
３１：ｎ型不純物
２９ａ：ｎ型不純物が導入された高融点金属薄膜３３：
薄膜２９ａからｎ型不純物を固相拡散させ形成したカウ
ンタードープ層21: N-type silicon substrate 23: P well 25: Field oxide film 27: Thin film (silicon oxide film) 2 for forming gate insulating film
9: High melting point metal thin film (tungsten film) for forming gate electrode 31: N-type impurity 29a: High melting point metal thin film into which n-type impurity is introduced 33:
A counter-doped layer formed by solid-phase diffusion of n-type impurities from the thin film 29a.
Claims (1)
え、該ゲート絶縁膜上に高融点金属薄膜で構成したゲー
ト電極を具え、前記下地の前記ゲート電極下の部分に浅
いｎ型層を具えるＮＭＯＳ型の電界効果トランジスタを
製造するに当たり、ｎ型層の形成は、ゲート電極形成用
の高融点金属薄膜を形成した後該高融点金属薄膜に対し
ｎ型不純物を該ｎ型不純物がｐ型半導体下地まで至らぬ
条件で導入し、ｎ型不純物の導入が済んだ前記試料を前
記ｎ型不純物が前記ｐ型半導体下地に固相拡散する条件
で熱処理することで行うことを特徴とする電界効果トラ
ンジスタの製造方法。1. A gate insulating film is provided on a p-type semiconductor base, a gate electrode made of a high melting point metal thin film is provided on the gate insulating film, and a shallow n-type layer is provided in a portion of the base below the gate electrode. In manufacturing an NMOS type field effect transistor, the n-type layer is formed by forming a refractory metal thin film for forming a gate electrode, and then adding an n-type impurity to the refractory metal thin film so that the n-type impurity is p. The electric field is introduced under conditions that do not reach the p-type semiconductor base, and the sample into which the n-type impurity has been introduced is heat-treated under conditions such that the n-type impurity diffuses into the p-type semiconductor base in a solid phase. Method of manufacturing effect transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12074491A JPH04348531A (en) | 1991-05-27 | 1991-05-27 | Manufacture of field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12074491A JPH04348531A (en) | 1991-05-27 | 1991-05-27 | Manufacture of field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348531A true JPH04348531A (en) | 1992-12-03 |
Family
ID=14793912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12074491A Withdrawn JPH04348531A (en) | 1991-05-27 | 1991-05-27 | Manufacture of field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348531A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527882A (en) * | 1997-09-26 | 2002-08-27 | サンダーバード・テクノロジーズ，インコーポレイテッド | Metal gate Fermi threshold field effect transistor |
-
1991
- 1991-05-27 JP JP12074491A patent/JPH04348531A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527882A (en) * | 1997-09-26 | 2002-08-27 | サンダーバード・テクノロジーズ，インコーポレイテッド | Metal gate Fermi threshold field effect transistor |
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