JPH04348286A - Semiconductor logic integrated circuit device - Google Patents
Semiconductor logic integrated circuit deviceInfo
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- JPH04348286A JPH04348286A JP3120623A JP12062391A JPH04348286A JP H04348286 A JPH04348286 A JP H04348286A JP 3120623 A JP3120623 A JP 3120623A JP 12062391 A JP12062391 A JP 12062391A JP H04348286 A JPH04348286 A JP H04348286A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体論理集積回路装置
に関し、特に内部のディジタル論理回路のテスト回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor logic integrated circuit devices, and more particularly to a test circuit for internal digital logic circuits.
【０００２】0002
【従来の技術】半導体論理集積回路装置の内部のディジ
タル論理回路において、内部回路を含めて帰還ループの
ある回路は、回路規模が同等でも帰還ループのない回路
に比べると、一般に回路のテストの困難度は大きい。従
来、タイミングに厳しい制約のない帰還ループがある回
路のテスタビリティの向上を目的として、回路の観測性
と制御性を改善するため、帰還ループにトライステート
の入出力バッファを使用する手法がある（例えば ジ
ョン Ｗ・リード編著，原田訳，「ゲートアレイデザ
インと応用」 ｐ．２７０，哲学出版）。[Background Art] In digital logic circuits inside semiconductor logic integrated circuit devices, circuits with feedback loops, including internal circuits, are generally more difficult to test than circuits without feedback loops even if the circuit size is the same. The degree is large. Conventionally, with the aim of improving the testability of circuits with feedback loops that do not have strict timing constraints, there is a method of using tristate input/output buffers in the feedback loop to improve circuit observability and controllability ( For example, "Gate Array Design and Applications" edited by John W. Reed, translated by Harada, p. 270, Philosophy Publishing).
【０００３】図３に示すように、内部回路Ｃ１を含む帰
還ループとしてトライステートの入出力バッファＢ１を
使用し、入出力バッファＢ１に接続する入出力端子Ｔ１
と、入力バッフＢＳ１，内部バッファＧ１を介して入出
力バッファＢ１のイネーブル端Ｅに制御信号ＳＣを供給
し、それが“１”の場合は入出力バッファＢ１を出力状
態に、また信号ＳＣが“０”の場合は入出力バッファＢ
１を入力状態に制御するための入力端子ＴＳを有してい
る。As shown in FIG. 3, a tri-state input/output buffer B1 is used as a feedback loop including an internal circuit C1, and an input/output terminal T1 is connected to the input/output buffer B1.
Then, the control signal SC is supplied to the enable terminal E of the input/output buffer B1 via the input buffer BS1 and the internal buffer G1, and if it is "1", the input/output buffer B1 is set to the output state, and the signal SC is " 0”, input/output buffer B
1 has an input terminal TS for controlling the input state.
【０００４】通常の動作時は入力端子ＴＳ１に“１”を
入力して入出力バッファＢ１を出力状態として帰還ルー
プを形成しておき、同時に入出力端子Ｔ１にて帰還ルー
プの信号を観測出来る。During normal operation, "1" is input to the input terminal TS1 to set the input/output buffer B1 to the output state to form a feedback loop, and at the same time, the signal of the feedback loop can be observed at the input/output terminal T1.
【０００５】テスト時は入力端子ＴＳ１に信号“０”を
入力して入出力バッファＢ１入力状態として帰還ループ
を切断し、入出力端子Ｔ１からテスト信号を入力するこ
とによって通常の動作時には不可能な回路の切り分けテ
ストが実行出来る。At the time of testing, a signal "0" is input to the input terminal TS1 to set the input/output buffer B1 to the input state, thereby cutting off the feedback loop, and by inputting a test signal from the input/output terminal T1, a signal "0" is input to the input terminal TS1, which is not possible during normal operation. Circuit isolation tests can be performed.
【０００６】[0006]
【発明が解決しようとする課題】上記半導体論理集積回
路は帰還ループ毎に入出力端子と入力端子の２端子が必
要なため、帰還ループ数をＬ、テストに用いることが出
来る余り端子数をＮとして、■Ｎが偶数の場合にＬ≦（
Ｎ／２）が、また■Ｎが奇数の場合にＬ≦（Ｎ−１）／
２となる条件が成立する場合は全ての帰還ループのテス
トが個別に可能となるが、大規模回路等Ｌが大きい回路
ではこれらの条件を満たすことが困難であり、この場合
はＮが偶数ならば（Ｌ−Ｎ）／２個の、Ｎが奇数ならば
Ｌ−（Ｎ−１）／２個の帰還ループが前記の回路に置き
換え出来ないので、テスタビリティ向上が困難となると
いう問題があった。[Problem to be Solved by the Invention] Since the semiconductor logic integrated circuit described above requires two terminals, an input/output terminal and an input terminal for each feedback loop, the number of feedback loops is L, and the number of remaining terminals that can be used for testing is N. , if ■N is an even number, then L≦(
N/2), and if N is an odd number, L≦(N-1)/
2, it becomes possible to test all feedback loops individually. However, in circuits where L is large, such as large-scale circuits, it is difficult to satisfy these conditions. In this case, if N is an even number, For example, (L-N)/2 feedback loops, if N is an odd number, L-(N-1)/2 feedback loops cannot be replaced with the above circuit, so there is a problem that it is difficult to improve testability. Ta.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体論理集積
回路装置は、シフトレジスタと、該シフトレジスタにデ
ータを入力するための入力端子と、内部回路を含めた帰
還ループを構成する入出力バッファと、該入出力バッフ
ァに接続する入出力端子と、前記シフトレジスタの出力
信号により前記入出力バッファの方向制御を行なう制御
回路とを備えて構成されている。[Means for Solving the Problems] A semiconductor logic integrated circuit device of the present invention includes a shift register, an input terminal for inputting data to the shift register, and an input/output buffer that constitutes a feedback loop including an internal circuit. , an input/output terminal connected to the input/output buffer, and a control circuit that controls the direction of the input/output buffer based on the output signal of the shift register.
【０００８】[0008]
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例のブロック図である。
入力端子ＴＳ１は入力バッファＢＳ１を介してシフトレ
ジスタＳ１の入力データ端子Ｄに接続されており、入力
端子ＴＳ２は入力バッファＢＳ２を介してシフトレジス
タＳ１のクロック端子ＣＬＫに接続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of a first embodiment of the present invention. Input terminal TS1 is connected to input data terminal D of shift register S1 via input buffer BS1, and input terminal TS2 is connected to clock terminal CLK of shift register S1 via input buffer BS2.
【０００９】イネーブル入力信号が“１”ならば出力状
態，また、“０”ならば入力状態となるＬ個の入出力バ
ッファＢ１〜ＢＬのイネーブル入力端Ｅ１〜ＥＬは、各
々Ｌ段のシフトレジスタＳ１の１段目〜Ｌ段目の出力端
Ｑ１〜ＱＬに対応して接続され、入出力バッファＢ１〜
ＢＬの内部入力端と内部出力端は内部回路Ｃ１の出力端
Ｏ１〜ＯＬおよび入力端Ｉ１〜ＩＬにそれぞれ接続され
、Ｌ個の入出力端子Ｔ１〜ＴＬは各々入出力バッファＢ
１〜ＢＬの外部入力端Ｎ１〜ＮＬに接続されている。The enable input terminals E1 to EL of the L input/output buffers B1 to BL, which are in the output state when the enable input signal is "1" and are in the input state when the enable input signal is "0", are respectively L-stage shift registers. It is connected correspondingly to the output terminals Q1 to QL of the first stage to the Lth stage of S1, and the input/output buffers B1 to
The internal input terminal and internal output terminal of BL are respectively connected to the output terminals O1 to OL and input terminals I1 to IL of the internal circuit C1, and the L input/output terminals T1 to TL are connected to the input/output buffer B, respectively.
1 to BL are connected to external input terminals N1 to NL.
【００１０】次に回路動作を説明する。通常の動作開始
前は入力端子ＴＳ１に信号ＳＣとして“１”を、入力端
子ＴＳ２にクロックＣＫを入力して、シフトレジスタＳ
１の出力Ｑ１〜ＱＬを全て“１”に設定することにより
、入出力バッファＢ１〜ＢＬは全て出力状態となり帰還
ループが形成され、入出力端子Ｔ１〜ＴＬから各帰還ル
ープの信号が観測できる。Next, the circuit operation will be explained. Before starting normal operation, input "1" as the signal SC to the input terminal TS1, input the clock CK to the input terminal TS2, and input the shift register S.
By setting all the outputs Q1 to QL of 1 to "1", all of the input/output buffers B1 to BL go into the output state, forming a feedback loop, and the signals of each feedback loop can be observed from the input/output terminals T1 to TL.
【００１１】テスト時は、切断して切り分けテストを行
なう帰還ループを決定した後、その入出力バッファのイ
ネーブル端に接続するシフトレジスタＳ１の出力信号を
“０”に設定するように、入力端子ＴＳ１と入力端子Ｔ
Ｓ２からシフトレジスタＳ１に各々データＳＣとクロッ
クＣＫを入力し、入出力バッファＢ１〜ＢＬを入力状態
にしたところで入力端子ＴＳ１からテスト用の信号を入
力出来る。At the time of testing, after determining the feedback loop to be disconnected and tested, the input terminal TS1 is set so that the output signal of the shift register S1 connected to the enable terminal of the input/output buffer is set to "0". and input terminal T
After inputting data SC and clock CK from S2 to shift register S1 and setting input/output buffers B1 to BL to the input state, a test signal can be input from input terminal TS1.
【００１２】以上により本実施例では、２本の入力端子
ＴＳ１，ＴＳ２を用いることにより、帰還ループ数をＬ
，テストに用いることが出来る余り端子数をＮとして、
■Ｌ≦（Ｎ−２）の条件が成立する場合、全ての帰還ル
ープのテストが個別に可能となる。As described above, in this embodiment, by using two input terminals TS1 and TS2, the number of feedback loops can be reduced to L.
, Let N be the number of remaining terminals that can be used for testing.
(2) If the condition L≦(N-2) is satisfied, all feedback loops can be tested individually.
【００１３】図２は本発明の第２の実施例のブロック図
である。入力端子ＴＳ１，ＴＳ２，入力バッファＢＳ１
，ＢＳ２，シフトレジスタＳ１，入出力バッファＢ１〜
ＢＬ，入出力端子Ｔ１〜ＴＬ及び内部回路Ｃ１は図１と
同様の構成である。FIG. 2 is a block diagram of a second embodiment of the invention. Input terminals TS1, TS2, input buffer BS1
, BS2, shift register S1, input/output buffer B1~
BL, input/output terminals T1 to TL, and internal circuit C1 have the same configuration as in FIG. 1.
【００１４】マルチプレクサＭ１〜ＭＬは、セレクト入
力信号ＳＳが“０”のときデータ入力端Ａの入力データ
を出力端Ｙに出力し、セレクト入力信号ＳＳが“１”の
ときデータ入力端Ｂの入力データを出力端Ｙに出力する
機能を持ち、マルチプレクサＭ１〜ＭＬの各々のデータ
入力端ＡはシフトレジスタＳ１の出力端Ｑ１〜ＱＬにそ
れぞれ接続され、各々のデータ入力端Ｂは内部回路Ｃ１
のデータ出力端Ｄ１〜ＤＬに接続され、各々のセレクト
入力端Ｓは入力バッファＢＳ１に接続され、各々の出力
端Ｙは出力バッファＢ１〜ＢＬの入力端に接続され、出
力バッファＢ１〜ＢＬの出力端は各々出力端子Ｔ１〜Ｔ
Ｌに接続されている。The multiplexers M1 to ML output the input data of the data input terminal A to the output terminal Y when the select input signal SS is "0", and output the input data of the data input terminal B to the output terminal Y when the select input signal SS is "1". Each data input terminal A of multiplexers M1 to ML is connected to output terminals Q1 to QL of shift register S1, and each data input terminal B is connected to internal circuit C1.
Each select input terminal S is connected to the input buffer BS1, each output terminal Y is connected to the input terminal of the output buffers B1 to BL, and the output terminals of the output buffers B1 to BL are connected to the data output terminals D1 to DL. The ends are output terminals T1 to T, respectively.
Connected to L.
【００１５】回路動作は図１の第１の実施例と同様であ
るが、入力端子ＴＳ１に制御信号ＳＣとして“１”を入
力すると出力端子Ｔ１〜ＴＬには内部回路Ｃ１の出力信
号が、また入力端子ＴＳ１に“０”を入力すると出力端
子Ｔ０１〜Ｔ０ＬにはシフトレジスタＳ１の出力Ｑ１〜
ＱＬが出力される。すなわち本実施例では第１の実施例
に比べて、さらに帰還ループの切断の設定を確認できる
という利点がある。The circuit operation is similar to that of the first embodiment shown in FIG. 1, but when "1" is input as the control signal SC to the input terminal TS1, the output signal of the internal circuit C1 is output to the output terminals T1 to TL. When "0" is input to the input terminal TS1, the output terminals T01 to T0L will output the outputs Q1 to Q1 of the shift register S1.
QL is output. That is, this embodiment has an advantage over the first embodiment in that it is possible to confirm the setting for cutting off the feedback loop.
【００１６】[0016]
【発明の効果】以上説明したように本発明は、２本の入
力端子を用いることにより、前述の■の条件が成立する
範囲内で、帰還ループＬに関わらず全ての帰還ループの
観測性と制御性を付与出来るため、帰還ループのテスト
が個別に可能となり、■または■の条件を必要とする従
来の技術と比較した場合、テストに用いることが出来る
余り端子数Ｎが等しいとき、■の条件は帰還ループＬが
大きい程■または■の条件よりも成立しやすいため、帰
還ループ数Ｌが大きい大規模な半導体論理集積回路装置
のテスタビリティを著しく向上出来るという効果を有す
る。[Effect of the Invention] As explained above, by using two input terminals, the present invention improves the observability of all feedback loops regardless of the feedback loop L within the range where the above-mentioned condition (2) is satisfied. Since controllability can be imparted, it becomes possible to test the feedback loop individually, and when compared with the conventional technology that requires the conditions of Since the condition (2) or (2) is more likely to be satisfied as the feedback loop L is larger, the testability of a large-scale semiconductor logic integrated circuit device with a large number L of feedback loops can be significantly improved.
【図１】本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the invention.
【図２】本発明の第２の実施例のブロック図である。FIG. 2 is a block diagram of a second embodiment of the invention.
【図３】従来の半導体論理集積回路の一例のブロック図
である。FIG. 3 is a block diagram of an example of a conventional semiconductor logic integrated circuit.
ＴＳ１，ＴＳ２ 入力端子
ＢＳ１，ＢＳ２ 入力バッファ
Ｂ１〜ＢＬ 入出力バッファ
Ｓ１ シフトレジスタ
Ｃ１ 内部回路
Ｔ１〜ＴＬ 入出力端子
Ｔ０１〜Ｔ０Ｌ 出力端子
Ｅ１〜ＥＬ イネーブル端
Ｎ１〜ＮＬ 入出力バッファ外部入出力端Ｍ１〜
ＭＬ マルチプレクサ
Ｂ０１〜Ｂ０Ｌ 出力バッファTS1, TS2 Input terminals BS1, BS2 Input buffers B1 to BL Input/output buffer S1 Shift register C1 Internal circuits T1 to TL Input/output terminals T01 to T0L Output terminals E1 to EL Enable terminals N1 to NL Input/output buffer external input/output terminals M1 to
ML multiplexer B01~B0L output buffer
Claims (1)
にデータを入力するための入力端子と、内部回路を含め
た帰還ループを構成する入出力バッファと、該入出力バ
ッファに接続する入出力端子と、前記シフトレジスタの
出力信号により前記入出力バッファの方向制御を行なう
制御回路とを備えることを特徴とする半導体論理集積回
路装置。1. A shift register, an input terminal for inputting data to the shift register, an input/output buffer forming a feedback loop including an internal circuit, and an input/output terminal connected to the input/output buffer. A semiconductor logic integrated circuit device comprising: a control circuit that controls the direction of the input/output buffer based on an output signal of the shift register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120623A JPH04348286A (en) | 1991-05-27 | 1991-05-27 | Semiconductor logic integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120623A JPH04348286A (en) | 1991-05-27 | 1991-05-27 | Semiconductor logic integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348286A true JPH04348286A (en) | 1992-12-03 |
Family
ID=14790812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120623A Pending JPH04348286A (en) | 1991-05-27 | 1991-05-27 | Semiconductor logic integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348286A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003512628A (en) * | 1999-10-19 | 2003-04-02 | アトメル・コーポレイション | Apparatus and method for programmable parametric toggle testing of digital CMOS pads |
-
1991
- 1991-05-27 JP JP3120623A patent/JPH04348286A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003512628A (en) * | 1999-10-19 | 2003-04-02 | アトメル・コーポレイション | Apparatus and method for programmable parametric toggle testing of digital CMOS pads |
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