JPH04348053A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04348053A JPH04348053A JP3149432A JP14943291A JPH04348053A JP H04348053 A JPH04348053 A JP H04348053A JP 3149432 A JP3149432 A JP 3149432A JP 14943291 A JP14943291 A JP 14943291A JP H04348053 A JPH04348053 A JP H04348053A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フィールド酸化膜及び
チャネルストッパによって素子分離が行われている半導
体装置の製造方法に関するものである。
チャネルストッパによって素子分離が行われている半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】モノリシックＩＣでは、一つの半導体チ
ップ上に配置する多数の素子同士を電気的に分離する必
要がある。この様な素子分離の代表的な技術の一つに誘
電体分離があり、この誘電体分離の代表的な技術として
ＬＯＣＯＳ法がある。これは、フィールド酸化膜によっ
て素子分離を行う方法である。
ップ上に配置する多数の素子同士を電気的に分離する必
要がある。この様な素子分離の代表的な技術の一つに誘
電体分離があり、この誘電体分離の代表的な技術として
ＬＯＣＯＳ法がある。これは、フィールド酸化膜によっ
て素子分離を行う方法である。
【０００３】更に、フィールド酸化膜の下をチャネル領
域とする寄生ＭＯＳトランジスタの閾値電圧をフィール
ド酸化膜上の配線の電位よりも高くして、ＩＣの動作電
圧の範囲でこの寄生ＭＯＳトランジスタを完全にカット
オフし、これによって素子分離を完全にするために、半
導体基板と同一導電型の高濃度不純物拡散層であるチャ
ネルストッパをフィールド酸化膜の下に形成している。
域とする寄生ＭＯＳトランジスタの閾値電圧をフィール
ド酸化膜上の配線の電位よりも高くして、ＩＣの動作電
圧の範囲でこの寄生ＭＯＳトランジスタを完全にカット
オフし、これによって素子分離を完全にするために、半
導体基板と同一導電型の高濃度不純物拡散層であるチャ
ネルストッパをフィールド酸化膜の下に形成している。
【０００４】図２は、この様にフィールド酸化膜及びチ
ャネルストッパによって素子分離が行われると共にフィ
ールド酸化膜に囲まれている素子領域にＭＯＳトランジ
スタを有している半導体装置の製造方法の従来例を示し
ている。
ャネルストッパによって素子分離が行われると共にフィ
ールド酸化膜に囲まれている素子領域にＭＯＳトランジ
スタを有している半導体装置の製造方法の従来例を示し
ている。
【０００５】この従来例では、図２（ａ）に示す様に、
まず、Ｐ型のＳｉ基板１１の表面にパッド用のＳｉＯ２
膜１２を形成し、次に、厚さ１０００〜３０００Å程
度のＳｉ３ Ｎ４ 膜１３を前記ＳｉＯ２膜１２上に堆
積させる。そして、このＳｉ３ Ｎ４ 膜１３を、形成
しようとする素子領域のパターンに加工する。
まず、Ｐ型のＳｉ基板１１の表面にパッド用のＳｉＯ２
膜１２を形成し、次に、厚さ１０００〜３０００Å程
度のＳｉ３ Ｎ４ 膜１３を前記ＳｉＯ２膜１２上に堆
積させる。そして、このＳｉ３ Ｎ４ 膜１３を、形成
しようとする素子領域のパターンに加工する。
【０００６】次に、図２（ｂ）に示す様に、Ｓｉ３ Ｎ
４ 膜１３をマスクにして、Ｓｉ基板１１中に、ＢＦ２
等のＰ型の不純物１４を１×１０１３〜１×１０１４
ｃｍ−２程度のドーズ量にイオン注入する。
４ 膜１３をマスクにして、Ｓｉ基板１１中に、ＢＦ２
等のＰ型の不純物１４を１×１０１３〜１×１０１４
ｃｍ−２程度のドーズ量にイオン注入する。
【０００７】次に、この状態で熱酸化を行う。すると、
図２（ｃ）に示す様に、Ｓｉ３ Ｎ４ 膜１３が耐酸化
膜になり、Ｓｉ基板１１のうちでこのＳｉ３ Ｎ４ 膜
１３に覆われていない部分が選択的に酸化され、フィー
ルド酸化膜であるＳｉＯ２ 膜１５が形成される。
図２（ｃ）に示す様に、Ｓｉ３ Ｎ４ 膜１３が耐酸化
膜になり、Ｓｉ基板１１のうちでこのＳｉ３ Ｎ４ 膜
１３に覆われていない部分が選択的に酸化され、フィー
ルド酸化膜であるＳｉＯ２ 膜１５が形成される。
【０００８】一方、Ｓｉ基板１１中にイオン注入された
不純物１４が熱酸化時の熱によって拡散し、ＳｉＯ２
膜１５の形成と同時に、このＳｉＯ２ 膜１５の下にチ
ャネルストッパになるＰ＋ 拡散層１６がＳｉＯ２ 膜
１５に対して自己整合的に形成される。
不純物１４が熱酸化時の熱によって拡散し、ＳｉＯ２
膜１５の形成と同時に、このＳｉＯ２ 膜１５の下にチ
ャネルストッパになるＰ＋ 拡散層１６がＳｉＯ２ 膜
１５に対して自己整合的に形成される。
【０００９】次に、図２（ｄ）に示す様に、Ｓｉ３ Ｎ
４ 膜１３とＳｉＯ２ 膜１２とを除去し、ＳｉＯ２
膜１５に囲まれている素子領域の表面に、ゲート酸化膜
になるＳｉＯ２ 膜１７を形成する。そして、ＳｉＯ２
膜１７、１５上に多結晶Ｓｉ膜１８を堆積させ、この
多結晶Ｓｉ膜１８をゲート電極のパターンに加工する。
４ 膜１３とＳｉＯ２ 膜１２とを除去し、ＳｉＯ２
膜１５に囲まれている素子領域の表面に、ゲート酸化膜
になるＳｉＯ２ 膜１７を形成する。そして、ＳｉＯ２
膜１７、１５上に多結晶Ｓｉ膜１８を堆積させ、この
多結晶Ｓｉ膜１８をゲート電極のパターンに加工する。
【００１０】その後、多結晶Ｓｉ膜１８とＳｉＯ２ 膜
１５とをマスクにして、Ｓｉ基板１１中に、ヒ素等のＮ
型の不純物を高濃度にイオン注入する。そして、熱処理
によってこの不純物を拡散させると、ソース・ドレイン
になるＮ＋ 拡散層１９が多結晶Ｓｉ膜１８に対して自
己整合的に形成され、ＭＯＳトランジスタ２０が完成す
る。
１５とをマスクにして、Ｓｉ基板１１中に、ヒ素等のＮ
型の不純物を高濃度にイオン注入する。そして、熱処理
によってこの不純物を拡散させると、ソース・ドレイン
になるＮ＋ 拡散層１９が多結晶Ｓｉ膜１８に対して自
己整合的に形成され、ＭＯＳトランジスタ２０が完成す
る。
【００１１】なお、実際のＭＯＳトランジスタ形成工程
には、この後に、金属配線形成工程及びパッシベーショ
ン膜形成工程が含まれるが、これらの工程は、本発明の
主旨には直接関係がない為、省略する。
には、この後に、金属配線形成工程及びパッシベーショ
ン膜形成工程が含まれるが、これらの工程は、本発明の
主旨には直接関係がない為、省略する。
【００１２】
【発明が解決しようとする課題】ところが、以上の様な
従来例によって製造した半導体装置では、図２（ｄ）か
らも明らかな様に、Ｐ＋ 拡散層１６がＳｉＯ２ 膜１
５の端部にまで拡がってＮ＋ 拡散層１９と接している
。このため、チャネルストッパによって寄生ＭＯＳトラ
ンジスタの閾値電圧を高めるために不純物１４のドーズ
量を多くすると、Ｎ＋ 拡散層１９との接合面において
もＰ＋ 拡散層１６の不純物濃度が高くなる。
従来例によって製造した半導体装置では、図２（ｄ）か
らも明らかな様に、Ｐ＋ 拡散層１６がＳｉＯ２ 膜１
５の端部にまで拡がってＮ＋ 拡散層１９と接している
。このため、チャネルストッパによって寄生ＭＯＳトラ
ンジスタの閾値電圧を高めるために不純物１４のドーズ
量を多くすると、Ｎ＋ 拡散層１９との接合面において
もＰ＋ 拡散層１６の不純物濃度が高くなる。
【００１３】この結果、Ｐ＋ 拡散層１６とＮ＋ 拡散
層１９との間の接合容量が増大して、ＭＯＳトランジス
タ２０の動作速度が低下する。また、Ｐ＋ 拡散層１６
とＮ＋ 拡散層１９との間の接合耐圧も低下して、ＭＯ
Ｓトランジスタ２０の信頼性も低下する。
層１９との間の接合容量が増大して、ＭＯＳトランジス
タ２０の動作速度が低下する。また、Ｐ＋ 拡散層１６
とＮ＋ 拡散層１９との間の接合耐圧も低下して、ＭＯ
Ｓトランジスタ２０の信頼性も低下する。
【００１４】更に、Ｐ＋ 拡散層１６がＳｉＯ２ 膜１
５の端部にまで拡がっていると、ＭＯＳトランジスタ２
０に狭チャネル効果が発生して、ＭＯＳトランジスタ２
０の閾値電圧が高くなる。このため、このことによって
もＭＯＳトランジスタ２０の動作速度が低下する。
５の端部にまで拡がっていると、ＭＯＳトランジスタ２
０に狭チャネル効果が発生して、ＭＯＳトランジスタ２
０の閾値電圧が高くなる。このため、このことによって
もＭＯＳトランジスタ２０の動作速度が低下する。
【００１５】そこで、本発明の目的は、動作速度が速く
且つ信頼性が高い半導体装置を製造することができる半
導体装置の製造方法を提供することにある。
且つ信頼性が高い半導体装置を製造することができる半
導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板の耐酸化膜に覆われていない
部分にフィールド酸化膜を形成し、このフィールド酸化
膜の下にチャネルストッパを形成し、前記耐酸化膜の前
記フィールド酸化膜の端部近傍の部分を除去し、前記耐
酸化膜と前記フィールド酸化膜とをマスクにして前記チ
ャネルストッパと逆導電型の不純物を前記半導体基板に
導入している。
の製造方法は、半導体基板の耐酸化膜に覆われていない
部分にフィールド酸化膜を形成し、このフィールド酸化
膜の下にチャネルストッパを形成し、前記耐酸化膜の前
記フィールド酸化膜の端部近傍の部分を除去し、前記耐
酸化膜と前記フィールド酸化膜とをマスクにして前記チ
ャネルストッパと逆導電型の不純物を前記半導体基板に
導入している。
【００１７】
【作用】本発明による半導体装置の製造方法では、フィ
ールド酸化膜の端部近傍の半導体基板に、チャネルスト
ッパと逆導電型の不純物が導入される。このため、この
不純物によって、チャネルストッパを形成している不純
物が補償され、フィールド酸化膜の中央部ではチャネル
ストッパの不純物濃度が高くても、フィールド酸化膜の
端部近傍ではチャネルストッパの不純物濃度が低い。
ールド酸化膜の端部近傍の半導体基板に、チャネルスト
ッパと逆導電型の不純物が導入される。このため、この
不純物によって、チャネルストッパを形成している不純
物が補償され、フィールド酸化膜の中央部ではチャネル
ストッパの不純物濃度が高くても、フィールド酸化膜の
端部近傍ではチャネルストッパの不純物濃度が低い。
【００１８】
【実施例】以下、ＭＯＳトランジスタを有している半導
体装置の製造に適用した本発明の一実施例を、図１を参
照しながら説明する。
体装置の製造に適用した本発明の一実施例を、図１を参
照しながら説明する。
【００１９】本実施例も、図１（ａ）〜（ｃ）に示す様
に、フィールド酸化膜であるＳｉＯ２ 膜１５とチャネ
ルストッパであるＰ＋ 拡散層１６とを形成するまでは
、図２に示した従来例と実質的に同様の工程を実行する
。
に、フィールド酸化膜であるＳｉＯ２ 膜１５とチャネ
ルストッパであるＰ＋ 拡散層１６とを形成するまでは
、図２に示した従来例と実質的に同様の工程を実行する
。
【００２０】本実施例では、その後、例えば、等方性ド
ライエッチングによって、Ｓｉ３ Ｎ４ 膜１３の一部
をエッチングする。この結果、図１（ｄ）に示す様に、
Ｓｉ３ Ｎ４ 膜１３の上面がエッチングされてその膜
厚が減少すると同時に、Ｓｉ３ Ｎ４ 膜１３の側端面
もエッチングされてこのＳｉ３ Ｎ４ 膜１３のうちで
ＳｉＯ２ 膜１５の端部近傍の部分が除去される。
ライエッチングによって、Ｓｉ３ Ｎ４ 膜１３の一部
をエッチングする。この結果、図１（ｄ）に示す様に、
Ｓｉ３ Ｎ４ 膜１３の上面がエッチングされてその膜
厚が減少すると同時に、Ｓｉ３ Ｎ４ 膜１３の側端面
もエッチングされてこのＳｉ３ Ｎ４ 膜１３のうちで
ＳｉＯ２ 膜１５の端部近傍の部分が除去される。
【００２１】次に、図１（ｅ）に示す様に、Ｓｉ３ Ｎ
４ 膜１３とＳｉＯ２ 膜１５とをマスクにして、Ｓｉ
Ｏ２ 膜１５の端部近傍のＳｉ基板１１中に、リン等の
Ｎ型の不純物２１を１×１０１３〜１×１０１４ｃｍ−
２程度のドーズ量にイオン注入する。
４ 膜１３とＳｉＯ２ 膜１５とをマスクにして、Ｓｉ
Ｏ２ 膜１５の端部近傍のＳｉ基板１１中に、リン等の
Ｎ型の不純物２１を１×１０１３〜１×１０１４ｃｍ−
２程度のドーズ量にイオン注入する。
【００２２】次に、図１（ｆ）に示す様に、ゲート酸化
膜になるＳｉＯ２ 膜１７とゲート電極になる多結晶Ｓ
ｉ膜１８とソース・ドレインになるＮ＋ 拡散層１９と
を形成して、ＭＯＳトランジスタ２０を完成させる。
膜になるＳｉＯ２ 膜１７とゲート電極になる多結晶Ｓ
ｉ膜１８とソース・ドレインになるＮ＋ 拡散層１９と
を形成して、ＭＯＳトランジスタ２０を完成させる。
【００２３】ここで、不純物２１は不純物１４と逆導電
型であり、しかも不純物２１のドーズ量は不純物１４の
ドーズ量にほぼ等しい。このため、Ｎ＋ 拡散層１９を
形成するための熱処理によって不純物２１も同時に拡散
させると、この不純物２１が拡散したＳｉＯ２ 膜１５
の端部近傍では、不純物１４が不純物２１によってほぼ
１の補償比に補償される。
型であり、しかも不純物２１のドーズ量は不純物１４の
ドーズ量にほぼ等しい。このため、Ｎ＋ 拡散層１９を
形成するための熱処理によって不純物２１も同時に拡散
させると、この不純物２１が拡散したＳｉＯ２ 膜１５
の端部近傍では、不純物１４が不純物２１によってほぼ
１の補償比に補償される。
【００２４】この結果、図１（ｆ）に示した様に、Ｓｉ
Ｏ２ 膜１５の端部近傍ではチャネルストッパであるＰ
＋ 拡散層１６が消滅し、Ｐ＋ 拡散層１６がＮ＋ 拡
散層１９から離間する。従って、Ｐ＋ 拡散層１６とＮ
＋ 拡散層１９との間の接合容量が少なく、接合耐圧も
高く、ＭＯＳトランジスタ２０の狭チャネル効果も抑制
される。
Ｏ２ 膜１５の端部近傍ではチャネルストッパであるＰ
＋ 拡散層１６が消滅し、Ｐ＋ 拡散層１６がＮ＋ 拡
散層１９から離間する。従って、Ｐ＋ 拡散層１６とＮ
＋ 拡散層１９との間の接合容量が少なく、接合耐圧も
高く、ＭＯＳトランジスタ２０の狭チャネル効果も抑制
される。
【００２５】
【発明の効果】本発明による半導体装置の製造方法では
、フィールド酸化膜の中央部ではチャネルストッパの不
純物濃度が高くても、フィールド酸化膜の端部近傍では
チャネルストッパの不純物濃度が低いので、チャネルス
トッパと逆導電型の不純物拡散層を素子領域に形成した
場合に、この不純物拡散層とチャネルストッパとの間の
接合容量が少なく、接合耐圧も高く、狭チャネル効果も
抑制される。従って、動作速度が速く且つ信頼性が高い
半導体装置を製造することができる。
、フィールド酸化膜の中央部ではチャネルストッパの不
純物濃度が高くても、フィールド酸化膜の端部近傍では
チャネルストッパの不純物濃度が低いので、チャネルス
トッパと逆導電型の不純物拡散層を素子領域に形成した
場合に、この不純物拡散層とチャネルストッパとの間の
接合容量が少なく、接合耐圧も高く、狭チャネル効果も
抑制される。従って、動作速度が速く且つ信頼性が高い
半導体装置を製造することができる。
【図１】本発明の一実施例を順次に示す側断面図である
。
。
【図２】本発明の一従来例を順次に示す側断面図である
。
。
１１ Ｓｉ基板
１３ Ｓｉ３ Ｎ４ 膜
１５ ＳｉＯ２ 膜
１６ Ｐ＋ 拡散層
２１ 不純物
Claims (1)
- 【請求項１】 半導体基板の耐酸化膜に覆われていな
い部分にフィールド酸化膜を形成し、このフィールド酸
化膜の下にチャネルストッパを形成し、前記耐酸化膜の
前記フィールド酸化膜の端部近傍の部分を除去し、前記
耐酸化膜と前記フィールド酸化膜とをマスクにして前記
チャネルストッパと逆導電型の不純物を前記半導体基板
に導入するようにしたことを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149432A JPH04348053A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置の製造方法 |
| US07/887,009 US5242849A (en) | 1991-05-24 | 1992-05-22 | Method for the fabrication of MOS devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149432A JPH04348053A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348053A true JPH04348053A (ja) | 1992-12-03 |
Family
ID=15474986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149432A Withdrawn JPH04348053A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5242849A (ja) |
| JP (1) | JPH04348053A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5439842A (en) * | 1992-09-21 | 1995-08-08 | Siliconix Incorporated | Low temperature oxide layer over field implant mask |
| US5358890A (en) * | 1993-04-19 | 1994-10-25 | Motorola Inc. | Process for fabricating isolation regions in a semiconductor device |
| US5863823A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Semiconductor Corporation | Self-aligned edge control in silicon on insulator |
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| US5930638A (en) * | 1993-07-12 | 1999-07-27 | Peregrine Semiconductor Corp. | Method of making a low parasitic resistor on ultrathin silicon on insulator |
| US5344787A (en) * | 1993-09-24 | 1994-09-06 | Vlsi Technology, Inc. | Latid implants for increasing the effective width of transistor elements in a semiconductor device |
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