JPH0434630A - Cache memory device - Google Patents
Cache memory deviceInfo
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- JPH0434630A JPH0434630A JP2142087A JP14208790A JPH0434630A JP H0434630 A JPH0434630 A JP H0434630A JP 2142087 A JP2142087 A JP 2142087A JP 14208790 A JP14208790 A JP 14208790A JP H0434630 A JPH0434630 A JP H0434630A
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- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明はキャッシュメモリ装置に関し、特にキャッシュ
メモリの索引時に発生したエラーの処理制御に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a cache memory device, and more particularly to control of processing errors that occur during indexing of a cache memory.
従来技術
一般にキャッシュメモリは高速で、高集積度のＲＡ Ｍ
（ＲａｎｄＯ＠ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構
成されてぃるが、この種のＲＡＭは読出し時の間欠的な
エラーや放射線等によるメモリのビット値反転（ソフト
エラー）などの障害の頻度が高い。Conventional technology In general, cache memory is a high-speed, highly integrated RAM.
(RandO@Access Memory), this type of RAM is prone to failures such as intermittent errors during reading and inversion of memory bit values (soft errors) due to radiation or the like.
間欠的なエラーの場合には再度の読出しにより正常に読
出せることもあり、メモリのビット値が反転した場合に
は再度の書込みによって修復することが可能である。In the case of an intermittent error, the data may be read out normally by re-reading, and if the bit value of the memory is inverted, it can be repaired by re-writing.
従来、この種のキャッシュメモリ装置では、キャッシュ
メモリの索引時にエラーが検出された場合でも直ちに障
害とすることなく、再度の書込みなどによって該エラー
が修復されるまで、キャッシュメモリの索引結果を強制
的にキャッシュメモリ上に要求データが存在しないとし
て、いわゆるキャッシュミスヒツトとして主記憶装置の
データを使用するように制御しているものがある。Conventionally, in this type of cache memory device, even if an error is detected during cache memory indexing, it is not immediately treated as a failure, but the cache memory index result is forcibly updated until the error is repaired by rewriting, etc. In some cases, it is assumed that the requested data does not exist in the cache memory, and the data in the main storage device is controlled to be used as a so-called cache miss.
一方、ストアリクエストによりキャッシュメモリ上にス
トアデータを書込む場合、ストアアドレスでキャッシュ
メモリを索引し、該アドレス上の主記憶装置のデータが
キャッシュメモリに格納されているか否か、すなわちキ
ャツシュヒツトしたかミスヒツトしたかを調べ、キャッ
シュメモリに格納されていればキャッシュメモリおよび
主記憶装置の両方にストアデータを書込み、キャッシュ
メモリに格納されていなければ主記憶装置のみにストア
データを書込み、キャッシュメモリにはストアデータを
書込まない方式、いわゆるストアスル一方式をとること
が多い。On the other hand, when writing store data onto the cache memory in response to a store request, the cache memory is indexed by the store address and whether or not the data in the main memory at that address is stored in the cache memory, that is, whether there is a cache hit or a miss. If the data is stored in the cache memory, the store data is written to both the cache memory and main memory, and if it is not stored in the cache memory, the store data is written only to the main memory, and the store data is not stored in the cache memory. A method that does not write data, a so-called store-through method, is often used.
上記のようなストアスル一方式のキャッシュメモリ装置
においては、ストアリクエストによるキャッシュメモリ
の索引によって間欠的なエラーが検出され、キャッシュ
メモリの索引結果が強制的にキャッシュミスヒツトにさ
れたとすると、このストアアドレスに対する主記憶装置
のデータかキャッシュメモリに格納されていたとしても
、ストアデータは主記憶装置に反映されるだけで、キャ
ッシュメモリ上に反映されることはない。In the store-through type cache memory device as described above, if an intermittent error is detected by a cache memory index based on a store request, and the cache memory index result is forcibly made a cache miss, this store address Even if data in the main storage device for the stored data is stored in the cache memory, the stored data is only reflected in the main storage device and is not reflected in the cache memory.
したがって、この状態で後続のメモリリードリクエスト
によりストアリクエストと同一のアドレスでキャッシュ
メモリが索引されたとき、間欠エラーが訂正されて正常
に読出されたとすると、該アドレス上の主記憶装置のデ
ータがキャッシュメモリに格納されているので、上記の
ストアデータが反映されていないデータが読出されるこ
ととなり、該データにより誤動作が発生してしまう。Therefore, when a subsequent memory read request indexes the cache memory at the same address as the store request in this state, assuming that the intermittent error is corrected and the data is read normally, the main memory data at that address will be cached. Since the data is stored in memory, data that does not reflect the stored data will be read out, and this data will cause malfunctions.
そこで、ストアリクエストによりキャッシュメモリが索
引されたときにエラーが検出されると、そのキャッシュ
メモリ全体（キャッシュメモリが複数のレベルで構成さ
れている場合にはそのエラーが検出されたレベル全体）
の使用を禁止するようになっていた。Therefore, if an error is detected when the cache memory is indexed by a store request, the entire cache memory (or the entire level where the error was detected if the cache memory is configured at multiple levels)
The use of was prohibited.
その後に、たとえば命令間の区切りにおいて障害処理フ
ァームウェアもしくはソフトウェアに割込み要求を出力
し、キャッシュメモリのイニシャライズを実行してキャ
ッシュメモリの復旧を図ってから命令のりトライを行う
ことで、システムの継続運転を実行していた。After that, for example, at the break between instructions, an interrupt request is output to the fault handling firmware or software, the cache memory is initialized, the cache memory is restored, and then the instruction is tried again, allowing the system to continue operating. was running.
このような従来のキャッシュメモリ装置では、ストアリ
クエストによるキャッシュメモリの索引でエラーが検出
されたとき、キャッシュメモリ全体もしくはキャッシュ
メモリが複数のレベルで構成されている場合にはそのエ
ラーが検出されたレベル全体の使用を禁止し、その後に
キャッシュメモリ全体のイニシャライズを実行している
ので、キャッシュメモリの使用が禁止されている間、シ
ステムの性能が著しく低下してしまうという欠点がある
。In such conventional cache memory devices, when an error is detected in a cache memory index caused by a store request, the entire cache memory or, if the cache memory is configured at multiple levels, the level at which the error was detected. Since the use of the entire cache memory is prohibited and the entire cache memory is then initialized, there is a drawback that the performance of the system is significantly reduced while the use of the cache memory is prohibited.
また、キャッシュメモリ全体のイニシャライズを実行し
てキャッシュメモリの障害の復旧を行うために、それま
で蓄積されたキャッシュメモリのデータがすべて失われ
てしまい、システムの性能が大幅に低下してしまうとい
う欠点がある。Another disadvantage is that when the entire cache memory is initialized to recover from a cache memory failure, all data stored in the cache memory up to that point is lost, resulting in a significant drop in system performance. There is.
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、エラー検出時にシステムの性能低下を最
小限に抑えてシステムの継続運転を行うことができるキ
ャッシュメモリ装置の提供を目的とする。OBJECTS OF THE INVENTION The present invention has been made to eliminate the drawbacks of the conventional devices as described above, and provides a cache memory device that can continue operating the system while minimizing the deterioration in system performance when an error is detected. With the goal.
発明の構成
本発明によるキャッシュメモリ装置は、主記憶装置のデ
ータの一部を格納するキャッシュメモリに対する索引の
エラーを検出する検出手段と、前記検出手段により前記
エラーが検出されたとき、前記キャッシュメモリに対す
る索引の結果をミスヒツトとする第１の抑止手段と、ス
トアリクエストによる前記キャッシュメモリに対する索
引のエラーが前記検出手段により検出されたとき、前記
キャッシュメモリの索引アドレスを保持するアドレス保
持手段と、前記検出手段により前記ストアリクエストに
よる前記キャッシュメモリに対する索引でエラーが検出
されたか否かを示すエラー情報を前記キャッシュメモリ
のアドレスに対応して格納するエラー情報格納手段と、
前記キャッシュメモリの索引時に前記エラー情報格納手
段から読出された前記エラー情報に応じて該索引の結果
をミスヒツトとする第２の抑止手段と、前記検出手段に
より前記エラーが検出された前記ストアリクエストによ
るキャッシュメモリに対する索引に連続する前記キャッ
シュメモリの索引の索引アドレスと前記アドレス保持手
段に保持された索引アドレスとを比較する比較手段と、
前記比較手段により一致が検出されたときに該索引の結
果をミスヒツトとする第３の抑止手段と、前記キャッシ
ュメモリに前記主記憶装置のデータを登録するときに前
記エラー情報格納手段の内容を更新する手段とを有する
ことを特徴とする。Configuration of the Invention A cache memory device according to the present invention includes a detection means for detecting an error in an index for a cache memory storing a part of data in a main storage device, and a detection means for detecting an error in an index for a cache memory storing a part of data in a main storage device; first suppressing means for determining an index result for the cache memory as a miss; address holding means for holding an index address of the cache memory when an error in the index for the cache memory due to a store request is detected by the detecting means; error information storage means for storing error information indicating whether or not an error has been detected in the index to the cache memory by the store request by the detection means in correspondence with the address of the cache memory;
a second inhibiting means that determines a result of the index as a miss in accordance with the error information read from the error information storage means when the cache memory is indexed; Comparing means for comparing an index address of an index of the cache memory that is continuous with the index for the cache memory and an index address held in the address holding means;
third inhibiting means for determining the index result as a miss when a match is detected by the comparing means; and updating the contents of the error information storage means when registering the data in the main storage device in the cache memory. It is characterized by having a means for.
実施例
次に、本発明の一実施例について図面を参照して説明す
る。Embodiment Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。図においては、本発明の一実施例によるキャッシュ
メモリを構成するデータアレイ部とアドレスアレイ部と
のうちアドレスアレイ部の構成を示している。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. The figure shows the configuration of an address array section of a data array section and an address array section that constitute a cache memory according to an embodiment of the present invention.
ここで、データアレイ部は主記憶装置のデータの一部を
ブロック単位（６４バイト単位）で、複数のブロックデ
ータを保持し、アドレスアレイ部はそれらのブロックデ
ータのブロックアドレスを管理している。Here, the data array section holds a portion of the data in the main memory device in block units (64 byte units), and a plurality of block data, and the address array section manages the block addresses of these block data.
また、アドレスアレイ部はキャッシュメモリのサイズ、
すなわちキャッシュメモリに登録される全ブロックデー
タの個数に対応したアドレス幅で索引される。In addition, the address array part is the size of the cache memory,
That is, indexing is performed using an address width corresponding to the number of all block data registered in the cache memory.
このキャッシュ索引アドレス（以下索引アドレスとする
）としては主記憶装置のブロックアドレスの下位部分が
使用され、ブロックアドレスの上位部分はキャッシュキ
ーアドレス部（以下キーアドレス部とする）として索引
アドレスに対応する位置に格納される。The lower part of the block address in the main memory is used as this cache index address (hereinafter referred to as the index address), and the upper part of the block address corresponds to the index address as the cache key address part (hereinafter referred to as the key address part). stored in the location.
キャッシュメモリを索引する場合には、索引アドレスで
アドレスアレイ部内のキーアドレス部を読出し、このキ
ーアドレス部と主記憶装置のブロックアドレスのキーア
ドレス部に対応する部分とを比較する。When indexing the cache memory, the key address section in the address array section is read out using the index address, and this key address section is compared with the section corresponding to the key address section of the block address of the main storage device.
比較結果が一致を示す場合にはキャツシュヒツトであり
、このアドレス上の主記憶装置のブロックデータがキャ
ッシュメモリ上にも存在することになる。If the comparison result shows a match, it is a cache hit, and the block data in the main memory at this address also exists on the cache memory.
一方、比較結果が不一致を示す場合にはキャッシュミス
ヒツトであり、このアドレス上の主記憶装置のブロック
データがキャッシュメモリ上に存在しないことになる。On the other hand, if the comparison result shows a mismatch, there is a cache miss, and the block data in the main memory at this address does not exist on the cache memory.
データアレイ部はアドレスアレイ部の索引で用いられる
索引アドレスにデータ要求元からの要求データ幅で決ま
るブロック内アドレスを加えたアドレスで索引され、こ
の索引により読出されたデータはアドレスアレイ部でキ
ャツシュヒツトが検出されたときに有効データとしてデ
ータ要求元に返送される。The data array section is indexed using an address that is the index address used in the index of the address array section plus the in-block address determined by the requested data width from the data request source, and the data read using this index is cached in the address array section. When detected, it is returned to the data requester as valid data.
ここで、たとえばデータ要求幅が８バイトであれば、ブ
ロック内アドレスは３ビツトとなる。Here, for example, if the data request width is 8 bytes, the intra-block address will be 3 bits.
ストアの実行時には上述の処理と同様にしてアドレスア
レイ部が索引され、キャツシュヒツトが検出されたとき
にストアデータのデータアレイ部への書込みが行われる
。When a store is executed, the address array section is indexed in the same manner as in the process described above, and when a cache hit is detected, store data is written to the data array section.
つまり、ストアリクエストによるキャッシュメモリの索
引時に発生するエラーは、アドレスアレイ部の索引によ
ってのみ生しることになる。In other words, errors that occur when the cache memory is indexed by a store request occur only when the address array section is indexed.
第１図において、アドレスアレイアドレスレジスタ（Ａ
ＡＡ）（以下アドレスレジスタとする）１はアドレスア
レイ（ＡＡ）４の索引アドレスを保持し、アドレスアレ
イライトレジスタ（ＡＡＷ）（以下ライトレジスタとす
る）２はアドレスアレイ（ＡＡ）４のライトデータとな
るアドレスアレイ４のキーアドレス部に対応するブロッ
クアドレスの上位部分を保持する。In Figure 1, the address array address register (A
AA) (hereinafter referred to as address register) 1 holds the index address of address array (AA) 4, and address array write register (AAW) (hereinafter referred to as write register) 2 holds the write data of address array (AA) 4. The upper part of the block address corresponding to the key address part of the address array 4 is held.
アドレスアレイライトイネーブルレジスタ（ＷＥ）（以
下ライトイネーブルレジスタとする）３はメモリリード
リクエストによるキャッシュメモリの索引でキャッシュ
ミスヒツトした場合に、ライトレジスタ２に保持されて
いるメモリリードリクエストのキーアドレス部をアドレ
スアレイ４の該当するアドレス位置に書込むときに書込
みを指示する論理“１”、つまりキャッシュ登録指示が
セットされる。The address array write enable register (WE) (hereinafter referred to as the write enable register) 3 stores the key address part of the memory read request held in the write register 2 when a cache miss occurs in the index of the cache memory due to a memory read request. When writing to a corresponding address position in the address array 4, a logic "1" indicating writing, that is, a cache registration instruction is set.
アドレスアレイ４はキャッシュメモリの登録ブロックア
ドレスを管理する。Address array 4 manages registered block addresses of the cache memory.
比較器５はライトレジスタ２にセットされたブロックア
ドレスのキーアドレス部と、アドレスアレイ４から読出
されたキーアドレス部とを比較し、その比較結果をアン
ドゲート２１に出力する。Comparator 5 compares the key address part of the block address set in write register 2 with the key address part read from address array 4, and outputs the comparison result to AND gate 21.
エラー検出回路６はアドレスアレイ４から読出されたキ
ーアドレス部のパリティをチエツクし、その検出結果を
論理反転ゲート１６とナントゲート１７とアンドゲート
１８とに夫々出力する。Error detection circuit 6 checks the parity of the key address section read from address array 4, and outputs the detection results to logic inverting gate 16, Nant gate 17, and AND gate 18, respectively.
フリップフロップ（以下Ｆ／Ｆとする）７はストアリク
エストであることを示すストアリクエスト代表を保持す
る。A flip-flop (hereinafter referred to as F/F) 7 holds a store request representative indicating that it is a store request.
エラーストアアドレスレジスタ（以下アドレスレジスタ
とする）８はストアリクエストによるアドレスアレイ４
の索引において、エラー検出回路６でエラーが検出され
たときにアドレスレジスタ１にセットされている索引ア
ドレスを保持する。Error store address register (hereinafter referred to as address register) 8 is an address array 4 based on a store request.
The index address set in the address register 1 when the error detection circuit 6 detects an error in the index is held.
ストアエラーフラグライトレジスタ（以下ストアエラー
フラグとする）９はストアリクエストによるアドレスア
レイ４の索引において、エラー検出回路６でエラーが検
出されたときに論理“１゜がセットされ、アドレスアレ
イ４に新規ブロックデータのキーアドレス部が登録され
るときに論理“０′がセットされる。The store error flag write register (hereinafter referred to as store error flag) 9 is set to logic "1°" when an error is detected by the error detection circuit 6 in the index of the address array 4 by a store request, and a new value is added to the address array 4. Logic "0" is set when the key address part of block data is registered.
このストアエラーフラグ９に論理１１”がセットされて
いるときには、アドレスレジスタ８にエラーが検出され
たストアリクエストの索引アドレスがセットされている
ことを示す。When the store error flag 9 is set to logic 11'', it indicates that the index address of the store request in which the error was detected is set in the address register 8.
エラーフラグレジスタファイルライトイネーブルレジス
タ（ＷＥ）（以下ライトイネーブルレジスタとする）１
０はストアエラーフラグ９の内容をエラーフラグレジス
タファイル（以下ファイルとする）１２に書込むときに
論理“１”がセットされる。Error flag register file write enable register (WE) (hereinafter referred to as write enable register) 1
0 is set to logic "1" when the contents of the store error flag 9 are written to the error flag register file (hereinafter referred to as file) 12.
比較器１１はアドレスレジスタ１にセットされた索引ア
ドレスとアドレスレジスタ８にセットされた索引アドレ
スとを比較し、その比較結果をナントゲート１９に出力
する。Comparator 11 compares the index address set in address register 1 with the index address set in address register 8 and outputs the comparison result to Nantes gate 19.
ファイル１２は同時にリードライト可能なレジスタファ
イルで構成され、それまでにそのエントリのアドレスア
レイ４のストアリクエストによる索引でエラーが発生し
たか否かを示すフラグ情報をアドレスアレイ４の各ワー
ドに対応して格納する。The file 12 is composed of a register file that can be read and written at the same time, and stores flag information corresponding to each word of the address array 4 indicating whether an error has occurred in the indexing by the store request of the address array 4 for that entry. and store it.
論理反転ゲート１３はライトイネーブルレジスタ３への
キャッシュ登録指示を反転し、その反転値をアンドゲー
ト１４およびナントゲート１５に出力する。Logic inversion gate 13 inverts the cache registration instruction to write enable register 3 and outputs the inverted value to AND gate 14 and Nante gate 15.
アンドゲート１４は論理反転ゲート１３の反転値とアン
ドゲート１８の演算結果との論理積をとり、その演算結
果をストアエラーフラグ９に出力する。The AND gate 14 performs a logical product of the inverted value of the logic inversion gate 13 and the calculation result of the AND gate 18, and outputs the calculation result to the store error flag 9.
ナントゲート１５は論理反転ゲート１３の反転値とナン
トゲート１７の演算結果との否定論理積をとり、その演
算結果をライトイネーブルレジスタ１０に出力する。The Nant's gate 15 performs a NAND operation on the inverted value of the logic inverting gate 13 and the arithmetic result of the Nant's gate 17, and outputs the arithmetic result to the write enable register 10.
論理反転ゲート１６はエラー検出回路６の検出結果を反
転し、その反転値をアンドゲート２１に出力する。The logic inversion gate 16 inverts the detection result of the error detection circuit 6 and outputs the inverted value to the AND gate 21 .
ナントゲート１７はエラー検出回路６の検出結果とＦ／
Ｆ７のストアリクエスト代表との否定論理積をとり、そ
の演算結果をナントゲート１５に出力する。The Nant gate 17 is connected to the detection result of the error detection circuit 6 and the F/
A NAND operation is performed with the store request representative of F7, and the result of the operation is output to the Nantes gate 15.
アンドゲート１８はエラー検出回路６の検出結果とＦ／
Ｆ ７のストアリクエスト代表との論理積をとり、その
演算結果をアンドゲート１４に出力する。The AND gate 18 uses the detection result of the error detection circuit 6 and the F/
A logical product is performed with the store request representative of F7, and the result of the operation is output to the AND gate 14.
ナントゲート１９はストアエラーフラグ９のフラグ情報
と比較器１１の比較結果との否定論理積をとり、その演
算結果をアンドゲート２１に出力する。The Nant gate 19 performs a NAND operation between the flag information of the store error flag 9 and the comparison result of the comparator 11, and outputs the result of the operation to the AND gate 21.
論理反転ゲート２０はファイル１２のフラグ情報を反転
し、その反転値をアンドゲート２１に出力する。The logic inversion gate 20 inverts the flag information of the file 12 and outputs the inverted value to the AND gate 21.
アンドゲート２１は比較器５の比較結果と、論理反転ゲ
ート１６．２０の反転値と、ナントゲート１９の演算結
果との論理積をとり、その演算結果をアドレスアレイ４
の索引結果として出力する。The AND gate 21 performs a logical product of the comparison result of the comparator 5, the inverted value of the logic inversion gate 16, 20, and the operation result of the Nant gate 19, and transfers the operation result to the address array 4.
output as the index result.
この第１図を用いて本発明の一実施例の動作について説
明する。The operation of one embodiment of the present invention will be explained using FIG.
ストアリクエストが発行されると、アドレスレジスタ１
に索引アドレスが、ライトレジスタ２にキーアドレス部
が、Ｆ／Ｆ７にストアリクエスト代表（論理“１”）が
夫々セットされる。When a store request is issued, address register 1
An index address is set in the write register 2, a key address field is set in the write register 2, and a store request representative (logic "1") is set in the F/F 7.
その後に、アドレスレジスタ１にセットされた索引アド
レスにしたがってアドレスアレイ４に保持されているキ
ーアドレス部が読出され、そのキーアドレス部が比較器
５でライトレジスタ２にセットされたキーアドレス部と
比較される。After that, the key address part held in the address array 4 is read out according to the index address set in the address register 1, and the key address part is compared with the key address part set in the write register 2 by the comparator 5. be done.
比較器５は一致を検出すると論理“１”を、不一致を検
出すると論理“０”をアンドゲート２１に出力する。Comparator 5 outputs logic "1" to AND gate 21 when it detects a match, and outputs logic "0" when it detects mismatch.
アドレスアレイ４から読出されたキーアドレス部は同時
にエラー検出回路６でパリティの正当性がチエツクされ
る。The key address portion read from the address array 4 is simultaneously checked by an error detection circuit 6 for parity validity.
エラー検出回路６はアドレスアレイ４かう読出されたキ
ーアドレス部にパリティエラーを検出すると論理“１”
を、パリティエラーを検出しなければ論理“０”を論理
反転ゲート１６とナントゲート１７とアンドゲート１８
とに夫々出力する。When the error detection circuit 6 detects a parity error in the read key address part of the address array 4, the logic becomes "1".
, if no parity error is detected, the logic is "0", the logic inverting gate 16, the Nants gate 17, and the AND gate 18
Output each.
エラー検出回路６でアドレスアレイ４から読出されたキ
ーアドレス部にパリティエラーが検出されて論理“１”
が出力されると、この検出信号が論理反転ゲート１６で
反転され、論理“０°に反転された信号がアンドゲート
２１に供給されるので、索引結果と［７て論理“０°が
、すなわちキャッシュミスヒツトが出力される。The error detection circuit 6 detects a parity error in the key address field read from the address array 4, and the logic becomes "1".
is output, this detection signal is inverted by the logic inversion gate 16, and the signal inverted to logic "0°" is supplied to the AND gate 21, so that the index result and [7 are logic "0°, that is, A cache miss is output.
言い換えれば、比較器５で一致が検出されても、エラー
検出回路６でパリティエラーが検出されると、比較器５
の比較結果がアンドゲート２１て強制的にキャッシュミ
スヒツトされる。In other words, even if the comparator 5 detects a match, if the error detection circuit 6 detects a parity error, the comparator 5
The comparison result is forced to be a cache miss by the AND gate 21.
また、ストアリクエストによるアドレスアレイ４の索引
においてエラー検出回路６でパリティエラーが検出され
て論理“１”が出力されると、この検出結果（論理“１
”）とＦ／Ｆ７のストアリクエスト代表（論理“１″）
との論理積がアンドゲート１８でとられ、その結果論理
“１”が、つまりストアリクエストによるアドレスアレ
イ４の索引でエラーが検出されたことを示すフラグ情報
がアンドゲート１４に出力される。Furthermore, when the error detection circuit 6 detects a parity error in the index of the address array 4 by a store request and outputs a logic "1", this detection result (logic "1" is output).
”) and F/F7 store request representative (logic “1”)
The AND gate 18 performs a logical AND operation, and as a result, a logic "1" is output to the AND gate 14, indicating that an error has been detected in the index of the address array 4 due to the store request.
通常、キャッシュメモリの索引時にはキャッシュ登録指
示が常に論理“０”となっているので、論理反転ゲート
１３の出力が常に論理“１°となり、アンドゲート１４
はアンドゲート１８の演算結果をそのままストアエラー
フラグ９に出力することとなるため、ストアリクエスト
によるアドレスアレイ４の索引でエラーが検出されたこ
とを示すフラグ情報がアンドゲート１４を介してストア
エラーフラグ９にセットされる。Normally, when the cache memory is indexed, the cache registration instruction is always logic "0", so the output of the logic inverting gate 13 is always logic "1°", and the AND gate 14 is always logic "1".
Since the calculation result of the AND gate 18 is output as is to the store error flag 9, the flag information indicating that an error was detected in the index of the address array 4 due to the store request is sent to the store error flag via the AND gate 14. Set to 9.
一方、エラー検出回路６の検出結果（論理“１゛）とＦ
／Ｆ７のストアリクエスト代表（論理“１”）との否定
論理積がナントゲート１７でとられ、その結果論理“０
”がナントゲート１５に出力される。On the other hand, the detection result of the error detection circuit 6 (logic "1") and F
/F7 is NANDed with the store request representative (logic "1") in the Nant gate 17, resulting in logic "0".
” is output to the Nantes gate 15.
ナントゲート１５では論理反転ゲート１３の出力（論理
“１゛）とナンドケート１７の演算結果（論理“０”）
との否定論理積がとられ、その結果論理“１”かライト
イネーブルレジスタ１ｏにセットされる。つまり、ライ
トイネーブルレジスタ１０にはストアエラーフラグ９の
フラグ情報のファイル１２への書込みを指示する内容が
セットされる。In the NAND gate 15, the output of the logic inversion gate 13 (logic "1") and the operation result of the NAND gate 17 (logic "0")
A NAND is taken with the result, and the result is a logic "1" or set in the write enable register 1o. In other words, the write enable register 10 is set with contents instructing writing of the flag information of the store error flag 9 to the file 12.
上述の処理と同時に、アドレスアレイ４の索引に使用さ
れたストアリクエストの索引アドレスがアドレスレジス
タ１からアドレスレジスタ８に出力されてセットされる
。Simultaneously with the above processing, the index address of the store request used for indexing the address array 4 is output from the address register 1 to the address register 8 and set therein.
ファイル１２ではライトイネーブルレジスタ１０にスト
アエラーフラグ９のフラグ情報のファイル１２への書込
みを指示する内容がセットされているので、アドレスレ
ジスタ８の索引アドレスで示されるアドレス位置、すな
わちアドレスアレイ４の索引でエラーが検出されたスト
アリクエストの索引アドレスに対応するアドレス位置に
、ストアリクエストによるアドレスアレイ４の索引でエ
ラーが検出されたことを示すストアエラーフラグ９のフ
ラグ情報（論理“１″）が書込まれる。In the file 12, the write enable register 10 is set with contents instructing the writing of the flag information of the store error flag 9 to the file 12, so the address position indicated by the index address of the address register 8, that is, the index of the address array 4 Flag information (logic "1") of the store error flag 9 indicating that an error was detected in the index of the address array 4 by the store request is written at the address position corresponding to the index address of the store request in which the error was detected. be included.
このようにして、ファイル１２にはアドレスアレイ４の
索引アドレスに対応して、ストアリクエストによるアド
レスアレイ４の索引でエラーが検出されたことがあるか
否かを示すフラグ情報が保持されることになる。In this way, flag information indicating whether an error has been detected in the index of the address array 4 due to a store request is held in the file 12, corresponding to the index address of the address array 4. Become.
したがって、アドレスアレイ４の索引を行うとき、その
索引アドレスで同時にファイル１２を索引すれば、以前
にその索引アドレスと同一の索引アドレスのストアリク
エストによるアドレスアレイ４の索引でエラーが検出さ
れたか否かを検査することができる。Therefore, when indexing the address array 4, if the file 12 is simultaneously indexed using that index address, whether an error was previously detected in the indexing of the address array 4 due to a store request for the same index address as that index address can be checked. can be inspected.
この検査によりエラーが検出されていることがわかった
場合には、ファイル１２から読出されたフラグ情報（論
理“１′）が論理反転ゲート２０て反転され、論理“Ｄ
′に反転された信号がアンドゲート２１に供給されるの
で、索引結果として論理“０”が、すなわちキャッシュ
ミスヒツトが出力される。If it is found that an error has been detected through this inspection, the flag information (logic "1') read from the file 12 is inverted by the logic inversion gate 20, and the logic "D" is inverted by the logic inversion gate 20.
Since the signal inverted to ' is supplied to the AND gate 21, a logic "0" is output as the index result, that is, a cache miss.
よって、以前にその索引アドレスと同一の索引アドレス
のストアリクエストによるアドレスアレイ４の索引でエ
ラーが検出されていれば、比較器５で一致が検出されて
も、比較器５の比較結果をアンドゲート２１で強制的に
キャッシュミスヒツトとすることができるので、ストア
データが反映されていないデータがデータアレイ部から
読出され、該データにより誤動作が発生してしまうのを
防止することができる。Therefore, if an error has previously been detected in the index of address array 4 due to a store request for the same index address as that index address, even if a match is detected in comparator 5, the comparison result of comparator 5 is AND gated. Since a cache miss can be forcibly caused in step 21, it is possible to prevent data that does not reflect the store data from being read from the data array section and causing a malfunction due to the data.
エラーが検出されたストアリクエストに連続してメモリ
リードリクエストが発行された場合、このメモリリード
リクエストによるアドレスアレイ４の索引時には直前の
ストアリクエストによるアドレスアレイ４の索引でエラ
ーが検出されたときの索引アドレスおよびフラグ情報が
アドレスレジスタ８およびストアエラーフラグ９にセッ
トされた状態のままである。If a memory read request is issued consecutively to a store request in which an error has been detected, when the address array 4 is indexed by this memory read request, the index used when an error was detected in the index of the address array 4 by the previous store request is used. Address and flag information remain set in address register 8 and store error flag 9.
よって、メモリリードリクエストによりアドレスアレイ
４を索引するときに、ファイル１２を索引するとともに
、同時にアドレスレジスタ８およびストアエラーフラグ
９の内容を検索しなければならない。Therefore, when indexing address array 4 in response to a memory read request, it is necessary to index file 12 and at the same time search the contents of address register 8 and store error flag 9.
そこで、このメモリリードリクエストの索引アドレスが
アドレスレジスタ１にセットされると、この索引アドレ
スでアドレスアレイ４が索引されるのと同時に、この索
引アドレスが比較器１１に入力されるとともに、ファイ
ル１２のリードアドレスとして供給される。Therefore, when the index address of this memory read request is set in the address register 1, the address array 4 is indexed by this index address, and at the same time, this index address is input to the comparator 11, and the file 12 is Supplied as a read address.
比較器１１ではこの索引アドレスとアドレスレジスタ８
に保持された直前のストアリクエストの索引アドレスと
か比較され、一致が検出されると論理“１“がナントゲ
ート１９に出力される。Comparator 11 uses this index address and address register 8
The index address of the immediately previous store request held in is compared, and if a match is detected, a logic "1" is output to the Nante gate 19.
ナントゲート１９てはストアエラーフラグ９のフラグ情
報（論理“１”）と比較器１１の比較結果（論理“１′
）との否定論理積がとられ、その演算結果として論理“
０“がアンドゲート２１に供給されるので、索引結果と
して論理゛０”が、すなわちキャッシュミスヒツトが出
力される。The Nant gate 19 compares the flag information of the store error flag 9 (logic "1") with the comparison result of the comparator 11 (logic "1'").
) is taken, and the logical “
Since "0" is supplied to the AND gate 21, a logic "0" is output as the index result, that is, a cache miss.
したがって、エラーが検出されたストアリクエストに連
続してメモリリードリクエストが発行されても、そのメ
モリリードリクエストの索引アドレスが直前のストアリ
クエストの索引アドレスと同一であれば、比較器５て一
致が検出されても、比較器５の比較結果をアンドゲート
２１で強制的にキャッシュミスヒツトとすることかてき
るのて、ストアデータが反映されていないデータがデー
タアレイ部から読出され、該データにより誤動作が発生
してしまうのを防止す、ることかできる。Therefore, even if a memory read request is issued consecutively to a store request in which an error has been detected, if the index address of the memory read request is the same as the index address of the immediately preceding store request, the comparator 5 detects a match. Even if the comparison result of the comparator 5 is forced to be a cache miss by the AND gate 21, data that does not reflect the stored data is read from the data array section, and this data causes a malfunction. There are things you can do to prevent this from happening.
一方、メモリリードリクエストの索引アドレスによって
ファイル１２から、その索引アドレスと同一の索引アド
レスのストアリクエストによるアドレスアレイ４の索引
でエラーが検出されたことを示すフラグ情報が読出され
た場合には、ファイル１２から読出されたフラグ情報（
論理“１′）が論理反転ゲート２０で反転され、論理“
０”に反転された信号がアンドゲート２１に供給される
ので、索引結果として論理“０”が、すなわちキャッシ
ュミスヒツトが出力される。On the other hand, if flag information indicating that an error has been detected in the index of the address array 4 due to a store request with the same index address as the index address is read from the file 12 based on the index address of the memory read request, the file Flag information read from 12 (
The logic "1') is inverted by the logic inversion gate 20, and the logic "1'
Since the signal inverted to "0" is supplied to the AND gate 21, a logic "0" is output as the index result, that is, a cache miss.
よって、以前にその索引アドレスと同一の索引アドレス
のストアリクエストによるアドレスアレイ４の索引でエ
ラーが検出されていれば、比較器５で一致が検出されて
も、比較器５の比較結果をアンドゲート２１で強制的に
キャッシュミスヒツトとすることができるので、ストア
データが反映されていないデータがデータアレイ部から
読出され、該データにより誤動作が発生してしまうのを
防止することができる。Therefore, if an error has previously been detected in the index of address array 4 due to a store request for the same index address as that index address, even if a match is detected in comparator 5, the comparison result of comparator 5 is AND gated. Since a cache miss can be forcibly caused in step 21, it is possible to prevent data that does not reflect the store data from being read from the data array section and causing a malfunction due to the data.
また、あるタイミングでストアリクエストによるアドレ
スアレイ４の索引でエラーが検出され、そのときの索引
アドレスがアドレスレジスタ８にセットされ、そのエラ
ーの発生を示すフラグ情報がストアエラーフラグ９にセ
ットされたとする。Further, suppose that an error is detected in the index of the address array 4 due to a store request at a certain timing, the index address at that time is set in the address register 8, and flag information indicating the occurrence of the error is set in the store error flag 9. .
すると、次のタイミングでそのフラグ情報がアドレスレ
ジスタ８の示すファイル１２のアドレス位置に書込まれ
るか、そのファイル１２へのフラグ情報の書込みと後続
のリクエストによるファイル１２の索引とが重なった場
合、ファイル１２への書込みアドレスと読出しアドレス
とが異なっていれば、ファイル１２へのフラグ情報の書
込みとファイル１２の索引とが並行して同時に行われ、
ファイル１２への書込みアドレスと読出しアドレスとが
一致していれば、ファイル１２へのフラグ情報の書込み
が優先して行われる。Then, at the next timing, the flag information is written to the address position of the file 12 indicated by the address register 8, or if the writing of the flag information to the file 12 overlaps with the index of the file 12 by a subsequent request, If the write address and read address to the file 12 are different, writing of flag information to the file 12 and indexing of the file 12 are performed simultaneously in parallel,
If the write address to the file 12 and the read address match, writing of flag information to the file 12 is performed with priority.
ただし、ライトイネーブルレジスタ１０に論理“０”が
セットされている場合には、ファイル１２へのフラグ情
報の書込みが行われず、ファイル１２の索引が行われる
。However, when the write enable register 10 is set to logic "0", the flag information is not written to the file 12, and the file 12 is indexed.
つまり、ファイル１２への書込みアドレスと読出しアド
レスとが一致しており、かつファイル１２へのフラグ情
報の書込みが行われる場合には、上述したように、アド
レスレジスタ８およびストアエラーフラグ９の検索のみ
を行えば、以前にその索引アドレスと同一の索引アドレ
スを持つストアリクエストによるアドレスアレイ４の索
引でエラーか発生したことが検出されることになる。In other words, if the write address and read address to file 12 match and flag information is to be written to file 12, only the search for address register 8 and store error flag 9 is performed as described above. If this is done, it will be detected that an error has previously occurred in the index of the address array 4 due to a store request having the same index address as that index address.
したがって、−度スドアリクエストによるアドレスアレ
イ４の索引でエラーが検出された場合には、それ以降の
同一アドレスによるキャッシュメモリの索引がすべてキ
ャッシュミスヒツトとなり、ストアデータが反映されて
いないデータがデータアレイ部から読出され、該データ
により誤動作が発生してしまうのを防止することができ
る。Therefore, if an error is detected in the index of the address array 4 by a storage request, all subsequent indexes of the cache memory by the same address will be cache misses, and the data that does not reflect the store data will become the data. It is possible to prevent malfunctions caused by the data read from the array section.
ここで、以前にストアリクエストによるアドレスアレイ
４の索引でエラーが検出された索引アドレスと同一の索
引アドレスでメモリリードリクエストが実行されたとす
ると、このメモリリードリクエストは上述したようにキ
ャッシュミスヒツトとなる。Here, if a memory read request is executed with the same index address as the index address where an error was previously detected in the index of address array 4 due to a store request, this memory read request will result in a cache miss as described above. .
このとき、アドレスレジスタ１に保持されている索引ア
ドレスに対応するアドレスアレイ４の格納位置に、ライ
トレジスタ２に保持されているキーアドレス部が登録さ
れる。At this time, the key address part held in the write register 2 is registered in the storage position of the address array 4 corresponding to the index address held in the address register 1.
よって、もしも以前のストアリクエストによるアドレス
アレイ４の索引で検出されたエラーが間欠障害であった
ならば、このキャッシュミスヒツトとなったメモリリー
ドリクエストによる主記憶装置からのブロックデータの
キャッシュメモリへの書込みによって、アドレスアレイ
４の障害が復旧されることになる。Therefore, if the error detected in the index of address array 4 due to the previous store request was an intermittent failure, the block data from the main storage device would not be transferred to the cache memory due to the memory read request that resulted in the cache miss. By writing, the fault in the address array 4 will be recovered.
また、アンドケート２１を介してこのメモリリドリクエ
ストによりキャッシュミスヒツトが発生したことが上位
装置の制御回路（図示せず）に通知されると、キャッシ
ュ登録指示によってライトイネーブルレジスタ３に論理
“１“がセットされ、アドレスアレイ４の書込み動作が
実行される。Furthermore, when the control circuit (not shown) of the host device is notified via the ANDCATE 21 that a cache miss has occurred due to this memory read request, a logic "1" is set in the write enable register 3 in response to a cache registration instruction. is set, and a write operation of address array 4 is executed.
一方、キャッシュミスヒツトが制御回路に通知されるの
と同時に、アドレスレジスタ１に保持されている索引ア
ドレスがアドレスレジスタ８にセットされる。On the other hand, at the same time as the cache miss is notified to the control circuit, the index address held in address register 1 is set in address register 8.
制御回路からのキャッシュ登録指示は論理反転ゲート１
３により論理“０”に反転され、この論理“０”がアン
ドゲート１４を介してストアエラーフラグ９にセットさ
れ、またナントゲート１５を介してライトイネーブルレ
ジスタ１０に論理“１”がセットされる。The cache registration instruction from the control circuit is sent to logic inversion gate 1.
3, this logic "0" is set to the store error flag 9 via the AND gate 14, and logic "1" is set to the write enable register 10 via the Nante gate 15. .
これによって、ファイル１２にはキャッシュミスヒツト
となったメモリリードリクエストの索引アドレスに対応
する格納位置に論理°０°が書込まれ、以後その索引ア
ドレスによるアドレスアレイ４の索引で新たにエラーが
検出されるまで、ファイル１２の索引によりアドレスア
レイ４の索弓結果を強制的にキャッシュミスヒツトとす
ることはなくなる。As a result, a logical °0° is written in the file 12 at the storage location corresponding to the index address of the memory read request that resulted in a cache miss, and a new error is subsequently detected in the index of the address array 4 using that index address. The index of the file 12 will not force the search result of the address array 4 to be a cache miss until the index of the file 12 is reached.
したがって、アドレスアレイ４の書込み動作によりアド
レスアレイ４の間欠障害が復旧した場合には、以後その
索引アドレスによる索引に対してキャッシュメモリを何
の支障もなく使用することが可能となる。Therefore, when the intermittent failure of the address array 4 is recovered by the write operation of the address array 4, the cache memory can be used for indexing by that index address without any trouble.
このように、ストアリクエストによるアドレスアレイ４
の索引でエラーが検出された場合、キャッシュメモリの
ブロックデータを管理するエントリ単位で、すなわちア
ドレスアレイ４に登録された索引アドレス単位でキャッ
シュメモリの使用の許可および禁止を制御するとともに
、エラーが検出されたアドレスアレイ４の索引アドレス
に再書込みが行われたときに該索引アドレスに対する使
用禁止を解除するようにすることによって、ストアリク
エストによるアドレスアレイ４の索引でエラーが検出さ
れた場合でもキャッシュメモリ全体もしくはレベル全体
を使用禁止とすることがなくなるので、システムの性能
低下を最小限に抑えてシステムの継続運転を行うことが
できる。In this way, address array 4 by store request
If an error is detected in the index, permission and prohibition of use of the cache memory is controlled in units of entries that manage block data of the cache memory, that is, in units of index addresses registered in the address array 4, and the error is detected. By canceling the prohibition on the use of the index address of address array 4 when the index address of address array 4 is rewritten, even if an error is detected in the index of address array 4 due to a store request, the cache memory can be saved. Since there is no need to prohibit use of the entire system or the entire level, the system can continue to operate with minimal deterioration in system performance.
また、キャッシュメモリのイニシャライズを行わずに復
旧を行うので、それまで蓄積されたキャッシュメモリの
データがすべて失われることはなく、システムの性能の
大幅な低下を防止することができる。Furthermore, since recovery is performed without initializing the cache memory, all the data stored in the cache memory up to that point is not lost, and a significant drop in system performance can be prevented.
発明の詳細
な説明したように本発明によれば、ストアリクエストに
よるキャッシュメモリの索引でエラーが検出された場合
、キャッシュメモリのブロックデータを管理するエント
リ単位でキャッシュメモリの使用の許可および禁止を制
御するとともに、エラーが検出されたキャッシュメモリ
のエントリに再書込みが行われたときに該エントリの使
用禁止を解除するようにすることによって、エラー検出
時にシステムの性能低下を最小限に抑えてシステムの継
続運転を行うことができるという効果がある。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, when an error is detected in a cache memory index based on a store request, permission and prohibition of use of the cache memory is controlled for each entry that manages block data in the cache memory. At the same time, when an entry in the cache memory where an error has been detected is rewritten, the use of the entry is disabled, thereby minimizing system performance degradation when an error is detected and improving the system performance. This has the effect of allowing continuous operation.
第１図は本発明の一実施例の構成を示すブロック図であ
る。
主要部分の符号の説明
１・・・・・・アドレスアレイ
アドレスレジスタ
２・・・・・・アドレスアレイ
ライトレジスタ
３・・・・・・アドレスアレイ
ライトイネーブルレジスタ
４・・・・・・アドレスアレイ
５．１１・・・・・・比較器
６・・・・・・エラー検出回路
７・・・・・・フリップフロップ
８・・・・・・エラーストアアドレス
レジスタ
９・・・・・・ストアエラーフラグ
ライトレジスタ
１０・・・・・・エラーフラグレジスタファイルライト
イネーブルレジスタ
１２・・・・・・エラーフラグレジスタファイル１３．
１６゜
２０・・・・・・論理反転ゲート
１４．１８
２１・・・・・・アンドゲート
１５．１７゜
１９・・・・・・ナントゲートFIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. Explanation of symbols of main parts 1 Address array address register 2 Address array write register 3 Address array write enable register 4 Address array 5 .11... Comparator 6... Error detection circuit 7... Flip-flop 8... Error store address register 9... Store error flag Write register 10...Error flag register file Write enable register 12...Error flag register file 13.
16゜20...Logic inversion gate 14.18 21...And gate 15.17゜19...Nant gate
Claims (1)
メモリに対する索引のエラーを検出する検出手段と、前
記検出手段により前記エラーが検出されたとき、前記キ
ャッシュメモリに対する索引の結果をミスヒットとする
第１の抑止手段と、ストアリクエストによる前記キャッ
シュメモリに対する索引のエラーが前記検出手段により
検出されたとき、前記キャッシュメモリの索引アドレス
を保持するアドレス保持手段と、前記検出手段により前
記ストアリクエストによる前記キャッシュメモリに対す
る索引でエラーが検出されたか否かを示すエラー情報を
前記キャッシュメモリのアドレスに対応して格納するエ
ラー情報格納手段と、前記キャッシュメモリの索引時に
前記エラー情報格納手段から読出された前記エラー情報
に応じて該索引の結果をミスヒットとする第２の抑止手
段と、前記検出手段により前記エラーが検出された前記
ストアリクエストによるキャッシュメモリに対する索引
に連続する前記キャッシュメモリの索引の索引アドレス
と前記アドレス保持手段に保持された索引アドレスとを
比較する比較手段と、前記比較手段により一致が検出さ
れたときに該索引の結果をミスヒットとする第３の抑止
手段と、前記キャッシュメモリに前記主記憶装置のデー
タを登録するときに前記エラー情報格納手段の内容を更
新する手段とを有することを特徴とするキャッシュメモ
リ装置。(1) A detection means for detecting an error in an index to a cache memory that stores a part of data in a main storage device, and when the error is detected by the detection means, the result of the index to the cache memory is determined to be a mishit. address holding means for holding an index address of the cache memory when the detecting means detects an error in the index to the cache memory caused by the store request; error information storage means for storing error information indicating whether or not an error is detected in the indexing of the cache memory in correspondence with an address of the cache memory; a second inhibiting means for determining a result of the index as a mishit in accordance with the error information; and an index of the cache memory index that is continuous with the index for the cache memory resulting from the store request in which the error was detected by the detecting means. a comparison means for comparing an address with an index address held in the address holding means; a third inhibiting means for determining a result of the index as a miss when a match is detected by the comparison means; and means for updating the contents of the error information storage means when registering data in the main storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142087A JP2546411B2 (en) | 1990-05-31 | 1990-05-31 | Cache memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142087A JP2546411B2 (en) | 1990-05-31 | 1990-05-31 | Cache memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0434630A true JPH0434630A (en) | 1992-02-05 |
| JP2546411B2 JP2546411B2 (en) | 1996-10-23 |
Family
ID=15307128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142087A Expired - Fee Related JP2546411B2 (en) | 1990-05-31 | 1990-05-31 | Cache memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546411B2 (en) |
-
1990
- 1990-05-31 JP JP2142087A patent/JP2546411B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546411B2 (en) | 1996-10-23 |
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